KR100340890B1 - 전자방출소자,화상형성장치및전극사이에전압을인가하기위한전압인가장치를포함하는전자방출장치 - Google Patents
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Abstract
전자 방출 장치는 전극들 사이의 정전 커패시턴스를 감소하기 위해 높은 전위를 갖도록 적응된 전극을 세그먼트로 분할함에 의해 높은 전압이 인가되는 장치의 대향되게 배치된 전극들 사이에서 발생할 수 있는 전기 방전의 나쁜 영향을 효과적으로 억제할 수 있다. 전자 방출 소자를 포함하는 전자 방출 장치의 경우에, 복수의 상기 전자 방출 소자는 동시에 구동될 수 있는 전자 방출 소자를 따른 방향이 세그먼트로 통전할 수 있는 전류의 가변 범위를 감소하기 위해 전극이 전극 세그먼트로 분할되는 방향과 평행하지 않도록 배치된다.
Description
본 발명은 전자 방출 소자, 화상-형성 장치, 및 전극들 간에 전압을 인가하기 위한 전압 인가 장치를 구비하는 전자 방출 장치에 관한 것이다.
공지된 전자 방출 장치는 전자원 기판상에 다수의 냉캐소드 전자 방출 소자, 금속 백(metal back), 또는 전자 방출 소자로부터 방출된 전자를 가속하기 위한 투명 전극이 실장되어 있는 전자원 기판과 형광체가 제공되어 있는 아노드 기판을 평행하게 배열하고 그 내부를 비우므로써(evacuating) 실현된 전자빔 표시 패널과 같은 이미지 형성 장치를 포함한다. 전계 방출형 전자 방출 소자를 포함하는 이미지 형성 장치는 I. Brodie에 의해 "Advanced technology: flat cold-cathode CRT's", Information Display, 1/89, 17(1989)에 기술되어 있다. 표면 전도 전자 방출 소자를 포함하는 이미지 형성 장치는 U.S. 특허 제5,066,883호에 기술되어 있다. 평면형 전자빔 표시 패널은 경량으로 만들 수 있으며 현재의 캐소드선관(CRTs) 보다 큰 표시 스크린을 제공할 수 있으며 액정, 프라즈마 표시 및 전자발광 표시(electroluminescent display)를 이용하는 평면형 표시 패널과 같은 어떤 다른 평면형 표시 패널 보다도 더 밝고 고화질의 이미지를 제공할 수 있다.
도17은 전자 방출 소자를 포함하는 이미지 형성 장치의 일예로서 전자빔 표시 패널을 개략적으로 도시하고 있다. 도17을 참조해보면, 전자원 기판으로서 동작하는 리어 플레이트(31), 아노드 기판으로서 동작하는 페이스 플레이트(47), 외부 프레임(42), 리어 플레이트를 지지하는 글래스 기판(41)을 포함하는 진공 엔벨로프(48)가 도시되어 있다. 진공 엔벨로프(48)는 내부에 전자 방출 소자(34), 각각의 디바이스 전극에 접속된 와이어링 전극(32:주사 전극 및 33:신호 전극)을 포함하고 있다. 페이스 플레이트(47)의 글래스 기판(46), 투명 전극(아노드)(44) 및 형광체(형광막)(45)도 도시되어 있다. 주사 전극(32) 및 신호 전극(33)은 서로에 대하여 직각으로 배열되어 있어서 와이어링 매트릭스를 제공한다.
표시 패널은 소정 전압을 주사 전극(32) 및 신호 전극(33)에 순차적으로 인가하므로써 매트릭스의 교차점에 위치한 전자 방출 소자(34) 중 선택된 디바이스가 구동되어 전자를 방출하고 방출된 전자 빔이 형광체(45)에 조사되어 활성화된 각각의 전자 방출 소자에 대응하는 위치에 밝은 점이 생길때 이미지를 표시한다. 투명 전극(44)에는 전자 방출 소자(34)에 비해 고전위가 되어 방출된 전자를 가속시켜 밝은 점이 활성적으로 빛을 방출할 수 있도록 고전압 Hv이 인가된다. 투명 전극(44)에 인가된 전압은 형광체의 성능에 따라서 수백 볼트에서 수십 킬로볼트 사이가 된다. 그러므로, 리어 플레이트(31)와 페이스 플레이트(47)는 인가된 전압에 기인한 진공의 절연 파괴(전기 방전)가 발생되지 않도록 하기 위하여 백 마이크로미터와 수 밀리미터간의 거리 만큼 서로 분리되어 있다.
이러한 구성에 있어서 투명 전극이 가속 전극으로서 이용되면, 대안적으로 형광체(45)를 직접 글래스 기판(46)상에 형성하고 금속 백을 그 위에 배열하여 고 전압이 금속 백에 인가되어 전자를 가속시킬 수 있다.
도18a 및 18b는 전자 빔 표시 패널용으로 이용될 수 있는 두 종류의 형광 막 구성을 개략적으로 도시하고 있다. 흑백 그림을 보여주기 위한 것으로 표시 패널을 이용하면 형광막은 단지 단일 형광체를 포함하므로, 칼라 그림을 표시하기 위해서는 블랙 전도 부재(91) 및 형광체(92)가 필요하다. 블랙 전도 부재는 형광체의배열에 따라서 블랙 스트라이프(도 18a) 또는 블랙 매트릭스(도18b)라 칭한다. 블랙 스트라이프 또는 블랙 매트릭스는 다른 3원색의 형광체(92)의 혼합이 식별되지 않고 주변영역을 어둡게하여 반사된 외부광의 표시 이미지의 콘트라스트가 저감되는 역효과를 약화시키도록 칼라 표시 패널용으로 배열된다. 일반적으로 블랙 스트라이프의 주성분으로는 흑연이 이용되나 대안적으로 광 투과율과 반사율이 낮은 다른 도전 재료가 이용될 수 있다.
흑백 또는 칼라 표시에 관계없이 글라스 기판상에 형광 재료를 제공하기 위해 침전 또는 인쇄 기술이 이용된다. 금속 백은 형광체로부터 방출되어 엔벨로프의 안쪽으로 향한 광선이 페이스 플레이트(47)를 향해서 미러-반사되도록 하므로써 표시 패널의 휘도를 향상시키고, 가속 전압을 전자빔에 인가하기 위한 전극으로서 이용하며 엔벨로프 안쪽에서 발생된 음이온이 형광체에 충돌할때 발생될 수 있는 손상을 입지 않도록 형광체를 보호하기 위하여 제공된다. 블랙 백은 형광막의 안쪽 표면을 (일반적으로 "필밍(filming)"이라 불리는 동작으로) 평탄화시키고 형광막을 형성한 후에 그 위에 Al 막을 피착시키므로써 제조된다.
투명 전극(도시안됨)은 형광막(45)의 전도도를 높이기 위하여 형광막(45)의 바깥 표면에 마주하는 페이스 플레이트(47)(글라스 기판에 마주하는 쪽)상에 형성할 수있다.
표시 장치용의 칼라 형광체 각각과 대응하는 전자 방출 소자를 정확하게 배열하는데는 주의를 기울여야 한다.
전자 빔을 이용하는 평면형 전자 이미지 형성 장치를 큰 표시 스크린을 갖도록 형성할 때, 내부 진공과 외부 대기압 간의 압력차에 대하여 엔벨로프를 보호하는데 스페이서라 불리는 구조 부재가 필요하다. 스페이서들을 이용할 때, 이들 스페이서들은 이들 근처의 위치에 있는 전자원으로부터 방출된 어떤 전자 및/또는 전자에 의해 이온화된 양이온이 직접 스페이서에 충돌하거나 페이스 플레이트에 의해서 반사된 후 충돌할 때 전기적으로 충전될 수 있다. 스페이서들이 강하게 충전되면, 전자원으로부터 방출된 전자들은 각각 굽은 괘적을 그리면서 편향되어 목표 형광체의 부적절한 점에 도달하므로 균일하지 않은 밝기 분포를 갖는 왜곡된 이미지가 표시될 수 있다.
작은 전류가 스페이서를 통해서 흐름으로써 전기적으로 충전된 스페이서가 갖고 있는 이러한 문제점을 해결하기 위한 기술이 제안되어 왔다(특히, 일본 특허 출원 공개 공보 제 57-118355 및 61-124031 참조). 그러한 기술중 한 기술에 따르면, 스페이서를 통해서 아주 작은 전류가 흐르도록 하기 위하여 각각의 절연 스페이서의 표면에 높은 전기 저항막을 형성한다.
한편, 금속 백 또는 투명 전극과 같은 대향 배치된 포지티브 전극을 포함하는 현재 고려되고 있는 형의 이미지 형성 장치에 있어서는, 전자원의 냉캐소드 전자 방출 소자로부터 방출된 전자를 가속시켜 형광체가 최대로 광을 방출하도록 하기 위하여 고전압을 인가한다. 부가적으로, 대향 전극이 전자원으로부터 분리되는 거리는 해상도가 증강된 이미지가 표시되도록 최소가 되어야만 한다. 그렇지 않으면 전자원으로부터 방출된 전자빔은 전자원의 전자 방출 소자의 형에 따라서 목표 전극에 도달하기 전에 분산될 수 있다.
이 때, 대향 전극과 전자원 사이에는 고전압에 기인해서 강한 전계가 발생하므로, 전자 방출 소자(34) 중에서 어떤 디바이스를 파괴할수 있는 전기 방전이 생기고 및/또는 형광체의 일부를 통해서 강한 전류가 흘러 표시 스크린이 부분적으로 또는 불규칙적으로 광을 방출할 수 있다.
그러므로, 전기 방전 빈도를 줄이거나 및/또는 전기 방전 파괴가 발생하지 않게 하는 조치가 요구된다.
전기 방전 파괴는 큰 전류가 전자원의 어떤 지점을 통하여 흐르면 열이 발생해서 전자 방출 소자를 파괴하거나 전자 방출 소자들 중 어떤 디바이스에 인가되는 전압이 순간적으로 높아져서 전자 방출 소자가 파괴되는 전기 방전 파괴가 발생할 수 있다.
전기 방전 파괴를 유도하는 전류를 줄이기 위해 취할 수 있는 조치로는 도19에 도시된 바와 같이 직렬로 이미터-저항을 삽입하는 것을 들 수 있다. 그러나, 그러한 조치는 다수의 전자 방출 소자를 행열, 예를 들어, 500행 및 1,000열로 배열하고 1,000개의 디바이스가 동시에 활성화되도록 이들을 라인 단위로 순차적으로 구동되게 매트릭스 와이어링 시스템에 접속하면 또 다른 문제가 발생한다. 약 1,000개의 디바이스가 활성화되고 이들 각각이 5㎂의 방출 전류를 발생한다고 가정하기로 한다. 아노드를 통해서 흐르는 전류는 표시되는 이미지에 따라서 0과 5mA사이에서 동요한다. 그래서, 1㏁의 저항이 도19에 도시된 바와 같이 외부에서 직렬로 접속되면 0 내지 5㎸의 전압 강하가 생겨서 10㎸의 가속 전압에 대한 밝기에 있어 50% 정도의 불균일이 생긴다.
부가적으로, 한 쌍의 대향 배치된 플레이트들 간에 고전압이 인가되기 때문에, 표시 장치의 캐패시터 효과에 기인해 누적될 수 있는 전하는 캐소드와 아노드가 100cm2의 표면적을 갖고 있고 1mm 거리 만큼 분리되어 있고 이들 간의 전위차가 10㎸이면 10-6쿨롱(coulombs) 정도가 될 것이다. 이는 1㎲의 전기 방전이 1A의 전류를 발생시켜 이 전류가 표시 장치 내의 단일점을 통해서 흐르게 되는 것을 의미한다. 이 정도의 전류는 전자 방출 소자를 파괴하기에 충분한 전류이다. 그러므로, 직렬로 접속된 외부 저항의 배열은 밝기 불균일 문제를 해소한다 할지라도 만족할만한 해결책을 제공하지는 못한다.
그러므로, 본 발명의 목적은 고려되고 있는 유형의 이미지 형성 장치용 전압 인가 장치에 대한 개선책을 제공하는 것이다.
본 발명의 제1 양태에 따르면, 전자 방출 소자가 실장되어 있는 기판, 상기 기판에 대향 배치된 전극, 및 상기 전자 방출 소자에서 방출된 전자를 가속하기 위하여 전압을 인가하기 위한 가속 전압 인가 수단을 포함하는 전자 방출 장치가 제공된다.
상기 전극은 복수의 전극 세그먼트로 나뉘어지고, 각각은 저항을 통해서 상기 가속 전압 인가 수단에 접속되며, 상기 전극 세그먼트 각각에 정전압이 인가된다.
본 발명의 제2 양태에 따르면, 전자 방출 소자가 실장되어 있는 기판, 상기기판에 대향 배치된 전극 및 상기 전자 방출 소자로부터 방출된 전자를 가속하기 위한 전원을 포함하되, 상기 전극은 복수의 전극 세그먼트로 나뉘어지고, 각각은 저항을 통해서 상기 가속 전압 인가 전원에 접속되며, 상기 전극 세그먼트의 전부 그리고 각각에는 정전압이 인가되는 것을 특징으로하는 전자 방출 장치가 제공된다.
본 발명에 있어서 정전압은 클리어 및 실제 동작 상태를 나타내는 전압과 다른 전압 사이에 또는 ON 및 OFF 사이에 스위칭되지 않는 전압을 나타낸다.
본 발명의 제1 및 제2 양태에 따른 전자 방출 장치에 있어서, 상기 전극은 상기 전자 방출 소자가 실장되어 있는 상기 기판에 대향되게 배치된 제2 기판상에 또는 제1 기판상에 배열되어 있고, 상기 전자 방출 장치는 부가적으로 상기 제1 기판과 상기 제2 기판 간의 선정된 갭을 유지하기 위한 지지 부재를 포함한다. 상기 지지 부재는 상기 제1 및 제2 기판 간의 압력 차 및 외부 압력에 기인한 상기 제1 및 제2 기판간의 갭이 변하는 것을 억제하여 상기 제1 및 제2 기판간의 갭이 거의 동일 레벨로 유지되게 하는 역활을 한다.
상기 지지 부재는 상기 제1 및 제2 기판간에 전류가 흐르도록 배열할 수 있다.
상기 지지 부재는 또한 전기적으로 전도성의 부재일 수 있고 상기 전극 세그먼트중 하나 이하의 세그먼트에 전기적으로 접속될 수 있다. 다시 말하자면, 상기 지지 부재는 단지 하나의 전극 세그먼트에만 전기적으로 접속되거나 전극 세그먼트 어느 것에도 전기적으로 접속되지 않을 수도 있다. 그러한 경우에, 지지 부재는제1 전도도를 갖고 있는 제1 부재와, 상기 전극 세그먼트중 상기 하나 이하의 세그먼트와 상기 제1 부재를 전기적으로 접속하는 제2 전도도를 갖는 제2 부재를 포함할 수 있다.
지지 부재가 전도성이고 전극 세그먼트중 두 개 또는 두 개 이상의 전극 세그먼트에 접속될 때, 후자는 또한 전자를 통해서 전기적으로 접속될 수 있다. 그러므로, 지지 부재가 전도성이면, 전극 세그먼트 어떤 것에도 접속되지 않거나 전극 세그먼트중 단지 한 전극 세그먼트에만 접속되야만 한다. 제1 및 제2 기판 사이로 전류가 흐르도록 지지 부재가 구성되어 있다면, 지지 부재를 단지 하나의 전극 세그먼트에만 접속하여 이 전극 세그먼트가 전류를 지지 부재로 흐르게 하기 위한 수단 또는 전체 구성을 간략하게 하기 위해 그러한 수단의 일부로서 작용할 수 있다. 지지 부재가 전도성일 때, 지지 부재의 일부가 전기적으로 충전되면 지지 부재의 일부에 대해 전하의 문제를 경감시킬 수 있다. 높은 전도성 지지 부재를 이용하면 고전력이 소모되기 때문에 지지 부재의 저감된 전하가 전력 소모에 대한 오프셋(offset)이 된다는 사실에 비추어서 지지 부재의 전도도를 선택해야만 한다. 전도성 지지 부재가 전극에 전기적으로 접속되면, 지지 부재 보다 전도도가 큰 제2 부재를 접속 위치에 배열할 수 있다.
전력 소모비를 고려하여 전하를 줄이기 위해 지지 부재에 대한 전도도를 낮게 선택하는 한편 전극과의 전기 접속을 향상시키기 위해 제1 부재의 전도도 보다 큰 제2 전도도를 갖는 제2 부재를 포함하는 지지 부재를 형성할 수 있다. 이 때, 이들은 전극 세그먼트들이 제2 전도성 부재를 통해서 쇼트-회로가 될 수 있는 문제를 야기할 수 있다. 이러한 문제는 복수의 전극 세그먼트를 브릿지하지 않도록 지지 부재를 배열하므로써 해결할수 있다.
지지 부재가 제1 및 제2 기판 사이에 배치되어 있는 본 발명에 따른 전자 방출 장치에 있어서, 지지 부재는 두 개 또는 두 개 이상의 전극 세그먼트를 브릿지하고 제1 전도도의 제1 부재와 제2 전도도의 두 개 또는 두 개 이상의 제2 부재를 포함하되, 상기 두 개 또는 두 개 이상의 제2 부재 각각은 상기 두 개 또는 두 개 이상의 전극 세크먼트에 각각 전기적으로 접속되고 상기 두 개 또는 두 개 이상의 제2 부재는 서로 분리되고 상기 제2 전도도는 상기 제1 전도도 보다 크게 하여 배열할 수 있다.
제1 전도도의 제1 부재와, 전기 접속을 향상시키고 전극의 전극 세그먼트들 중 적어도 두 개를 브릿지하도록 지지 부재와 전극의 전기 접속 위치에 전기적으로 배열된 제2 전도도의 제2 부재를 지지 부재가 포함할 때, 전극 세그먼트가 고전도성의 제2 부재에 의해서 쉽게 쇼트-회로가 될 수 있다. 이러한 문제는 서로 분리되어 있고 두 개 또는 두 개 이상의 전극 세그먼트에 각각 전기적으로 접속된 높은 제2 전도도를 갖고 있는 두 개 또는 두 개 이상의 제2 부재를 이용하므로써 해결할 수 있다. 이 때, 제1 부재의 제1 전도도는 복수의 전극 세그먼트 간의 쇼트-회로가 허용 레벨이하로 효과적으로 억제되게 선택할 수 있다. 지지 부재의 전력 소모율을 억제하고자 하는 관점에서 제1 전도도를 낮게 선택할 때는 쇼트-회로의 억제 효과와 가능한 전하 저감도 고려할 수 있다.
지지 부재가 상기 전극에 전기적으로 접속되어 있는 제1 전도도의 제1 부재와, 상기 지지 부재와 상기 전극과의 전기 접속을 향상시키고 상기 전극의 전극 세그먼트들중 적어도 두 개를 브릿지하도록 상기 전기 접속부에 배열된 제2 전도도의 제2 부재를 포함하고 있을 때, 상기 전극 세그먼트는 고전도성의 제2 부재에 의해서 쉽게 쇼트-회로가될 수 있다. 이러한 문제는 지지 부재를 이에 인접 위치에 있는 전극 세그먼트에는 전기적으로 접속하되 나머지 전극 세그먼트로부터는 절연시키므로써 해결할 수 있다. 이렇게 하면, 제2 부재에 의해서 전극 세그먼트가 쇼트-회로로되는 횟수가 저감된다. 양호하게는, 지지 부재를 서로 인접한 위치에 있는 전극 세그먼트들증 단지 하나에만 전기적으로 접속된다. 구체적으로 말하면, 이러한 구성은 전기 접속을 위한 전도성 접착제와 전기 절연을 위한 절연제를 이용하므로써 실현된다. 이러한 구성에 있어서, 제1 전도도는 복수의 전극 세그먼트간의 쇼트-회로가 허용 레벨 이하로 효과적으로 억제되게 선택할 수 있다. 지지 부재의 전력 소모율을 억제하고자 하는 관점에서 제1 전도도를 선택할 수 있지만 쇼트-회로를 억제하는 효과 및 가능한 전하의 저감 효과를 고려해야만 한다.
본 발명에 따른 전자 방출 장치의 지지 부재가 제1 전도도의 제1 부재와 제2 전도도의 제2 부재를 포함할 때, 양호하게는 제2 전도도의 제2 부재의 표면 저항은 10-1과 10-2Ω 사이이고, 제1 전도도의 제1 부재의 표면 저항은 108과 1011Ω 사이이다.
본 발명에 따른 전자 방출 장치의 전도성 지지 부재는 다양한 방식으로 준비할 수 있다. 특정예로서, 지지 부재는 그의 기판 표면에 전도성 막을 형성하므로써 준비할 수 있다. 이 때, 지지 부재에 대한 소망의 전도도 레벨은 막의 재료, 조성, 두께 및 프로필을 적당히 선택하므로써 실현할 수 있다.
본 발명의 목적을 위하여 전극 세그먼트 각각에 인가되는 전압은 적절하게 선택할 수 있다.
본 발명의 한 양태에 따르면, 상부에 전자 방출 소자를 장착하는 제1 기판,전극을 장착하며 상기 제1 기판에 대향되게 배치된 제2 기판, 상기 제1 기판과 상기 제2 기판 사이에 선정 갭을 유지하기 위한 지지 부재, 및 상기 전자 방출 소자로부터 방출된 전자를 가속시키도록 전압을 공급하기 위한 전원을 포함하되,
상기 전극은 각각이 저항을 통해 상기 전원으로 접속되는 복수의 전극 세그먼트로 분할되고, 상기 지지 부재는 도전성이며 하나 또는 그 이상의 상기 전극 세그먼트에 전기적으로 접속되는 것을 특징으로 하는 전자 방출 장치가 제공된다.
본 발명의 다른 양태에 따르면, 상부에 전자 방출 소자를 장착하는 제1 기판, 전극을 장착하며 상기 제1 기판에 대향되게 배치된 제2 기판, 상기 제1 기판과 상기 제2 기판 사이에 선정된 갭을 유지하기 위한 지지 부재, 및 상기 전자 방출 소자로부터 방출된 전자를 가속시키도록 전압을 공급하기 위한 전원을 포함하되, 상기 전극은 각각이 저항을 통해 상기 전원으로 접속되는 복수의 전극 세그먼트로 분할되고, 상기 지지 부재는 도전성이며 하나 또는 그 이하의 상기 전극 세그먼트에 전기적으로 접속되는 전자 방출 장치가 제공된다.
본 발명의 또 다른 양태에 따르면, 상부에 전자 방출 소자를 장착하는 제1 기판, 전극을 장착하며 상기 제1 기판에 대향되게 배치된 제2 기판, 상기 제1 기판과 상기 제2 기판 사이에 선정된 갭을 유지하기 위한 지지 부재, 및 상기 전자 방출 소자로부터 방출된 전자를 가속시키도록 전압을 공급하기 위한 가속 전압 인가 수단을 포함하되, 상기 전극은 각각이 저항을 통해 상기 전원으로 접속되는 복수의 전극 세그먼트로 분할되고, 상기 지지 부재는 상기 전극 세그먼트들 중 두 개 또는 두 개 이상의 전극 세그먼트를 브릿지하며 제1 전도도의 제1 부재와 제2 전도도의 두 개 또는 두 개 이상의 전극 세그먼트를 구비하며, 상기 두 개 또는 두 개 이상의 제2 부재는 각각 상기 두 개 또는 두 개 이상의 전극 세그먼트에 각각 전기적으로 접속되며, 상기 두 개 또는 두 개 이상의 제2 부재는 서로 분리되어 있고 상기 제2 전도도는 상기 제1 전도도 보다 높은 전자 방출 장치가 제공된다.
본 발명의 또 다른 양태에 따르면, 상부에 전자 방출 소자를 장착한 제1 기판, 전극을 장착하며 상기 제1 기판에 대향되게 배치된 제2 기판, 상기 제1 기판과 상기 제2 기판 사이에 선정된 갭을 유지하기 위한 지지 부재, 및 상기 전자 방출 소자로부터 방출된 전자를 가속시키도록 전압을 공급하기 위한 전원을 포함하되, 상기 전극은 각각이 저항을 통해 상기 전원으로 접속되는 복수의 전극 세그먼트로 분할되고, 상기 지지 부재는 2 또는 그 이상의 상기 전극 세그먼트를 브리지하며 제1 도전율을 갖는 제1 부재와 제2 도전율을 갖는 2 또는 그 이상의 제2 부재를 포함하며, 상기 제2 부재는 상기 2 또는 그 이상의 상기 전극 세그먼트중 어떤 것에 전기적으로 접속되며 상기 2 또는 그 이상의 전극 세그먼트중 나머지에로부터는 절연되어 있고, 상기 제2 도전율은 상기 제1 도전율보다 높은 것을 특징으로 하는 전자 방출 장치가 제공된다.
본 발명의 또 다른 양태에 따르면, 상부에 전자 방출 소자를 장착하는 제1 기판, 전극을 장착하며 상기 제1 기판에 대향되게 배치된 제2 기판, 상기 제1 기판과 상기 제2 기판 사이에 선정된 갭을 유지하기 위한 지지 부재, 및 상기 전자 방출 소자로부터 방출된 전자를 가속시키도록 전압을 공급하기 위한 가속전압 인가 수단을 포함하되, 상기 전극은 각각이 저항을 통해 상기 가속 전압 인가 수단에 접속되는 복수의 전극 세그먼트로 분할되고, 선택된 전압은 상기 전극 세그먼트 각각에 인가되는 전자 방출 장치가 제공된다.
본 발명의 또 다른 양태에 따르면, 상부에 전자 방출 소자를 장착하는 기판,상기 제1 기판에 대향되게 배치된 전극, 및 상기 전자 방출 소자로부터 방출된 전자를 가속시키도록 전압을 공급하기 위한 전원을 포함하되, 상기 전극은 각각이 저항을 통해 상기 가속 전압 인가 수단에 접속되는 복수의 전극 세그먼트로 분할되며, 각각의 상기 전극 세그먼트로 선택된 전압이 인가되는 것을 특징으로 하는 전자 방출 장치가 제공된다. 본 발명의 목적을 위해, 전극 세그먼트는 선택된 전압을 전극 세그먼트에 각각 인가하기 위한 각각의 전압 인가 수단 또는 전원에 접속될 수 있다.
본 발명의 목적을 위하여 전극 세그먼트와 각각의 저항은 다양한 방식으로 접속될 수 있다. 예를 들어, 전극 세그먼트와 저항은 한 평면상에 전기적으로 접속되게 배열할 수 있다. 대안적으로, 전극 세그먼트는 도21에 도시된 바와 같이 각각의 저항들상에 배열할 수 있다. 구체적으로 말하면, 베이스 전극은 전극 세그먼트를 실장하는 기판에 배열되어 전압 인가 수단 또는 전원에 전기적으로 접속되고 이 위에는 전극 세그먼트가 그 위에 더 배열되기 전에 저항들을 배열한다. 이러한 배열에 따라서, 전극 세그먼트는 각각의 저항기 및 베이스 전극으로써 전압-인가 수단 및 전원과 연결된다. 어떠한 배열에서도, 전극 세그먼트는 각각의 저항기로써 전원과 연결되고 서로 병렬로 배치된다.
본 발명의 목적을 위해, 다수의 전자 방출 소자가 배열되고 각각의 전극 세그먼트로 흐르는 전류에서의 변동과 전류에서의 변동에 기인한 전압 강하에서의 변동이 전극 세그먼트로 분할된 전극을 따르는 방향과 평행하지 않은 방향에서 동시에 구동되어질 다수의 전자 방출 소자를 배열함으로써 최소화될 수 있다.
본 발명의 목적을 위해, 저항기들은 10㏀ 내지 1GΩ, 바람직하게는 10 ㏀ 내지 4㏁의 저항을 가진다.
본 발명의 목적을 위해, 다수의 전자 방출 소자가 배열되어, 만약 저항기들이 저항(R)을 가지고 각각의 전자 방출 소자는 방출 전류(Ie)를 나타내고 전극은 가속 전압(V)을 인가하고, 전극 세그먼트의 하나를 방출하는 전극-방출 디바이스의 수가 n을 나타내면, 바람직하게는 아래에 규정된 관계식을 만족한다.
R ≤0.004 × V / (n × Ie)
본 발명의 목적을 위해, 전자 방출 소자는 바람직하게는 표면 전도 전자 방출 소자이다.
본 발명의 좀 더 다른 특징에 따라, 본 발명에 따른 전자 방출 장치 및 화상-형성 부재(image-forming member)를 구비하는 화상-형성 장치가 제공되고, 화상이 전자 방출 소자로부터 방출되는 전자에 의해 화상-형성 부재에서 생성되는 점에서 특징화된다.
본 발명의 목적을 위해, 화상-형성 부재는 전자들로 조사될 때 빛이 방출하는 전자 방출체 또는 파동체일 수 있다.
상기 화상-형성 부재는 전극 세그먼트가 배치된 기판상에서 배열될 수 있다.
상기 전극 세그먼트는 4 : 3 의 수평 대 수직 치수의 비를 나타내는 최소한 하나의 전극을 포함할 수 있거나 또는 결집된 전극 세그먼트는 16 : 9의 수평 대 수직 치수의 비를 나타낼 수 있다.
본 발명에 따라서, 반대로 배치된 제1 및 제2 전극, 비교적 낮은 전위를 가진 상기 제1 전극 및 비교적 높은 전위를 가진 제2 전극을 제공하는 전압-인가 수단을 포함하는 전압 인가 장치가 또한 제공되고,
상기 제2 전극은 전극 세그먼트로 분할되고, 각각의 전극 세그먼트 및 모두에 정전압이 인가되는 점에서 특징화된다.
본 발명에 따라서, 반대로 배치된 제1 및 제2 전극, 비교적 낮은 전위를 가진 상기 제1 전극 및 비교적 높은 전위를 가진 제2 전극을 제공하는 전원을 포함하는 전압 인가 장치가 또한 제공되며,
상기 제2 전극은 전극 세그먼트로 분할되고, 각각의 전극 세그먼트 및 모두에 정전압이 인가되는 점에서 특징화된다.
본 발명에 따라서, 반대로 배치된 제1 및 제2 전극, 비교적 낮은 전위를 가진 상기 제1 전극 및 비교적 높은 전위를 가진 제2 전극을 제공하는 전압-인가 수단을 포함하는 전압 인가 장치가 또한 제공되며,
상기 제2 전극은 전극 세그먼트로 분할되고, 각각의 전극 세그먼트 및 모두에 선택된 전압이 인가되는 점에서 특징화된다.
본 발명에 따라서, 반대로 배치된 제1 및 제2 전극, 비교적 낮은 전위를 가진 상기 제1 전극 및 비교적 높은 전위를 가진 제2 전극을 제공하는 전원을 포함하는 전압 인가 장치가 또한 제공되며,
상기 제2 전극은 전극 세그먼트로 분할되고, 각각의 전극 세그먼트 및 모두에 선택된 전압이 인가되는 점에서 특징화된다.
도 1은 본 발명에 따른 전자 방출 장치에 사용될 수 있는 페이스 플레이트(face plate)의 개략적 평면도.
도 2A 및 2B는 도 1 또는 도 5의 페이스 플레이트, 그것에 인가된 형광체를 가진 페이스 플레이트의 2개의 선택적인 배열을 가진 개략적 평면도.
도 3은 본 발명에 따른 전자 방출 장치에 사용될 수 있는 리어 플레이트(rear plate)의 개략적 평면도.
도 4는 공지된 페이스 플레이트(비교하여 예시된)의 개략적 평면도.
도 5는 도 1의 페이스 플레이트를 변형하여 얻어진 페이스 플레이트의 개략적 평면도.
도 6A, 6B 및 6C는 표면 도전 전자 방출 소자가 아닌 냉캐소드 디바이스(리어 플레이트의 부분)의 배열을 가지는 개략적 평면도.
도 7은 공지된 전자 방출 장치의 동작을 예시한 등가 회로를 가지는 개략적 회로도.
도 8은 본 발명에 따른 전자 방출 장치의 동작을 예시한 등가 회로를 가지는 개략적 회로도.
도 9는 공지된 다른 전자 방출 장치의 동작을 예시한 등가 회로를 가지는 개략적 회로도.
도 10은 본 발명에 따른 또 다른 전자 방출 장치의 동작을 예시한 등가 회로를 가지는 개략적 회로도.
도 11은 본 발명에 따른 전자 방출 장치에 사용될 수 있는 또 다른 페이스 플레이트의 개략적인 부분 평면도.
도 12A 및 12B는 본 발명의 목적에 사용될 수 있는 표면 도전 전자 방출 소자의 개략도.
도 13A, 13B 및 13C는 본 발명의 목적에 사용될 수 있는, 다른 제조 단계를 예시한 표면 도전 전자 방출 소자의 개략적 단면도.
도 14A 및 14B는 본 발명의 목적을 위해 통전 형성(energization forming)용에 사용될 수 있는 두 개의 다른 전압을 가진 개략적인 파형들.
도 15는 본 발명의 목적을 위해 사용 될 수 있는 알루미늄 금속 후면이 제공된 페이스 플레이트의 개략적인 평면도.
도 16A 및 16B는 본 발명의 목적을 위해 사용될 수 있는 또 다른 페이스 플레이트의 개략적인 평면도 및 단면도.
도 17은 본 발명의 목적을 위해 사용될 수 있는 평면 타입 표시를 가진 개략적인 투시도.
도 18A 및 18B는 본 발명의 목적을 위해 사용될 수 있는 형광막을 가진 두 개의 선택적인 배열.
도 19는 전자 방출 장치의 개략적인 투시도.
도 20은 이후에 상술되어질 예 8의 페이스 플레이트의 개략적인 평면도.
도 21은 이후에 상술되어질 예 9의 페이스 플레이트의 개략적인 평면도.
도 22는 예 9의 페이스 플레이트의 개략적인 부분 단면도.
도 23은 이후에 상술되어질 예 10의 페이스 플레이트의 확대된 개략적인 부분 평면도.
도 24는 예 10의 페이스 플레이트의 개략적인 평면도.
도 25는 이후에 상술되어질 예17의 페이스 플레이트의 단지 부분만 나타낸 분해된 개략적인 투시도.
도 26은 이후에 상술되어질 예 10에 대한 비디오 입력 신호의 흐름을 보여주는 개략도.
도 27은 이후에 상술되어질 예11의 페이스 플레이트의 개략적인 평면도.
도 28은 이후에 상술되어질 예 12의 리어 플레이트의 개략적인 평면도.
도 29는 본 발명에 따른 화상-형성 장치의 분해된 개략적인 투시도.
도 30은 도 29의 화상-형성 장치의 개략적인 단면도.
도 31은 이후에 상술되어질 예 13의 화상-형성 장치의 부분적으로 자른 분해된 개략적인 투시도.
도 32A, 32B, 32C, 32D 및 32E는 다른 제조 단계를 예시한 예13의 화상-형성장치의 전자 소오스의 개략적인 부분 평면도.
도 33A 및 33B는 예 13에 사용된 스페이서(spacer)중 하나를 가지는 개략적인 측면도.
도 34는 예13 및 14의 페이스 플레이트의 개략적인 평면도.
도 35A 및 35B는 비교 예에서 사용된 스페이서중 하나를 가지는 개략적안 측면도.
도 36은 이후에 상술되어질 예 15에 사용되고 다른 제조 단계를 예시한 스페이서 중 하나를 가지는 개략적인 측면도.
도 37은 이후에 상술되어질 예 17의 화상-형성 장치의 개략적인 부분 단면도.
도 38은 예 17의 화상-형성 장치의 리어 플레이트의 개략적인 부분 평면도.
<도면의 주요 부분에 대한 부호의 설명>
101: 스트라이프
102: 고 저항막
103: 단자
105: 공통 전극
201, 202: 형광체
이제, 본 발명은 그것을 수행하는 다른 모드의 관점에서 좀 더 상세하게 설명될 것이다.
첫째로, 본 발명에 따른 전자 방출 장치는 그것들에 대한 등가 회로도를 언급함으로써 공지된 전자 방출 장치와 약식으로 설명 및 비교될 것이다.
도 7은 디바이스를 선택적으로 구동하는 매트릭스 배선 배열(matrix wiring arrangement)을 가지는 다수의 전자 방출 소자상에 이동하는 리어 플레이트를 구비한 공지된 전자 방출 장치의 등가 회로를 가지는 개략적인 회로도이다.
리어 플레이트 기판은 그라운드(GND)에 가까운 전위를 가지고, 그러므로 캐패시터로서 디바이스에 인가되어지는 전압을 요동하도록 생성되어질 방전 전류(Ib1)는 장치에 발생하는 전기 방전의 결과로서 장치의 페이스 플레이트와 리어 플레이트에 의해 실재화된다. 그러한 요동의 범위는 리어 플레이트상에 회로 요소(간단하게 저항(Rr)으로 나타난)의 구성에 좌우되는 동안, 전자 방출 소자는, 만약 디바이스가 표면 도전 타입의 것이라면, 1 내지 5 볼트 사이 또는 그것에 인가되는 전형적인 구동 전압이 발견되는 범위에서 전압 요동에 의해 열화될 수 있다.
본 발명에 따른 전자 방출 장치에서, 페이스 플레이트상에 배열된 전극(도 17에 도시된 바 투과 전극(44)이거나 먼저 상술한 금속 후면)은 많은 전극 세그먼트로 분할되고, 저항(R1)은 도 8에 도시된 바처럼 각각의 전극과 연결되어 장치의 부분을 형성하는 위의 캐패시터의 용량이 감소되고 그러므로 방전 전류가 감소된다. 이러한 배열로, 방전 전류에 기인한 디바이스에 인가되어지는 전압의 변동은 또한 방전 전류가 나타날 때 발생할 수 있는 손상에 대비하여 디바이스를 보호하기 위해 감소될 수 있다. 도 8에서, 전극 세그먼트는 각각의 저항기들로 서로 병렬로 연결되어 있다. 그래서, 본 배열은 캐소드 면으로부터 선택되고 구동될 수 있는 것으로서 표면 도전 타입 또는 임의의 다른 타입의 많은 수의 전자 방출 소자를 포함하는 전자 방출 장치에 유리하게 인가되어질 수 있다.
미국 특허 제 5,225,820는 아노드(anode)를 분할함으로써 얻어지는 다수의 아노드 세그먼트를 개시하는 반면, 그것은 다수의 아노드 세그먼트에 대응하는 형광체들을 선택(어드레스)하고 빛을 방출시키는데 사용된다.
도 9 및 10은 도 7 및 도 8에서 저항기(Rr)에 대응하는 회로 구성요소를 보다 더 상세하게 예시한다. 비디오 신호가 입력되도록 허용하는 스위치들이 저항기(Rs) 각각의 소자들과 연결되는 것을 알 수 있다. 전기 방전에 의한 전자방출 소자의 부분의 파괴는 저항기(Rs)의 마주보는 끝단사이의 전압이 너무 클 때 발생할 수 있다.
상기 상술된 바에서, 본 발명에 따른 전자 방출 장치의 아노드가 세그먼트로 분할되어 장치의 부분을 형성하는 캐패시터에서 축적될 수 있는 전기적 충전을 감소시킨다. 아노드가 N개의 세그먼트로 분할될 때, 축적된 전기적 충전은 아노드가 하나의 부품으로서 구현될 때 축적되어질 전기적 충전의 1/N로 감소 될 수 있다. 추가적으로, 아노드가 전자 방출 소자가 배열되고 동시에 구동되는 병렬 방향 아닌 방향을 따라 분할될 때, 대응하는 전자 방출 소자들로 동시에 흐를수 있는 전류는 제한된 세기로 좁게 형성될 수 있어서 어떤 현저한 전압 강하도 그것들에 발생하는 것을 방지한다. 특히 전자 방출 소자가 배열되고 동시에 구동되는 방향에 수직인 방향을 따라 아노드가 분할될 때, 최대 방출 전류 및 전압 강하는 1/N로 분할될 수 있다. 그래서, 로드 저항에 기인한 불규칙한 휘도 현상과 장치의 영역을 형성하는 캐패시터에 축적된 전기 충전 둘다 동시에 감소될 수 있다. 간단히 말해서, 전자 방출 소자는 장치에 시각적으로 반하는 어떠한 효과를 일으킴이 없이 손상에 대비하여 보호될 수 있다.
아노드를 가진 제조된 세그먼트는 같은 표면을 반드시 가질 필요는 없고 아노드는 도 11에 전형적으로 도시된 바처럼 다른 크기의 세그먼트로 분할될 수 있다.
세그먼트의 효과가 N으로 큰 값이 선택될 때 커진다. 그러나, 축적된 전기적 충전이 N이 2 또는 N-2와 같을 때 절반으로 감소될 수 있는 것을 알 수 있다. 추가적으로, 축적된 전기 충전은 만약 2개의 세그먼트가 각각의 전류 제한 저항기로 제공되면 절반 미만으로 감소될 수 있다.
N으로 선택될 수 있는 최대 가능 값이 장치를 준비하는 제한적인 정밀도에 좌우되는 반면, 전압 강하에 기인한 불규칙한 휘도 분산은 단일 픽셀이 그것에 반대로 배치된 전극 세그먼트에 대응하여 이루어질 때 효과적으로 억제될 수 있다. 그래서, m ×1 픽셀이 매트릭스로 배열될 때, m ×1과 같은 수는 바람직하게 N으로 선택되어 N = m ×1을 만든다.
방전 전류에 기인한 요동을 감소시키는 상기 언급된 효과를 얻기 위해 라인별을 기초로 동시에 구동되는 전자 방출 소자의 수로 아노드를 분할하기는 쉽다.
예를 들어, 도 1을 참조하면, 아노드로서 동작하는 페이스 플레이트상의 ITO 전극은 도 1에 1 내지 1,000에 의해 표시된 것처럼 동시에 1,000개의 디바이스를 구동하기 위한 1,000개의 세그먼트로 분할되고 그리고 그것은 전자 소오스 또는 리어 플레이트의 공통 전극(스캔 전극)(예로 v004 도시)상에 전자 방출 지점 1 내지 1,000개로 정렬되어 도 17에 도시된 바처럼 밀봉하여 봉합된 표시 패널을 제조한다.
페이스 플레이트상에 분할된 ITO 101의 세그먼트는 동일 기판(도 1에 도시)상에 배열된 전기적으로 고 저항막(102)으로써 공통 전극(105)에 함께 연결되고 고전압이 단자(103)와 공통전극(105)에 인가되어 전자 소오스로부터 방출된 전자를 가속화시킨다. ITO세그먼트 사이의 전기 저항은, 비록 어떠한 문제를 일으킴이 없이 1/100 내지 1/10사이의 막의 저항이 좋을 수 있겠지만, 고 저항막(102)의 것보다 같거나 그 이상인 것이 바람직하다. 전기 저항은 어떤 상위 한정에 쉽게 구애받지 않는다.
그러나, 만약 정사각형의 평행육면체 페이스 플레이트가 m ×1 매트릭스를 제조하도록 분할되고 모든 전극 세그먼트가 가장자리를 따라 위치하지 않으면, 가장자리를 따라 위치하지 않는 세그먼트까지 확장하는 배선은 매트릭스에서 배열될 수 있다는 것을 주지하라. 반면에, 만약 그렇게 절연된 세그먼트 어떤것도 m에 대해 같거나 2 미만 또는 1인 값을 선택함으로써 제조되지 않으면, 그러한 어떤 배선도 요구되지 않으며 저항기 및 외부에서 끌려진 전극도 쉽게 준비될 수 없다.
페이스 플레이트의 분할된 아노드의 세그먼트 수는 리어 플레이트의 전자 방출 소자의 열과 반드시 같을 필요는 없다. 예를 들어, 아노드는 4개의 전자 방출 지점 1 내지 4, 5 내지 8, ...에 대응하는 세그먼트로 분할될 수 있어서 제각기 세그먼트의 수를 감소한다.
아노드는 설계 과정을 용이하게 하는 각각의 세그먼트상에 연속적으로 배열되는 디바이스 열과 픽셀에 수직인 방향을 따라 전형적으로 분할되는 반면, 아노드는 도 5에 도시된 바처럼 비교적 디바이스의 열에 치우치는 방향을 따라 선택적으로 분할될 수 있다.
1,000개의 디바이스가 라인별을 기초로 동시에 구동되고 각각의 디바이스의 방출 전류가 1 내지 10㎂ 사이일 때, 0.1 내지 1,000 ㏁ 사이의 전기 저항은 바람직하게 선택된다. 전기 저항의 실제 상위 한정은 전압강하가 Va와 Va의 분수사이일 때 어떠한 불균형한 휘도 분산도 관찰되지 않는 그러한 것이 되어야 한다.
형광체는 일반 적용에 따른 1,000 및 2,000Å사이의 두께로 금속 후면이 정렬화된 것으로, 가속 전압이 약 10 ㎸일 때 높은 광 방출 효율을 실현하기 위해서는 가속화된 전자의 투과율은 거의 1에 가까울 것이다. 만약 전자 방출 장치가 10 ㎸의 가속 전압에 의해 전자를 가속화하도록 설계되고 10 ㎸의 가속 전압에 대한 전압 강하가 엄지 손가락 법칙에 의해 약 1 ㎸가 된다고 가정하면 <10 ㎂ ×100 ㏁, 1 ㎂ ×1,000 ㏁>와 같은 그러한 한정 조합이 사용되어질 수 있다. 전기 저항의 하위 한정은 디바이스가 거의 DC로서 흐르는 전류에 의해 파괴되지도 시각적 손상을 당하지도 않는 그러한 것일 수 있다. 예를 들어, 만약 어떤 파괴도, 전자 방출 소자의 특성인 배선 저항 및 스캔 전극과 신호 전극의 스위칭 저항을 가진 기능으로서 나타나는 파괴 때문에, 디바이스에 일어나지 않는다면 비록 보다 작은 저항 선택되어질 수 있더라도, 100 ㎃의 전류는 0.1 ㏁ 및 Va = 10 ㎸를 가진 디바이스를 현저하게 파괴할 수 있다. 그래서, 합산된 저항이 0.1 ㏁ 및 10 GΩ사이에서 이용되는 반면, 바람직한 범위는 1 ㏁ 및 100 ㏁ 사이일 수 있다.
256개의 계조가 TV 세트와 다른 화상 표시 장치에 전형적으로 지정되는 사실의 관점에서, 그 레벨이하로 휘도 불균형을 억제하는 것이 중요하다. 좀 더 구체적으로 말하면, 256 계조에 대응하는 레벨 또는 0.4%이하로 휘도 불균형을 감소시키기 위해, 아노드 전압에서의 요동 및 저항에 기인한 전압 강하는 0.4 %미만이 되어야 한다. 바꾸어 말하자면, 분할된 아노드(anode)의 세그먼트들이 저항에 접속되어 공통 배선들로 구동될 때, 이 공통 배선들에 인가될 전자들을 가속하기 위한 전압은 전자들을 실제로 가속하는데 사용되는 전압 범위 내에서 현저하게 변화되지않아야 한다. 한편, 세그먼트들이 공통 배선들에 접속되지 않을 경우에는, 전압들을 조절하여 현저한 변화가 나타나지 않도록 해야 한다.
밝기가 가속 전압에 대해 선형적으로 비례하는 범위내에서만 전술된 장치가 동작되도록 설계된다고 가정한 상태에서, 가속 전압이 V일 경우 분할된 아노드들의 세그먼트 상에 동시에 광을 방출하는 화소들의 수는 n이며 허용 가능한 전압 하락은 ΔV라면, ΔV/V는 0.004이거나 그 이하가 되어야 한다. 다음으로, 아노드에 접속된 저항값은 R이고 장치의 방출 전류는 Ie인 경우, ΔV = R × n ×Ie이기 때문에 R = 0.004 × V / (n × Ie)이다.
동시에 광이 방출되는 화소들의 최저수는 2이기 때문에, R ≤ 0.002×V / Ie이다.
따라서, Va = 10kV이고 Ie = 5㎂라면, R ≤ 4㏁이다.
유사하게, n이 3이라면, R ≤ 2.67㏁이다.
간단한 매트릭스 배선 배열을 가진 구동 장치에 의해 화상을 디스플레이하기 위하여, 선 순차식 스케닝 기술이 널리 이용된다. 선 순차식 스케닝을 위하여, 가속 전극은 본 발명의 목적을 위하여 스케닝하는데 사용될 스캔 배선들에 수직한 방향을 따라 분할된다. 다음으로, 밝기 분포에 영향을 미치는 분할된 가속 전극에 접속된 저항값으로 인한 전압 하락 효과는 스캔 배선에 접속된 전자 방출 장치의 수 또는 n에 의해 결정된다. 따라서, 가속 전극이 세그먼트들로 분할될 때 명확하게 큰 저항값 R이 접속될 수 있다.
부가적으로, 레이져 트리밍과 긴 제조 사이클 시간을 이용하여 0.4％의 정확도를 달성하는데 필요한 박막 저항들을 사용하는 고비용의 일반적인 실시의 관점에서, 본 발명에 따른 전자 방출 장치는 분할된 가속 전극의 세그먼트를 대향되게 배치한 소자들의 각 그룹의 서로 다른 구동 파라미터들을 선택하여 분할된 가속 전극에 접속된 저항들의 변동으로 인한 밝기의 변동을 정정하기 위한 수단을 제공한다.
비충전(anti-charge)막은 본 발명에 따른 전자 방출 장치의 스페이서들에 사용된다. 이것은 각 스페이서의 절연 기판을 피복하여 절연 기판의 표면 상에 축적된 전자 차아지를 제거하는 전자도전막이다. 비충전막의 면저항값은 1012Ω 이하가 바람직하며, 보다 바람직하기로는 1011Ω이하이다. 낮은 저항값을 가진 비충전막은 전자 방전에 효과적이다.
비충전막이 피복된 스페이서를 포함하는 화상 형성 장치에 있어서, 스페이서의 면저항값은 반충전 효과와 전력 소모 면에서 실행가능한 범위 내에 놓여져야 한다. 비충전막의 면저항값의 하한은 스페이서의 전력 소모율의 함수이다. 낮은 전기 저항값 가진 비충전막의 사용은 스페이서 내에 축적된 전기적 방전을 빠르게 제거하는 관점에서는 장점이 있는 반면에, 그러한 막은 스페이서 소모 전력을 증대된 비율로 만들게 될 것이다. 반도체막은 스페이서들의 비충전막으로서 사용될 경우 낮은 특정 저항값을 가지는 금속막에 비해 상대적으로 바람직한데, 이는 상대적으로 낮은 특정 저항값을 가지는 비충전막이 전자 방출 장치에 사용될 경우 극도로 얇아야 될 필요가 있기 때문이다. 일반적으로, 비충전 애플리케이션에 사용될 수 있는 박막이 박막 재료의 표면 에너지, 기판에 대한 접착도 및 기판 온도에 따라102Å 이하인 두께를 가질 경우 이 박막은 섬(island) 상태로 존재하고 불안정한 저항값을 나타낼 것이다. 그러한 박막은 상업적으로 거의 재생 불가능하다.
따라서, 금속 도전체 보다는 크고 절연 재료 보다는 작은 특정 저항값을 가지는 반도체 재료를 사용하는 것은 본 발명의 목적을 위하여 바람직한 선택이다. 그러나, 그러한 재료는 저항의 네가티브 온도 계수(TCR)가 종종 나타나지 않는다. 저항값의 온도 계수가 네가티브일 경우, 표면 온도가 스페이서의 표면 상에서 소모된 전력 만큼 상승하는 것 처럼 비충전막의 저항값은 하락하여, 표면 온도가 연속적으로 상승할 경우 전기가 과도하게 흘러서 열폭주(thermal run away)가 발생될 수 있다. 그러나, 열 생성 비율 또는 전력 소모율이 방열율과 균형을 유지하는한 열폭주는 발생하지 않을 것이다. 따라서, 열폭주는 비충전막 재료의 저항값의 온도 계수가 작은 절대치를 가질 경우 거의 발생될 수 없다.
-1％의 TCR을 가진 비충전막을 사용하는 실험에 있어서, 열폭주의 상황이 스페이서의 프로파일(profile)이 스페이서에 인가된 전압 Va, 및 비충전막의 저항값의 온도 계수에 따라 좌우될 수 있다고 할지라도, 스페이서의 일부 상에 약 0.1W/㎠을 초과하는 전력 소모율을 가진 스페이서를 통하여 전기가 연속적으로 흐를 경우 열폭주는 관찰된다. 0.1W/㎠을 초과하지 않는 전력 소모율을 가진 면저항값은 10×VaΩ이거나 그 이상이다. 따라서, 스페이서 상에 형성된 비충전막은 10×Va2Ω와 1011Ω 간의 면저항값을 나타내는 것이 바람직하다.
전술된 바와 같이, 스페이서의 절연 기판 상에 형성된 비충전막의 두께는102Å 이상이 바람직하다. 이 비충전막은 큰 스트레스를 받을 수 있으며 막 두께가 104Å을 초과할 경우 기판으로부터 떨어지기 쉽다. 부가적으로, 그러한 두꺼운 막은 생산 비용 면에서 긴 막 형성 시간을 필요로 할 것이다. 모든면에서, 비충전막의 두께는 102Å과 104Å 사이가 바람직하며, 보다 바람직하기로는 2.0×102과 5.0×103Å 사이이다. 비충전막의 특정 저항값은 면저항값과 막 두께의 곱이다. 따라서, 본 발명의 목적을 위하여, 비충전막의 특정 저항값은 10-5×Va2과 107Ωcm 사이가 바람직하며, 보다 바람직하기로는 2×10-5×Va2과 106Ωcm 사이인데, 이는 고려중인 형태의 전자 방출 장치에 대한 이점을 가지는 면저항값과 막 두께를 실현하기 위한 것이다.
화상 형성 장치에서는 전자들에 인가된 가속 전압 Va이 100V이상이고 1kV의 전압을 사용하는 것은 만족스런 밝기를 구현하는데 필요할 것이다. Va = 1kV일 경우, 비충전막의 특정 저항값은 10과 107Ωcm 사이가 바람직하다. 부가적으로, 스페이서에는 도전체 금속막의 스트라이프형 콘택트 전극이 제공될 수 있는데, 이는 아노드와 배선 전극 간에 뛰어난 전기 콘택트를 형성하기 위한 것이다. 특히, 비충전막은 제1 전기도전성을 가지는 제1 부재로서 제공되고 콘택트 전극은 제2 전기도전성을 가지는 제2 부재로서 제공되는데, 이는 비충전막과 아노드 또는 배선 전극(금속막) 간의 전기적 접속을 향상시키기 위한 것이다.
본 발명에 따른 화상 형성 장치에 있어서, 스페이서들은 분할된 아노드의 일부 상에서 단락되는 것을 방지하기 위하여 분할된 아노드의 세그먼트들을 브리지(bridge)하지 않는 방식으로 배열된다.
스페이서들을 배열하여 분할된 아노드의 세그먼트들을 브리지한다면, 전술된 바와 같이 콘택트 전극은 분할된 아노드의 일부 상에서 단락되지 않고도 각 스페이서 상에 형성된다.
예를 들면, 10-1Ω과 10-2Ω 간의 면저항값을 가지는 콘택트 전극은 분할된 아노드의 일측에서 섬 형태를 취하도록 이루어질 것이다. 비충전막은 106Ω과 1011Ω간의 면저항값을 나타낼 것이며 콘택트 전극의 섬들과 분할된 아노드의 세그먼트들 중에서 전기적으로 단락되는 것을 방지한다. 콘택트 전극의 섬들이 분할된 아노드의 인접 세그먼트들 간의 갭 보다 작은 폭을 가진다면, 스페이서들은 배열할 필요도 없이 이 위치에 배열되어 프로파일링 지그(jig)를 사용하는 종래의 기술에 의하여 조립될 수 있다. 콘택트 전극의 섬들을 배열하는 피치가 스페이서의 높이 보다 작다면, 이들은 방출된 전자들의 투과에 잘못된 영향을 크게 미치지 않을 것이기 때문에, 그러한 배열은 본 발명에 있어서 특히 유용하다.
전류 제한 저항의 대용으로 공통 접속된 분할된 아노드의 세그먼트들을 상부에 지니는 페이스 플레이트와 전자빔들이 조사될 경우 광을 방출하는데 적합한 광 방출부를 포함하는 화상 형성 장치는 전술된 바와 같은 구성을 가지는 스페이서들이 사용될 경우 왜곡없이 밝고 깨끗한 화상을 나타낼 수 있다. 그러한 화상 형성장치는 이 장치의 소자들이 파괴로부터 보호되는 것과 같이 긴 서비스 수명을 나타낼 것이다.
도 29는 본 발명에 따라 스페이서들을 포함하는 화상 형성 장치의 개략적인 사시도이다. 도 30은 도 29의 라인 30 - 30을 따라 절단한 도 29의 화상 형성 장치의 개략적인 단면도이다.
먼저, 도 29를 참조하면, 전술된 장치는 전자 소오스 기판인 리어 플레이트(1), 아노드로서 동작하는 페이스 플레이트(2), 스페이서(3)들(이들중 하나만이 도시됨), 리어 플레이트(1)의 베이스 플레이트로서 동작하는 기판(4), 전자 방출 장치(5), 각기 구비되는, 전자 방출 장치(5)에 전압을 인가하기 위한 한 쌍의 장치 전극들(6a, 6b), 각 장치 전극들(6a, 6b)에 접속된 스캔 전극(7a)들과 신호 전극(7b)들, 페이스 플레이트(2)의 베이스 플레이트로서 동작하는 기판(8), 금속 지지물인 세그먼트(9)들 및 형광성 바디(10)을 포함한다. 도 30을 참조하면, 스페이서는 임의 수준의 전기도전성을 가진 스페이서를 제공하여 축적될 수 있는 전기 차아지를 경감시키기 위한 비충전막(11), 아노드(9)를 가지는 막(11)의 전기적 콘택트를 향상시키기 위한 콘택트 전극(12), 및 리어 플레이트 상에 배열된 배선들을 상부에 가지고 있다.
또한, 도 30을 참조하면, 스페이서는 페이스 플레이트와 리어 플레이트 간의 거리를 나타내는 높이 d를 가지고 콘택트 전극은 페이스 플레이트측에서의 높이 H와 리어 플레이트측에서의 높이 H'를 가진다. 제어 전극은 피치 Pc의 비율로 규칙적으로 배열된 페이스 플레이트측에서 섬 형태로 구현되며, 각기 폭 Lc를 가진다.금속 지지물(9)는 피치 Pa의 비율로 규칙적으로 배열된 세그먼트들로 분할되며, 각기 폭 La를 가진다. 리어 플레이트(1)과 스페이서(3)들이 예시적인 장치 내에서 접속되지만, 대용적으로 페이스 플레이트(2)와 스페이서(3)들은 절연 프릿(frit) 글래스를 페이스 플레이트(2)에 도포한 후 서로 접속될 수도 있다.
리어 플레이트(1)는 상부에 다수의 전자 방출 장치(5)들이 배열되는 기판(4)을 포함하는 전자 소오스 기판이다. 기판(4)에 사용될 수 있는 재료들은 쿼츠(quarts) 글래스, 감소된 농도로 Na와 같은 불순물들을 포함하는 글래스, 소다 석회(soda lime) 글래스, 소다 석회 글래스 상에 SiO2층을 형성함으로써 구현된 글래스 기판, 알루미나와 같은 세라믹 재료, Si 기판을 포함한다. 기판(4)가 큰 표시 판넬에 사용될 경우, 그러한 기판은 상대적으로 낮은 비용으로 준비될 수 있기 때문에, 소다 석회 글래스, 칼륨 기초 글래스, 또는 액상 성장 기술, 솔-젤(sol-gel) 기술 또는 스퍼터링 기술에 의해 소다 석회 글래스 상에 SiO2층을 생성함으로써 형성된 글래스 기판으로 형성되는 것이 바람직하다. 전자 방출 장치(5)들은 표면 도전 전자 방출 장치들이다.
도 31은 본 발명에 따른 화상 형성 장치를 부분적으로 절단한 개략적인 사시도로서 이하에 기술되는 바와 같이 예 13으로 나타난다. 도 32a 내지 도 32e는 도 31의 화상 형성 장치의 전자 소오스의 개략적인 부분 평면도들이며, 이들은 서로 다른 제조 단계들을 나타낸다. 도 29와 도 30에서와 동일한 구성 요소들은 도 31과 도 32a 내지 도 32e에서도 동일 참조 부호로 각기 표시됨에 유의하여야 한다.도 32e를 참조하면, 참조 부호들(31, 32)은 각기 전자도전 박막과 전자 방출 영역을 나타낸다. 전자도전 박막(31)은 10Å과 500Å 사이의 막 두께를 가진 전자도전 미세 입자들의 막이 바람직하다. 이 전자도전 박막(31)에 사용될 수 있는 재료들은 다양한 도전체들과 반도체들을 포함한다. 이 전자도전 박막에 사용될 수 있는 재료들로는 Pd, Pt, Ag 및 Au의 귀금속들을 각기 포함하는 유기 화합물들을 베이크(bake)함으로써 준비된 Pd, Pt, Ag, Au 및 PdO가 있다. 전자 방출 영역(32)는 전자도전 박막(31)의 일부이며 전기적으로 높은 저항성 균열을 포함하는데, 이 영역(32)에는 수 Å과 수백 Å 사이의 입자 지름을 가지며 전자도전 박막(31)의 요소들을 함유하는 전자도전 미세 입자들, 탄소 및 탄소 화합물이 존재한다.
장치 전극들(6a, 6b)이 임의의 고전도 물질로 이루어질 수 있는 반면, 바람직한 대표적인 재료로는 Ni, Cr, Au, Mo, W, Pt, Ti, Al, Cu 및 Pd와 이들의 합금들과 같은 금속들, 금속 또는 Pd, Ag, Au, RuO2, Pd-Ag 등과 글래스로부터 선택된 금속 산화물로 이루어진 인쇄 가능한 도전 재료들, In2O3-SnO2와 같은 반도체 도전 재료들, 및 폴리실리콘과 같은 반도체 재료들이 있다.
전자 방출 장치들은 다수의 상이한 방향으로 기판 상에 배열될 수 있다. 이 예시적인 배열은 복수개의 전자 방출 장치(5)들을 X방향의 행과 Y방향의 컬럼으로 배열하여 매트릭스를 형성하는 간단한 매트릭스 배열로서 참조되는데, 여기서 X 및 Y 방향은 서로에 대해 수직이며, 동일 행 상의 전자 방출 장치들은 각 장치의 전극들 중 하나 또는 전극(6a)에 의해 X 방향 배선(7a)에 공통 접속되는 반면, 동일 컬럼 상의 전자 방출 장치들은 각 장치의 다른 전극 또는 전극(6b)에 의해 Y 방향 배선(7b)에 공통 접속된다. X 방향 배선(7a)들과 Y 방향 배선(7b)들 둘다 통상적으로 진공 증착, 프린팅 또는 스퍼터링에 의해 전자도전 금속으로부터 생성된다. 이들 배선들은 재료, 두께 및 폭의 관점에서 적절하게 설계될 수 있다. 층간 절연막(14)는 진공 증착, 프린팅 또는 스퍼터링에 의하여 형성된 글래스 또는 세라믹과 같은 절연 재료의 층이다. 이것은 X 방향 배선(7a)들을 원하는 프로파일로 상부에 지닌 기판(4)의 표면의 일부 또는 전표면 상에 형성될 수 있다. 층간 절연층의 두께, 재료 및 제조 방법은 크로싱 상태에서 관찰 가능한 임의의 X 방향 배선(7a)와 임의의 Y 방향 배선(7b) 간의 전위차를 견딜수 있도록 선택된다. X 방향 배선(7a)는 주사 신호를 인가하기 위한 주사 신호 애플리케이션 수단(도시되지 않음)에 전기적으로 접속하여 X 방향을 따라 신장되는 표면 도전 전자 방출 장치(5)들의 행들을 선택한다. 한편, Y 방향 배선(7b)들은 변조 신호를 인가하기 위한 변조 신호 발생 수단(도시되지 않음)에 전기적으로 접속되어 Y 방향을 따라 신장된 표면 도전 전자 방출 장치(5)들의 컬럼 각각을 입력 신호에 따라 변조한다. 각 표면 도전 전자 방출 장치에 인가될 구동 신호는 장치에 인가된 주사 신호와 변조 신호의 전압차로서 표현됨에 유의하여야 한다.
전술된 배열에서, 각 장치들이 선택되고 구동되어 간단한 매트릭스 구동 배열에 의해 독립적으로 동작될 수 있다.
대안적으로, 전자 방출 장치들은 병렬로 배열되고 그 대향 끝단에 접속되어 전자 방출 장치의 행(행 방향을 따라 형성됨)을 형성하고, 전자 방출 장치들로부터방출된 전자들을 제어하는 행 방향(컬럼 방향)에 대해 수직한 방향으로 전술된 전자 방출 장치들이 배열된 제어 전극(또한 그리드(grid)로서 참조됨)에 의해 구동될 수 있다. 그러한 배열은 본 발명이 전술된 목록화된 배열들에 국한되지 않는다고 할지라도, 사다리형 배열로 참조된다.
페이스 플레이트(2)는 기판 (8) 표면 상에 금속 지지물(9)와 형광막(10)을 형성함으로써 제공된 아노드로서 동작한다. 기판(8)은 리어 플레이트의 기판(4)의 기계적인 힘 및 열 관련 물리적 특성과 유시한 것을 나타내는 투명 재료로 이루어지는 것이 바람직하다. 특히, 이것이 큰 표시 판넬에 사용될 경우, 소다 석회 글래스, 칼륨 기초 글래스 또는 액상 성장 기술, 솔-젤(sol-gel) 기술 또는 스퍼터링 기술에 의해 소다 석회 글래스 상에 SiO2층을 생성함으로써 형성된 글래스 기판으로 형성되는 것이 바람직하다.
금속 지지물(9)은 세그먼트들이 X 방향 배선들(7a)에 대해 수직인 Y 방향 배선(7b)들에 대해 병렬로 신장되는 방식으로 사진식각을 사용하여 패터닝함으로써 스트라이프형 세그먼트들로 분할되어 전압 하락이 최소화되고 스트라이프형 세그먼트들 각각은 높은 포지티브 전압 Va가 외부 전원으로부터 인가되는, 약 100 MΩ의 전류 제한 저항의 대용으로서 다른 세그먼트들의 대응되는 부분들에 공통 접속된 인출 부분을 제공한다. 분할된 아노드의 세그먼트들은 피치 Pa의 비율로 배열되고 세그먼트들 각각은 화상 형성 장치의 장치들의 수의 관점에서 이하 수학식 1에 의해 정의되는 폭 La와 X 방향 배선들이 배열되는 피치 Px를 가진다.
10-6m ≤ Pa - La ≤ 10-4m
전자 방출 장치(5)로부터 방출된 전자들은 페이스 플레이트(2)에 유입되고 가속되어 형광막(10)과 충돌하게 된다. 다음으로, 전자들이 충분한 에너지를 가지는 경우 밝은 스팟들은 전자들을 스트라이킹(striking)함으로써 형광막(10) 상에 제공된다. 일반적으로, 칼라 TV 세트의 CRT 내에 사용된 형광체는 수 kV 내지 수십 kV의 가속 전압에 의해 가속된 전자들이 조사될 때 색깔이 있는 효율적인 밝기 스팟들을 생성한다. CRT들에 사용될 수 있는 형광체들이 상대적으로 낮은 비용으로 이용될 수 있다고 할지라도 이는 뛰어나게 수행한다. 따라서, 그러한 형광체는 본 발명의 목적을 위하여 유익하게 사용될 수 있다. 금속 지지물이 아노드에 사용될 경우, 표시 스크린의 밝기는 금속 지지물 미러가 형광체로부터 방출되어 리어 플레이트(1) 쪽으로 향하는 광 성분을 반사하기 때문에 개선될 수 있으며 형광체는 엔벨로프(envelop) 내에서 발생된 네가티브 이온들에 의해 생성되어 형광체와 충돌될 수 있는 손상에 대하여 보호될 수 있다. 투명 전극이 사용되어 지지 부재와 투명 전극이 서로 전기적으로 접속되는 경우에는, 투명 전극과 지지 부재 간에 놓여진 형광체가 전기적인 접속을 방해할 수 있다. 그러나, 형광체가 엔벨로프의 외측과 그 내측 간의 압력차 만큼 압착되어 의도된 전기적 접속이 구현됨으로써 투명 전극과 지지 부재 간에 형광체의 배열은 아무런 문제도 되지 않게 될 것이다. 대안적으로, 형광체가 투명 전극과 지지 부재 사이로부터 제거될 수도 있다.
도 31을 참조하면, 외부 프레임(13)은 리어 플레이트(1)과 페이스 플레이트(2)에 접속되어 엔벨로프를 형성한다. 리어 플레이트(1), 페이스 플레이트(2) 및 외부 프레임(13)이 유리로 만들어지면, 이들을 결합시키는데 사용되는 기술이 그들의 재료에 따라 변할 수 있다 해도, 외부 프레임(13)은 프릿(frit) 유리에 의해 리어 플레이트(1) 및 페이스 플레이트(2)에 결합된다. 스페이서(11)는 엔벨로프가 기압을 견디게 하고 리어 플레이트(1)과 페이스 플레이트(2) 간의 실질적으로 균등한 거리 d를 제공하는데 이용된다. 거리 d는 엔벨로프 내의 진공 상태에서 고전압 Va로 인한 전기적 방전이 발생하지 않도록 충분히 크게 되어야 한다는 것을 주지하자. 한편, 거리 d에 대하여 과도하게 큰 전압값이 선택되면, 전자 방출 소자들(5) 각각으로부터 방출된 전자들은 제한된 각도 내에서 확산되어 이웃한 픽셀들은 서로 다른 발원지로부터의 전자들에 의해 조사되어 희미한 화상 및 혼합된 색상이 발생된다. 따라서, 스페이서의 거리 d 또는 높이는 Va가 수 ㎸에서 수십 ㎸ 사이인 경우 수백 ㎛에서 수㎜ 사이인 것이 양호하다.
지금부터, 본 발명을 목적으로한 스페이서를 제작하는 방법을 설명하겠다.
먼저, 전기 도전 금속의 콘택트(contact) 전극들이 진공 증착, 스퍼터링, 프린팅 또는 풀링(pulling)에 의해 깨끗한 유리 기판 상에 형성된다.
콘택트 전극들의 섬의 크기는 도 30에 도시된 기호들을 이용하여 표현한 바와 같이 다음의 요구 조건을 만족시키는 것이 바람직하다.
먼저, 콘택트 전극들의 섬이 정렬 모드에 관계없이 분할된 아노드의 스트라이프 형태의 세그먼트들 중의 어느것과도 브리지되지 않는다는 요구 조건은 다음과 같이 될 것이다.
두 번째로, 콘택트 전극들의 섬들로 인해 소자들 사이에서 브라이트 스폿의 불균일한 분포를 발생시킬 수 있는 전계의 어떠한 불균일한 분포도 억제하기 위한 요구 조건은 다음과 같이 될 것이다.
리어 플레이트측에 배열되어 있는 스트라이프 형태의 콘택트 전극들의 크기는 상기 제2 요구 조건을 만족시키는 것이 바람직하다.
그러면, 충전 방지막이 콘택트 전극이 구비되어 있는 각각의 스페이서 상에 진공 증착, 스퍼터링, 프린팅 또는 풀링에 의해 형성된다.
충전 방지막의 표면 저항 Rs는 108Ω〈 Rs〈1011Ω이 될 필요가 있다.
아노드의 세그먼트들 간의 단락을 피하고 전력 소모를 감소시키도록 하한이선택되고, 스페이서의 충전 방지 효과를 성취하도록 상한이 선택된다.
상기 요구 조건이 충족되면, 전기적 방전을 견디는 균일하게 분포된 강도 및 방출된 전자들의 균일한 궤도들을 도시하는 화상 형성 장치가 스페이서 및 페이스 플레이트를 특별하게 정렬시키지 않고도 제작될 수 있다.
지금부터, 본 발명을 예들을 통해서도 설명하겠다.
예들에 사용되는 도면을 통해서, 스캔 배선들은 X 방향에 평행하게 배열되고 신호 배선들은 Y 방향에 평행하게 배열된다.
〔예 1〕
전자 방출 소자들을 포함하고 도 17을 참조하여 앞에서 설명하였던 구조를 갖는 화상 형성 장치를 제작하였다. 장치의 리어 플레이트 상에 배열된 멀티플 소자 전자원은 도 3에 도시된 바와 같은 매트릭스 배선 배열을 갖는 SCE 전자원(이하에서 보다 상세하게 설명함)이다. 전자원은 공통 배선에 의해 접속된 1,000 개의 소자들이 동작을 할 때 라인 순차적으로 구동되도록 고안되었다. 전자원은 총 1,000×500의 전자 방출 스폿을 갖는다. 한편, 장치의 페이스 플레이트는 유리 기판 상에 ITO 막을 균일하게 형성함으로써 형성되고, 그 다음 상기 ITO 막은 포토리소그래피에 의해 (1,000 개의 라인에 대하여) 230 ㎛의 피치로 스트라이프 형태의 세그먼트(101)로 분할되고 100 ㏁의 저항기(패터닝된 NiO 막(102))에 의해 말단부에 함께 묶여져 고전압이 단자(103)를 통해 인가될 수 있다.
그 다음, 도 2a 및 도 2b를 참조하면, (구리로 도핑된) ZnS(201, 202)의 형광체가 분할된 ITO 막에 인가되고 베이킹되어 고 정전압을 냉캐소드 멀티플 소자전자원(리어 플레이트)에 인가하기 위한 페이스 플레이트를 생성시킨다.
리어 플레이트의 공통 배선들 v001, 002, . . . v500 및 페이스 플레이트의 격리된 ITO 배선들101은 위에서 봤을 때 서로 직각으로 교차하도록 배열되었다. 예를 들면, 공통 배선들 v0001, v0002, . . . ,v500은 스캔 배선들이고 각 배선들 상의 1,000 개의 소자들은, 동시에 구동될 수 있는(그리고 스캔 배선들이 주행되고 있는)소자들이 배열된 방향에 평행하지 않은 방향으로 아노드를 분배함으로써 전류가 각 아노드를 통해 흐르는 영역이 제한된다 해도, 전자들을 동시에 방출하도록 만들어질 수 있다.
도 1 및 도 3에 각각 도시된 페이스 플레이트 및 리어 플레이트는 2 ㎜의 거리만큼 서로 분리되어 있고 5 ㎸의 고전압 Va가 인가되었다. 라인 순차 구동 동작은 TV 속도에 일치하는 라인당 30 μsec의 속도로 실현되었다. 리어 플레이트와 페이스 플레이트 간의 전기적 방전 효과는 화상 형성 장치 내부의 진공 레벨을 감소시킴으로써 관찰되었다. 외부 회로를 관찰하고 형광체 상에서 브라이트 스폿을 검출한 결과, 전기 방전으로 인해 픽셀들의 밝기면에서 상당한 저하가 관찰되지 않았다 해도 시간당 두 번의 비율로 발생한다는 것을 확인하였다. 대조적으로, 비교할 목적으로 제작되고 (도 4의) 세그먼트들로 분할되지 않은 페이스 플레이트 상에 ITO 막을 포함하는 화상 형성 장치는 밝기면에서 볼 때, 수직 및 수평 배선들을 따라 배열된 픽셀의 현저한 저하를 나타내었다. 도 4에서, 참조 번호(401 및 403) 각각은 ITO 막과 도출된 장치의 전극을 나타낸다.
지금부터, 본 예에 사용된 표면 전도 (SCE) 전자 방출 소자들을 설명하겠다.도 12a 및 도 12b는 발명을 목적으로 사용될 수 있는 판형 표면 전도 전자 방출 소자를 개략적으로 도시한 것이다. 도 12a는 평면도이고 도 12b는 단면도이다. 도 12a 및 도 12b를 참조하면, 소자는 기판(311), 한 쌍의 전극들(312 및 313), 전기 도전 박막(314) 및 전자 방출 영역(315)을 포함한다.
기판(311)에 사용될 수 있는 재료들은 Si 뿐만 아니라 석영 유리, 농도 레벨이 감소되어 있는 Na와 같은 불순물을 포함하는 유리, 소다 석회 유리, 스퍼터링에 의해 소다 석회 유리 상에 SiO2층을 형성함으로써 실현되는 유리 기판, 알루미나와 같은 세라믹 성분을 포함한다. 반대측에 배치된 소자 전극들(312 및 313)이 임의의 고도의 도전 재료로 만들어질 수 있지만, 양호한 후보 재료는 Ni, Cr, Au, Mo. W, t, Ti, Al, Cu 및 Pd 및 그들의 합금과 같은 금속, Pd, Ag, RuO2, Pd, Ag 및 유리로부터 선택된 금속 또는 금속 산화물로 만들어진 날염가능 도전 재료, In2O3-SnO2와 같은 투명한 도전 재료 및 폴리실리콘과 같은 반도체 재료를 포함할 수 있다.
본 발명에 따른 표면 도체 전자 방출 소자를 고안하기 위한 소자 전극들을 분리시키는 거리 SL, 소자 전극의 길이 SW, 전기 도전막(314)의 윤곽선 및 다른 요소들이 소자의 응용에 따라 결정된다. 소자 전극들(312 및 313)을 분리시키는 거리 SL은 소자 전극에 인가될 전압 및 전자 방출에 이용가능한 전계 강도에 따라 양호하게는 수천 Å에서 수백 ㎛의 사이이고 더욱 양호하게는 수 ㎛ 에서 수십 ㎛ 사이이다.
소자 전극들(312 및 313)의 길이 SW는 전극의 저항 및 소자의 전자 방출 특성에 따라 양호하게는 수 ㎛에서 수 백 ㎛ 사이이다. 소자 전극(312 및 313)의 막 두께 d는 수백 Å에서 수 ㎛ 사이이다. 본 발명을 목적으로 사용될 수 있는 표면 전도 전자 방출 소자는 도 12a 및 도 12b에 설명한 것과는 다른 구조를 가질 수 있다. 이는 기판(311) 상에 전자 방출 영역을 포함하는 박막(314)을 배치시킨 다음 한 쌍의 반대로 배치된 소자 전극(312 및 313)을 박막 상에 배치시킴으로써 제작될 수 있다.
전기 도전 박막(314)은 양호하게는 우수한 전자 방출 특성을 제공하도록 미립자막일 수 있다. 전기 도전 박막(314)의 두께는 저항 전극(312 및 313) 상의 전기 도전 박막의 더해진 범위, 소자 전극들(312 및 313) 간의 전기 저항 및 다른 요인들 뿐만 아니라 이후에서 설명할 동작을 형성하는 파라미터들에 의해 결정되고 양호하게는 수 Å에서 수천 Å사이 그리고 더욱 양호하게는 십 Å에서 5백 Å 사이인 것이 양호하다. 전기 도전 박막(314)은 통상적으로 102과 107Ω/□ 사이의 저항 Rs를 도시한다. 여기서 Rs는 R = Rs (1 / tw)로 정의된 저항이고, 여기서, t, w 및 l은 박막의 두께, 폭 및 길이라는 것을 알아두자. 또한 알아두어야 할 것은 형성 공정이 본 발명을 목적으로 한 전기 통전 포밍 공정에 의해서 설명되었지만, 이에 국한되는 것은 아니고 박막 내에 피셔(fissure)가 생겨서 고저항 영역을 생성시키는 공정을 포함할 수 있다.
전기 도전 박막(314)은 Pd, Pt, Ag Au , Ti, In, Cu, Cr, Fe, Zn, Sn, Ta, W및 Pb와 같은 금속, PdO, SnO2, In2O3, PbO 및 Sb2O3와 같은 산화물, HfB2, ZrB2, LaB6, CeB6, YB4및 GdB4와 같은 붕소화물, TiC, ZrC, HfC, TaC, SiC 및 WC와 같은 탄화물, TiN, ZrN 및 HfN과 같은 질화물, Si 및 Ge와 같은 반도체 및 탄소로부터 선택된 미립자의 재료로 만들어진다.
여기서 사용된 용어 "미립자막"은 (특정 조건 하에서 섬 구조를 형성하도록) 널리 분산되고, 조밀하게 배열되거나 상호적으로 그리고 불규칙하게 오버랩될 수 있는 많은 수의 미립자들로 구성된 박막을 말한다. 본 발명을 목적으로 사용될 미립자들의 직경은 수 Å에서 수천 Å 사이이고 양호하게는 십 Å에서 2백 Å 사이이다. "미립자"라는 용어가 여기서는 자주 사용되므로, 이하에서 더 심도있게 설명하겠다.
통상적으로, 작은 입자는 "미립자"로서 말하며 미립자보다 더 작은 입자는 "초미립자"로 말한다. "초미립자"보다 더 작고 수백 개의 원자로 구성되는 입자는 "클러스터"라고 말한다.
그러나, 이 정의들이 엄격한 것은 아니고 각 용어의 범주는 다룰 입자의 특정한 양상에 따라 변할 수 있다. "초미립자"는 본 특허 출원의 경우에 있어서 단순히 "미립자"로서 언급될 수 있다. "The Experimental Physics Course No. 14 : Surface/Fine Particle"(고레오 기노시따의 교리투의 1986년 9월 1일자 간행물)은 다음과 같이 설명한다.
여기서 사용된 "미립자"는 2 내지 3㎛와 10nm 간의 직경을 갖는 입자를 나타내고 여기서 사용된 초미립자는 10nm과 2 내지 3nm 간의 직경을 갖는 입자를 의미한다. 그러나, 이 정의들은 엄격한 것은 아니고 초미립자는 단순히 미립자로서도 언급될 수 있다. 따라서, 이 정의들은 어떤 의미에서는 경험적인 것이다. 두 개 내지 수백 개의 원자들로 구성된 입자는 "클러스터"라고 부른다(같은책 페이지 195, 11.22-26)
또한, New Technology Development Corporation의 하야시의 "Ultrafine particle Project"는 "초미립자"를 입자 크기에 대한 하한을 더 낮게 하여 다음과 같이 정의한다.
창조적인 과학 및 기술 증진 체계 하에서 "The Ultrafine Particle Project (1981-1986)"는 약 1과 100nm 사이의 직경을 갖는 입자로서 초미립자를 정의한다. 이는 초미립자가 약 100 내지 108의 원자 집단이라는 것을 의미한다. 원자의 관점에서 보면, 초미립자는 거대한 또는 "초대형 입자"이다(초미립자-치카라 하야시, 료지 우이다, 아끼라 타자끼에 의한 1998년자 간행물 페이지 2, 11.1-4). 상기 일반적인 정의들을 고려해 보면, 여기서 사용된 "미립자"라는 용어는 수 Å에서 10 Å 사이의 하한을 갖고 수 ㎛의 상한을 갖는 직경을 갖는 다수의 원자 및/또는 분자의 집단을 일컫는다.
전자 방출 영역(315)은, 자신의 성능이 전기 도전 박막(314)의 두께 및 재료 그리고 이하에서 설명할 통전 포밍(energization forming) 공정에 따라 달라진다 해도, 전기 도전 박막(314)의 일부이고 전기적으로 고 저항 피셔(fissure)를 포함한다. 전자 방출 영역(315)은 그 내부에 수 Å과 수백 Å 사이의 직경을 갖는 전기 도전 미립자들을 포함할 수 있고, 상기 전기 도전 미립자들은 전자 방출 영역을 포함하는 박막(314)을 제작하는 데 사용되었던 소자들 모두 또는 일부를 포함할 수 있다. 전자 방출 영역(315) 및 전자 방출 영역(315)을 둘러싸고 있는 박막(314)은 탄소 및 탄소 화합물을 포함할 수 있다.
표면 전도 전자 방출 소자를 제작하기 위해 다양한 방법들을 생각해 볼 수 있지만, 도 13a 내지 도 13c는 이러한 방법을 중의 전형적인 한 방법을 설명한다.
지금부터, 본 발명에 따른 표면 전도 전자 방출 소자를 제작하는 방법을 도 13a 내지 도 13c를 참조하여 설명하겠다. 도 12a 및 도 12b의 소자와 동일한 소자들은 동일한 참조 기호로 각각 표시한다.
1) 기판(311)을 세제, 깨끗한 물 및 유기 용제로 완전히 세척한 후에, 소자 전극들의 재료를 진공 증착, 스퍼터링 또는 한 쌍의 소자 전극(312 및 313)을 위한 다른 적절한 기술에 의해서 기판(311) 상에 증착시키는데, 상기 한 쌍의 소자 전극들은 포토리소그래피에 의해 생성된다(도 13a 참조).
2) 유기 금속 용제를 도포하고 도포된 용제를 소정 시간 동안 방치함으로써 한 쌍의 소자 전극(312 및 13)을 구비한 기판(311) 상에 유기 금속 박막을 형성시킨다. 유기 금속 용제는 주요 성분으로서 전기 도전 박막(314)용으로 위에서 열거한 금속들 중의 임의의 것을 포함할 수 있다. 그 다음, 유기 금속 박막은 가열되고 베이킹되며 리프트 오프 또는 에칭과 같은 적절한 기술을 이용하여 패터닝되어, 전기 도전 박막(314)을 생성시킨다(도 13b). 유기 금속 용제가 상기 설명에서의박막을 생성하는데 사용되지만, 전기 도전 박막(314)은 대안적으로 진공 증착, 스퍼터링, 화학 기상 위상 피착, 분산 도포, 딥핑(dipping), 스피너(sppiner) 또는 다른 기술에 의해서 형성될 수 있다.
3) 그 다음, 소자 전극들(312 및 313)은 "포밍(forming)"으로서 언급되는 처리가 된다. 여기서, 포밍을 위한 선택으로서 전기 통전 포밍 공정을 설명하겠다. 특히, 소자 전극들(312 및 313)은 전자 방출 영역(5)이 전기 도전 박막(314)의 주어진 영역 내에 생성되어 전기 도전 박막(314)의 영역을 변형시킴으로써 생성된 구조를 보일 때까지 전원(도시하지 않음)에 의해 전기적으로 통전된다(도 13c). 환언하면, 전기 도전 박막(314)은 전기 통전 포밍 공정의 결과로 국부적으로 그리고 구조적으로 파괴되고, 변형되거나 바뀌어져서 전자 방출 영역(5)을 생성한다. 도 6a 및 도 6b는 전기 통전 포밍에 사용될 수 있는 두 개의 서로다른 펄스 전압들을 도시한다.
전기 통전 포밍에 사용될 전압은 양호하게는 펄스 파형을 갖는다. 일정한 높이 또는 일정한 피크 전압을 갖는 펄스 전압은 도 14a에 도시한 바와 같이 지속적으로 인가될 수 있거나, 다르게는, 증가하는 높이 또는 증가하는 피크 전압을 갖는 펄스 전압은 도 14b에 도시한 바와 같이 인가될 수 있다.
도 14a에서, 펄스 전압은 펄스폭 T1 및 펄스 간격 T2를 갖는데, 이들은 각각 전형적으로 1μsec와 10 msec 사이 그리고 10μsec와 100 msec 사이이다. 삼각파의 높이(전기 통전 포밍 동작을 위한 피크 전압)는 표면 전도 전자 방출 소자의 프로파일에 따라서 적절하게 선택될 수 있다. 전압은 전형적으로 수십분 동안 인가된다. 그러나, 유의할 것은 펄스 파형은 삼각형 및 사각형에 국한되지 않고 다른 파형이 대안적으로 사용될 수 있다는 것이다.
도 14b에서, 펄스 전압은 도 14a에서와 실질적으로 유사한 폭 T1 및 펄스 간격 T2를 갖는다. 삼각파의 높이(전기 통전 포밍 동작을 위한 피크 전압)는, 예를 들면, 스텝당 0.1V의 비율로 증가된다.
전기 통전 포밍 동작은 펄스 전압의 간격 T2 동안 충분히 낮고 전기 도전 박막을 국부적으로 파괴시키거나 변형시킬 수 없는 전압이 소자에 인가되는 경우 소자 전극을 통해 흐르는 전류를 측정함으로써 종결된다. 전형적으로, 전기 통전 포밍 동작은 대략 0.1V의 전압을 소자 전극에 인가하면서 1 ㏁보다 더 큰 저항이 전기 도전 박막(314)을 통해 흐르는 소자 전류에 대해서 관찰되는 경우 종결된다.
4) 전기 통전 포밍 동작 후에, 소자는 활성화 처리된다. 활성화 공정은 소자 전류 If 및 방출 전류 Ie가 현저하게 변하게 하는 공정이다.
활성화 공정에서, 펄스 전압은 전기 통전 포밍 공정의 경우에서와 같이 유기 물질의 가스의 대기 상태에서 소자에 반복적으로 인가될 수 있다. 대기 상태는 오일 확산 펌프 또는 로터리 펌프에 의해 체임버를 비우거나 이온 펌프에 의해 진공 엔벨로프를 충분하게 비움으로써 유기 물질의 가스를 진공으로 도입시킨 후에, 화상 형성 소자의 진공 엔벨로프 내에 남아 있는 유기 가스를 이용하여 생성될 수 있다. 유기 물질의 가스 압력은 처리될 전자 방출 소자의 프로파일, 진공 엔벨로프의 프로파일, 유기 물질의 종류 및 다른 요소에 의해 결정된다. 활성화 공정을 목적으로 적절하게 사용될 수 있는 유기 물질은 알칸, 알켄 및 알킨과 같은 지방족탄화수소, 페놀, 탄소 산화물 및 술폰산과 같은 방향족 탄화 수소, 알콜, 알데히드, 케톤, 아민, 유기산을 포함한다. 특정예들은 메탄, 에탄 및 프로판과 같은 일반적인 공식 CnHzn+2에 의해 표현된 포화된 탄화 수소, 에틸렌 및 프로필렌, 벤젠, 톨루엔, 메탄올, 에탄올, 포름알데히드, 아세트알데히드, 아세톤, 메틸에틸레크톤(methylethylektone), 메틸라민, 에틸라민, 페놀, 포름산, 아세트산 및 프로피온산과 같은 일반적인 공식 CnHzn에 의해 표현된 포화된 탄화 수소를 포함한다. 활성화 공정의 결과로서, 탄소 또는 탄소 화합물이 대기에 존재하는 유기 물질로 이루어진 소자 상에 피착되어 소자 전류 If 및 방출 전류 Ie를 현저하게 변화시킨다. 활성화 공정의 끝은 소자의 소자 전류 If 및 방출 전류 Ie를 관찰함으로써 결정될 것이다. 소자에 인가될 전압의 펄스폭, 펄스 간격 및 펄스파 높이는 적당하게 선택될 것이다.
상기 나열한 유기 물질 외에, 일산화 탄소(CO)와 같은 무기물도 활성화 공정에 사용될 수 있다.
본 발명을 목적으로, 탄소 및 탄소 화합물은 소위 HOPG, PG 또는 GC로 불리우는) 흑연을 포함한다. HOPG는 완전한 흑연 구조를 갖는 흑연을 말하고 PG는 결정 입자의 직경이 약 200 Å인 약간 파괴된 흑연 구조를 갖는 흑연을 말하고, GC는 결정 입자의 직경이 약 20 Å인 보다 더 파괴된 흑연 구조를 갖는 흑연을 말한다. 이들은 또한 비결정 탄소(아모포스 탄소, 아모포스 탄소와 미세 흑연 결정의 혼합물)를 포함하고 이러한 탄소 또는 탄소 화합물의 증착 두께는 양호하게는 500 Å미만이고 더욱 양호하게는 300 Å 미만이다.
5) 통전 포밍 공정 및 활성화 공정에서 다루어졌던 전자 방출 소자는 양호하게는 안정화처리된다. 이는 진공 엔벨로프에 남아있는 유기물을 제거하기 위한 공정이다. 진공 엔벨로프 내의 압력은 1 내지 3 ×10-7Torr 이하인 것이 바람직하며, 1 ×10-8Torr 이하인 것이 더 바람직하다. 이 과정에 사용된 진공 및 배기 장비는 바람직하게도 오일 사용을 필요로 하지 않으므로, 처리 중에 취급 장비의 성능에 악영향을 미칠 수도 있는 증기 오일을 발생시키지 않는다. 그러므로, 흡착 펌프 또는 이온 펌프의 사용이 보다 바람직한 선택일 수 있다. 진공 엔벨로프는 가급적이면 쳄버 전체를 가열한 후에 배기되어, 유기 물질의 분자가 진공 엔벨로프의 내벽에 흡착되고, 챔버 내의 전자 방출 소자도 역시 쉽게 제거될 수 있게 한다. 대부분의 경우에서 진공 엔벨로프는 80 내지 200℃로 5 시간 이상 가열되는 것이 바람직하며, 대안적으로는 여러 가지 고려 사항들뿐만 아니라 진공 엔벨로프의 크기와 프로파일 및 챔버 내의 전자 방출 소자(들)의 배치에 따라 다른 가열 상황이 선택될 수도 있다.
만일 챔버 내의 유기 물질들이 충분히 제거된다면 더 낮은 압력이 전자 방출 소자 또는 전자 소스 작동의 안정성에 손상을 입히지 않고 사용될 수 있긴 하지만, 안정화 과정 후에 전자 방출 소자 또는 전자 소스의 구동을 위한 기압은 안정화 과정이 완결된 후의 기압과 동일한 것이 선호된다. 그러한 기압을 사용함으로써, 탄소 또는 탄소 화합물의 어떠한 부가적 증착의 형성도 효과적으로 억제되어 결과적으로 소자 전류 If와 방출 전류 Ie를 안정화한다.
[예 2]
(분할 독립된 Al 금속 백 세그먼트의 사용)
본 예에서는, 도 15에 도시된 바와 같이 전기 전도성 검정색 스트라이프들(BS들) (1001)(분산 상태에서 탄소 60%와 규산 소다 40%를 포함)이 스크린 프린팅에 의해 페이스 플레이트의 유리 기판 위에 형성되었다. 스트라이프들 각각의 폭은 100 ㎛였으며, 두께는 10 ㎛였다. 스트라이프들은 230 ㎛의 피치에 배열되었다. 스트라이프들의 저항은 150 Ω/□이었다.
그 후에, RuO2스트라이프(1002)가 고저항체로서 프린팅에 의해 형성되었다. 그들 각각의 폭은 100 ㎛였고, 길이는 750 ㎛였고, 전기 저항은 10 ㏁이었다. 그 후에, R, G 및 B의 스트라이프들이 형성되어 보통 CRT들에 사용되는 각 형광 물질 P22를 가하고, 재료를 베이킹함으로써, BS들 사이의 갭을 10 ㎛의 두께로 채웠다. 계속하여, 우선적으로 디핑에 의해 아크릴 수지층을 생성하고 그 후에 증발과 베이킹에 의해 Al층을 제공함으로써 Al 금속 백(1003)이 1000Å 두께로 형성되었다. 마지막으로, Al쪽에 레이저 빔을 사용하여 Al막을 독립된 세그먼트로 분리함으로써 예정된 페이스 플레이트가 제조되었다.
페이스 플레이트는 방전 저항 테스트에 속하게 될 패널을 제공하기 위해 예 1에서 사용된 것과 동일하게 리어 플레이트에 접착되었다. 테스트 결과, 비록 독립된 Al막 세그먼트가 배열되지 않은 페이스 플레이트의 사용과 비교할 때, 화소의휘도에 전기 방전으로 인한 손상을 주목할 만큼 감소시키는 효과를 증명하기 위한 상당한 저하가 관찰되지는 않았지만, 시간당 2회 내지 5회의 비율로 전기 방전이 발생한다는 것이 확인되었다. 비교의 목적을 위해 분리 갭들이 다른 방법으로 형성되었으며, 그들은 Al막 세그먼트들이 좁은 폭을 가질 때 전기 방전에 의한 손상을 감소시키는 효과가 두드러지는지를 확인하기 위해 라인 한 개, 라인 10개 및 라인 100개마다 배열되었다. (도 15에 레이저 빔을 이용한 작동이 개략적으로 도시되어 있다.)
좀 더 상세하게 말하자면, 분리 갭이 매 라인마다 배열되었을 때와 라인 10개마다 배열되었을 때는 화소의 휘도에 주목할 만한 저하가 발생하지 않은 반면, 분리 갭이 100라인마다 배열되었을 때는 몇 개의 화소가 (밝기의 측면에서) 저하되었다.
비교 목적으로 제조된 것으로 Al 막을 독립된 세그먼트로 분리하지 않은 화상 형성 장치에서는 예 1에서와 같이 수직과 수평 배선을 따라 배열된 화소들에서 휘도의 측면에서 주목할 만한 저하를 나타냈다.
[예 3]
(사선 Al 증발 사용)
본 예에서는, 예 2에서와 같이 디핑에 의해 수지 층이 형성된 후, 도 16A 와 도 16B에 도시된 것과 같은 사선 Al 증발 수단을 이용하여 Al 층이 형성되었다. 도 16A와 도 16B에 형광체(1105), 페이스 플레이트의 유리 기판(1106) 및 증발에 의해 형성된 Al 막(1107)이 도시되어 있다.
BS(1101)들은 도 16B에 도시된 바와 같이 Al 빔(1102)의 그림자를 생성하기 위해 25 ㎛의 높이를 나타내도록 제조되었다. Al 막의 독립된 세그먼트 스트라이프들은 Al 빔이 페이스 플레이트를 비스듬히 스트라이크함으로써 형성되었다. 베이킹 후에, 장치의 대부분(90% 이상)이 각 라인에 대해 100 ㏁ 이상 전기적으로 고립되었다는 것이 확인되었으며, 그 후 제조된 페이스 플레이트는 밀봉되어 리어 플레이트에 접착되었다. 장치는 활성 과정에 속했으며, 그 후에 예 1에서와 같이 Al막의 독립된 세그먼트를 포함하지 않는 견본과 비교하여 주목할 만한 향상을 나타내는지를 조사하기 위하여 전기 방전에 대한 저항을 테스트했다. 좀 더 상세하게 말하자면, 전기 방전이 시간당 1회 내지 3회의 비율로 발생했다는 것이 확인된 반면에, 화소 휘도에 전기 방전에 의한 상당한 저하는 관찰되지 않았다. 반대로, 비교의 목적으로 제조된 화상 형성 장치는 수직과 수평 배선을 따라 배열된 화소들에서 밝기의 측면에 주목할 만한 저하를 나타냈다. 본 예는 아노드(금속 백)가 독립된 스트라이프들로 완전히 분리되지 않으면 일정 범위까지 효율적이라는 것을 증명하였는데, 이는 아마도 집적된 전하가 그러한 불충분한 분리로 인해 어느 정도까지 감소되었기 때문일 것이다.
[예 4]
본 예에서, 전기 전도성 검정색 스트라이프(BS)(분산된 상태에서 탄소 60%와 규산 소다 40% 포함)들이 도 15에서 도시된 바와 같이 스크린 프린팅에 의해 페이스 플레이트의 유리 기판에 형성되었다. 스트라이프들 각각의 폭은 100 ㎛이고, 두께는 10 ㎛이었다. 스트라이프들은 피치 230 ㎛으로 배열되었다. 스트라이프들의 저항은 150 Ω/�였다. 그 후에, RuO2의 스트라이프들이 프린팅에 의해 고저항체로서 형성되었다. 그들의 폭은 100 ㎛였고, 길이는 750 ㎛였으며, 전기 저항은 10 ㏁이었다. 그 후에, 감소된 저항으로 취급된 녹색 형광 물질(ZnS, In2O3로 도핑된 Cu 첨가제, 특정 저항 109Ω㎝)이 표면 전체에 10 ㎛의 두께로 가해졌다. 전기 전도성 BS들은 인접 BS들 사이에 배열된 저항 10 ㏁의 RuO2와 저항 300 ㏁의 전기 전도성 형광 물질에 의해 분리되었다. 화상 형성 장치가 제조되었으며, 예 1에서와 같이 전기 방전에 대한 저항을 테스트하여, 예 1의 패턴되고 분리된 ITO 스트라이프와 같은 주목할 만한 효과를 발견했다. 저항 감소 처리를 하지 않은 ZnS의 특정 저항은 1012Ω㎝였으며, 충전 현상이 관찰되었고, 비록 전기 방전에 대한 저항의 효과가 관찰되기는 했지만, 그러한 형광 물질이 사용되었을 때 디스플레이된 상은 조금이라도 덜 만족스러웠다. 즉, 페이스 플레이트 아노드 상에서 1 내지 100 ㏁에 의해 독립된 금속 백 세그먼트들은 전술한 발명의 목적에 효과적이라는 것이 증명되었다.
[예 5]
(평면 막 저항기 사용)
본 예에서는, Sb로 도핑된 In2O3의 투명한 전기 전도성 막이 페이스 플레이트의 유리 기판 상에 100 ㏀/�의 시트 저항을 나타내기 위하여 형성되었다.
그 후에, 막은 패터닝에 의해 예 1에서와 같이 각각 100 ㏁의 저항을 갖는아노드 스트라이프(1)로 분리되었으며, 그 후에 Ag 전극(103) 및 형광체가 아노드의 도출된 위치에 형성되었고, 베이킹 되었다(도 1). 본 예의 아노드는 상당한 저항을 나타냈으며, 그것으로 연결되게 하는 저항기의 역할을 하여 분리된 저항기(102)가 배열되지 않도록 하였다.
제조된 페이스 플레이트는 예 1에서와 같이 디스플레이 패널을 생성하기 위해 리어 플레이트에 밀봉되어 접착되었다. 전기 방전에 대한 저항은 도 4에 도시된 바와 같이 비교의 목적으로 제조되고 낮은 저항의 평면 ITO 막을 포함하는 제조된 견본보다 강했다. 전압 강하로 인한 비균일한 밝기 분산은 실제적인 적용에 허용 가능했다. 라인-순차 구동 테스트 동안 동시 방출 전류는 ΣIe= 0 내지 1 ㎃였으며,DC 전압이 인가된 상태에서 전압 강하로 인한 비균일 밝기 분산은 허용 가능했다.
[예 6]
본 예에서는 전자 방출 소자로 전계 방출형 냉캐소드 장치가 사용되었다.
도 6A 내지 도 6C를 참고하면, 캐소드 막(706), 비결정질 Si 저항 막(701), SiO2절연 막(702), 게이트 막 (703)이 리어 플레이트의 유리 기판(707) 상에 순차적으로 형성되었다. 그 후에, 게이트 막을 통하는 직경 2 ㎛의 구멍이 건식 에칭에 의해 형성되었고, 선택적으로 SiO2층만이 건식 에칭에 의해 제거되었다. 그 후에, Ni 캐소드 배선막이 게이트 상에 형성되었으며, Mo 막(704)이 회전식 사선 증발에 의해 형성되었다. 게이트 상의 Mo 막은 FE 형 전자 소스를 생성하기 위해 니켈을 들어냄으로써 제거되었다. 전자 소스의 각 전자 방출 단위는 도 6A에 도시된 바와 같은 프로파일을 가졌다.
1 내지 2000개의 전자 방출 소자가 화소로 사용되었으며, 1000 ×500 장치의 캐소드측 전자 방출 소스가 리어 플레이트로 제조되었다. 예 1에서의 방법에 따라 가해진 형광 물질을 포함하는 페이스 플레이트도 역시 제조되었고, 디스플레이 패널을 생성하기 위해 리어 플레이트에 접착되었다.
600V의 전압이 페이스 플레이트와 리어 플레이트 사이에 인가되었고, 평면 디스플레이는 캐소드 배선 방식 및 게이트 전극 방식에 의해 필요한 화소를 선택적으로 구동함으로써 실현되었다. 비교의 목적으로 제조되었으며 아노드의 ITO가 세그먼트로 분리되지 않은 페이스 플레이트를 포함하는 디스플레이 패널이 게이트 전극과 Mo 캐소드의 끝에서 전기 방전으로 인한 주목할 만한 저하를 나타낸 반면, 세그먼트로 나뉜 ITO 막을 포함하는 페이스 플레이트는 상당히 경감된 전기 방전으로 인한 손상을 나타내어 본 발명의 효과를 증명했다. 좀 더 상세하게 말하면, 비교의 목적으로 제조된 디스플레이 패널에서는 전기 방전으로 인해 20 화소에서 50% 이상의 저하가 관찰된 반면, 세그먼트로 분리된 ITO 막에서 화소의 밝기는 주어진 시간 동안 전기 방전으로 인해 주목할 만큼 감소하지 않았다.
[예 7]
본 예에서는 ITO 막이 예 1에서와 같이 유리 기판 위에 형성되었고, (1500라인에 대해) 230 ㎛의 피치로 배열되고 고전압을 인가할 수 있도록 그들의 끝에서100 ㏁의 저항(스크린 프린팅에 의해 분리된 RuO2으로 형성)으로 묶인 독립된 세그먼트로 나뉘어졌다.
그 후에, 절연 검정색 스트라이프가 프린팅에 의해 ITO 막의 세그먼트를 분리하는 각 홈에 형성되었으며, RGB의 형광 물질(P22)이 주기적으로 독립된 ITO 스트라이프(101)에 가해지고 베이킹 되었다. Al 금속 백의 형성 후에, 아래에 설명될 (도 1) 냉캐소드 다중-장치 전자 소스(리어 플레이트)에 높은 아노드 전압을 인가하기 위해 사용될 컬러 페이스 플레이트를 생성하기 위해 Al 금속 백은 레이저 빔을 이용하여 BS들 상에서 스트라이프로 분할된다.
총 1500 ×500 SCE의 전자 방출 소자들이 리어 플레이트에 형성되었고, 공통 배선들은 전자 방출 소자와 관련 RGB 형광 물질이 서로에 대해 정확하게 정렬되도록 페이스 플레이트 상의 독립된 ITO 스트라이프 배선에 대해 각각 수직으로 배열되었다.
페이스 플레이트와 리어 플레이트는 3 ㎜로 분리되었고, 라인-순차 구동에 대해 8 ㎸의 고전압 Va가 TV와 동일한 비율인 라인 당 30 ㎲의 비율로 스크롤 방식으로 인가되었다. 전기 방전은 리어 플레이트와 페이스 플레이트 사이에 생성되며, 외부 회로들을 관찰하고 CCD 카메라를 이용하여 형광체 상의 밝은 지점을 조사함으로써 검출할 수 있다. 초기 상태에서 전기 방전이 시간 당 5회까지의 비율로 관찰된 반면, 화소의 휘도에는 상당한 저하가 관찰되지 않았다. 반면에, 비교의 목적으로 제조되었으며, 세그먼트로 분리되지 않은 페이스 플레이트 상에 ITO막을포함하는 화상 형성 장치는 수직과 수평 배선을 따라 배열된 화소에 밝기의 측면에서 주목할 만한 저하를 나타냈다.
[예 8]
본 예의 페이스 플레이트는 다음에 설명되는 것과 같은 구조를 가졌다.
도 20을 참고하면, 세 개의 도출 Ag 배선(103)이 프린팅에 의해 페이스 플레이트의 유리 기판 상에 형성되었다. 즉, 절연 검정색 스트라이프들이 수직 및 수평으로 형성되었다. 수평 스트라이프들의 폭은 300 ㎛이었고, 두께는 10 ㎛이었다. 스트라이프들은 842 ㎛의 피치로 배열되었다. 도출 배선들은 각 가속 전압을 도출 배선에 인가하기 위해, 3개의 저항기들을 각각 경유하여 전원 V1, V2 및 V3에 연결되었다. 저항기들은 각각 10.1 ㏁, 10.3 ㏁ 및 10.4 ㏁의 저항을 가졌다. 그 후에, R, G 및 B 스트라이프들은 보통 CRT에 사용되는 형광 물질 P22를 각각 가하고, 재료를 베이킹 함으로써 BS들 사이의 갭을 15㎛의 두께로 채우도록 형성된다. 결과적으로, Al의 금속 백이 (우선적으로 디핑에 의해 아크릴 수지 층을 형성하고, 그 후에 증발과 베이킹에 의해 1000Å 두께의 Al층을 형성하여) 형성되었다. 페이스 플레이트는 16:9의 영상비를 갖는 디스플레이 영역을 가졌다.
최종적으로, 예정된 페이스 플레이트가 Al측의 레이저 빔을 이용하여 Al막을 좌측 및 우측 에지로부터 320번째 수직 검정색 스트라이프를 따라 세 개의 고립 세그먼트로 나누어짐으로써 마련되었다.
리어 플레이트는 총 2556 ×480 SCE의 전자 방출 소자를 포함했다.
페이스 플레이트와 리어 플레이트가 정렬되어 전자 방출 소자와 관련 RGB 형광 물질이 서로에 대해 정확하게 정렬되는 방식으로 접착되었다. 페이스 플레이트와 리어 플레이트는 3㎜로 분리되었으며, 라인-순차 구동에서 8㎸의 고전압 Va가 TV에서의 비율과 같은 라인 당 30 ㎲의 비율에서 스크롤 방식으로 인가되었다.
페이스 플레이트가 표면 전체에 걸쳐서 빛을 방출하도록 제조되고 CCD 카메라에 의해 밝기가 관찰될 때, 가장 높은 저항을 갖는 저항기와 연결된 가속 전극 또는 도출 전극과 관련된 영역은 저항의 변동을 반영하는 상대적으로 빈약한 밝기를 나타냈다. 그러나, 분할된 전극들 사이의 밝기 차이는 고전압 소스의 출력을 제어함으로써 측정 허용치 이하로 억제될 수 있었다.
전기 방전은 리어 플레이트와 페이스 플레이트 사이에 생성되었으며, 외부 회로들을 관찰하고 CCD 카메라를 이용하여 형광체의 밝은 지점들을 조사함으로써 검출되었다. 초기 상태에서 시간당 5회까지의 방전이 관찰된 반면, 리어 플레이트 측 요소의 밝기에는 주목할 만한 저하가 관찰되지 않았다.
4:3의 영상비를 가진 NTSC 영상이 서라운딩 존(surrending zone) 내의 고전압을 0.3 ㎸으로 감소시킴으로써 디스플레이 스크린의 중앙에 디스플레이 되었을 때, 방전의 수는 시간당 2회로 감소되었으며, 서라운딩 존에서는 전기 방전이 관찰되지 않았다. 부가적으로, 화소들의 밝기에도 주목할 만한 저하가 관찰되지 않았다.
[예 9]
본 예에서 리어 플레이트의 다중-장치 전자 소스는 1500 장치 단위에 의해 라인-순차적으로 구동되도록 개조된 매트릭스 전선 배열을 가진 SCE 전자 소스였다. 전자 방출 지점들의 수는 1500 ×500이었다.
반면에, 페이스 플레이트는 두 세그먼트로 분리되고 10 ㏀의 외부 저항(도시되지 않음) 을 경유하여 고전압을 인가된 도출 전극(103)이 제공된 유리 기판(2101) 위에 ITO 막(2102)을 형성함으로써 제조되었다.
그 후에, 절연 검정 스트라이프가 프린팅에 의해 ITO막 상에 수직과 수평으로 형성되었다. 각각의 스트라이프들의 폭은 100 ㎛이고 두께는 10 ㎛였다. 스트라이프들은 282 ㎛의 피치로 배열되었다. 그 후에, R, G 및 B의 스트라이프가 형성되어 보통 CRT에 사용되는 형광 물질 P22를 각각 가하고 재료들을 베이킹 함으로써, BS들 사이의 갭을 10 ㎛의 두께로 채웠다. 결과적으로, Al 금속 백재(1003)는 (우선적으로 디핑에 의해 아크릴 수지층을 제공하고, 그 후에 증발과 베이킹에 의해 100옹스트롬 두께로 형성된 Al 층을 제공하여) 형성되었다. 최종적으로, 예정된 컬러 페이스 플레이트는 냉캐소드 다중-장치 전자 소스(리어 플레이트)에 높은 아노드 전압을 인가하기 위하여, Al막을 레이저 빔을 이용해 검정색 스트라이프를 따라 독립된 세그먼트로 나누어 제조되었다.
도 22는 본 예의 페이스 플레이트의 단면도를 개략적으로 도시한다.
도 22를 참고하면, 페이스 플레이트는 유리 기판(2201), ITO 막(2202), 검정색 스트라이프(2203), 형광체(2204) 및 금속 백(2205)을 포함한다. 금속 백은 절연되고, 각 화소에 대해 저항에 의해 독립되어서, 전기 방전이 발생할 때 단일 화소에 관련된 각 캐패시턴스 요소 내에 집적된 작은 전하에 의해 생성된 전류가 흘러나오되, 전원에 의해 공급되는 전류는 형광체의 저항과 외부 저항에 의해 제한되어 그 결과로 장치를 파손하지 않도록 했다. 비록 밝기가 페이스 플레이트의 전기 방전으로 약간 감소되긴 했지만, 페이스 플레이트도 역시 전기적 비전도성 형광체들을 이용하여 제조되었고, 전기 방전으로 인한 전기 전류를 효과적으로 억제하도록 속박되었다.
페이스 플레이트와 리어 플레이트는 정렬되었고, 전자 방출 소자와 관련 RGB 형광체가 서로에 대해 정확하게 정렬되는 방식으로 밀봉되어 접착되었다.
페이스 플레이트와 리어 플레이트는 3 ㎜로 분리되었고, 라인-순차 구동에 대해 8 ㎸의 고전압 Va가 TV와 동일한 라인 당 30 ㎲의 비율에서 스크롤 방식으로 인가되었다. 전기 방전은 리어 플레이트와 페이스 플레이트 사이에 생성되었으며, 외부 회로를 관찰하고 CCD 카메라를 이용하여 형광체 상의 밝은 지점을 조사함으로써 검출할 수 있었다. 초기 상태에서 전기 방전이 시간 당 8회까지의 비율로 관찰된 반면, 화소의 휘도에는 주목할 만한 저하가 관찰되지 않았다. 반대로, 비교의 목적으로 준비되었으며, 세그먼트로 분리되지 않은 페이스 플레이트 상에 ITO막을 포함하는 화상 형성 장치는 수직과 수평 배선을 따라 배열된 화소에 밝기의 측면에서 상당한 저하를 나타냈다.
[예 10]
본 예에서 리어 플레이트의 다중-장치 전자 소스는 2556개의 장치 단위에 의해 라인-순차적으로 구동되도록 개조된 매트릭스 전선 배열을 가진 SCE 전자 소스였다. 전자 방출 지점의 수는 2566 ×480이었다.
한편, 도 23은 페이스 플레이트의 확대 부분 단면도를 도시한다.
Ag 도출 전선(2303)이 프린팅에 의해 페이스 플레이트의 유리 기판(2301) 위에 형성되었다. 그 후에, 스크린 프린팅에 의해 절연 검정색 스트라이프들(2305)이 형성되었다. 각각의 스트라이프들은 폭이 100 ㎛였고, 두께가 10 ㎛였다. 스트라이프들은 282 ㎛의 피치로 배열되었다(도시되지 않음). 그 후에, RuO2(2303)가 프린팅에 의해 고저항으로 형성되었다. 그것의 폭은 100 ㎛였고, 길이는 750 ㎛였으며, 전기 저항은 100 ㏁이었다.
그 후에, R, G 및 B 스트라이프들은 보통 CRT에 사용되는 관련 형광 물질 P22를 가하고 재료를 베이킹 함으로써, BS들 사이의 갭을 15㎛의 두께로 채웠다. 결과적으로, Al의 금속 백(2304)이 (우선적으로 디핑에 의해 아크릴 수지층을 형성하고, 그 후에 증발과 베이킹에 의해 1000 옹스트롬 두께의 Al층을 형성하여) 형성되었다. 마지막으로, 예정된 컬러 페이스 플레이트가 Al 막을 레이저 빔을 이용하여 검정색 스트라이프를 따라 독립된 세그먼트로 나눔으로써 준비되었고, 그 후에 리어 플레이트 위에 놓인 페이스 플레이트를 도시하는 도 24에서와 같이 스캐닝 라인에 수직한 방향을 따라 두 부분으로 더 나누었다. 즉, 가속 전극으로 작용하는 페이스 플레이트의 배면은 각 전자 방출 소자에 관련된 폭을 갖는 스트라이프들로 분리된다.
공통 전선 v01, v02, ... 및 Al 금속 백(2304)의 독립된 스트라이프들은 도 24에 도시된 바와 같이 서로 직각으로 교차하도록 배치되었다.
배선 또는 디스플레이 패널은 단자 D×1 내지 D×m (m=2,556)과 Dy1 내지Dyn (n=480)에 의해서 외부 회로로 접속되었다.
주사 회로(2306)의 출력은 리어 플레이트의 단자(Dy1 내지 Dyn)에 접속되어 30㎲, 60㎐의 속도에서 화면 스크롤(scrolling) 방식으로 공통 배선들(v01, v02, …을 구동한다.
주사 회로(2306)는, 각각이 DC 전압원(도시 생략)의 2개의 출력 전압(Vo와 Vsn) 중 하나를 선택하고 이것을 디스플레이 패널의 단자(Dy1 내지 Dyn)에 접속하는데 적합한, n개의 스위칭 소자 모두를 내부에 포함한다. 각각의 스위칭 소자들은 타이밍 신호 발생기 회로(2607)로부터 전송된 제어 신호를(Tscan)에 의해 전위 Vs로부터 Vns로 출력하거나 그 역으로 동작하도록 스위치하기 위해서 적응한다.
입력 비디오 신호는 도 26을 참조하여 상술된 장치들을 통해서 흐른다.
입력 신호는 디코더에 의해서 3원색에 대한 휘도 신호와 수평 및 수직 동기 신호들(HSYNC, VSYNC)로 분리되는 혼합 비디오 신호이다. 타이밍 신호 발생기 회로(2607)는 HSYNC와 VSYNC 신호들을 동기화하는 다양한 타이밍 신호를 발생한다.
신호의 영상 데이타(휘도 데이타)는 시프트 레지스터로 인입된다. 시프트 레지스터(2608)는 각 라인에서 제어 회로(2607)로부터 공급되는 제어 신호(시프트 클록) Tshf에 따라서 시계열에 입력되는 비디오 신호에 대해서 직렬/병렬 변환을 수행한다. 직렬/병렬 변환을 수행하는 (그리고, n 전자-방출 소자들의 구동 데이타 집합에 대응하는) 라인에 대한 데이타 집합은 n 병렬 신호(Id1 내지 Idn)로서 시프트 레지스터로부터 래치 회로(2609)로 전송된다.
래치 회로(2609)는 실제로 제어 회로(203)로부터 입력되는 신호(Tmry)를 제어하는데 소요되는 시간 간격 동안, 신호(Id1 내지 Idn)인, 라인에 대한 데이타 집합을 기억하기 위한 메모리 회로이다. 기억된 데이타는 I'd1 내지 I'dn로서 전송되어 펄스폭 변조 회로(2601)로 공급된다.
상기의 펄스폭 변조 회로(2601)는 영상 데이타 I'd1 내지 I'에 대응하는 소정 파고를 갖는 전압 펄스를 발생하기 위한 신호원이고 입력 데이타에 해당하는 전압 펄스의 길이를 변조한다.
다음에는, 펄스폭 변조 회로(2601)가 비디오 신호의 강도에 대응하는 펄스폭을 가진 구동 펄스들 I"d1 내지 I"dn을 출력한다. 특히, 비디오 데이타의 휘도 레벨이 높아짐에 따라, 출력 전압 펄스의 폭도 증가하게 된다. 예를 들면, 최대 휘도를 위해서, 7.5V의 파고와 30㎲의 시간 간격을 가진 펄스폭을 출력할 수 있다. 출력 신호 I"d1 내지 I"dn는 디스플레이 패널(101)의 단자 Dy1 내지 Dyn로 인가된다.
전압 출력 펄스가 공급된 디스플레이 패널에서는, 주사 회로에 의해서 선택된 라인의 표면 도전 전자 방출 소자만이 구동되어 인가된 전압의 펄스폭에 대응되는 기간 동안 전자를 방출한다.
5㎸의 고 전압(Va)이 페이스 플레이트와 리어 플레이트 사이에 인가될 때, 방출된 전자들이 가속화되어 형광체에 충돌하여 결국 빛을 방출한다. 다음에는, 영상이 주사 회로에 의해서 순차적으로 선택된 라인들이 주사될 때 2차원적으로 디스플레이된다.
전기적 방전은 리어 플레이트와 페이스 플레이트 사이에서 발생되었고 외부회로들을 검사하고 CCD 카메라에 의해서 형광체 상의 블라이트 스폿을 검출하므로써 검출된다. 전기적 방전이 초기 단계에서는 시간 당 3회의 방전 비율로 관찰되는 반면, 픽셀의 휘도에 대해서는 심각한 열화가 관찰되지 않는다. 이와 반대로, 세그먼트로 분할되지 않는 페이스 플레이트 상에 대비를 목적으로 제공되고 ITO 막으로 구성되는 화상 형성 장치는 밝기에 의해서 수직 및 수평 배선들을 따라 배열된 픽셀의 현저한 열화를 나타낸다.
세그먼트화된 가속 전극들에 대응해서 배열된 각각의 RGB 픽셀들은 나머지 픽셀들의 발광 동작과 무관하게 동일한 입력 신호에 대한 일정한 휘도 값을 나타낸다.
예를 들면, R의 값이 240를 특징으로 할 때 G와 B의 발광 강도가 변화되어 R이 휘도가 변화하지 않았다는 것을 알 수 있다.
[예 11]
(다수의 아노드 사용에 의한 성능 변화 보정)
본 예에서는, 예 1과 동일한 리어 플레이트가 사용되었다.
즉, 페이스 플레이트의 ITO 막을 분할하는 피치가 230 × 5㎛ 피치로 변화되고 ITO 막의 세그먼트들이 결국 일괄화되어 100㏁의 개별 저항(N10 막은 패터닝에 의해서 제공됨) 대신 고 전압원에 접속된다.
각각의 고 저항막의 정확성에는 특별한 주의를 기울이지 않았다.
100㏁의 저항은 약 5%의 편차를 보인다.
다음에는, (Cu가 도핑된) 형광 물질 ZnS가 세그먼트화된 ITO 막으로 인가되고 소성되어 냉캐소드 다중 소자 전자원(리어 플레이트)에 고 전압을 인가하기 위한 아노드로서 페이스 플레이트를 생성한다.
본 예에서, 세그먼트화된 전극 영역의 성능 변화는 각각의 전극 영역으로 전자를 방출하는데 적합하게 전자 방출 소자들을 구동하기 위한 조건을 제어하므로써 소망하는 상태를 제공할 수 있도록 보정된다. 보다 정확하게는, 세그먼트화된 전극들의 성능 변화를 최소화하였다. 이러한 성능 변화는 각 영역의 발광 특성을 반영할 수 있다. 전자 방출 소자의 구동 조건은 전압이 전자 방출 소자로 인가되도록 제어하고 전압 인가 간격에 의해서 펄스폭을 변조하기 위해 신호 파형을 제어하므로써 조절될 수 있다.
예를 들면, 롬(2711)은 리어 플레이트의 변조 배선들과 함께 사용되는 구동 회로의 모든 5개의 라인들에 대해서 구동 전류의 강도를 선택할 수 있도록 배열되었다. 디스플레이 패널이 제공된 후, 이것은 전면 상에 빛을 방출하기 위해 구동되었고, CCD 카메라에 의해서 관찰되어 레지스터의 경우와 같이 약 5%까지 휘도의 편차를 발견할 수 있었다. 다음에는, 정확한 값을 ROM에 기억하고 디스플레이 패널을 다시 동작하기 위해서 구동하였다. 그 다음, 세그먼트화된 전극들 간의 밝기 변화를 측정치의 하용 한도 이하로 제한하였다.
5㎸의 고전압 Va는 라인 순차 구동을 위해서, TV 속도와 같은, 라인당 30μmsec의 속도에서 화면 이동 방식으로, 도 27에서 돌출되어 도시된 부분(103)과 2㎜ 간격을 분리된 리어 플레이트 사이에 인가되었다. 전기적 방전은 외부 회로를 관찰하고 CCD 카메라에 의해서 형광체 상의 블라이트 스폿을 검출하므로써 검출되었다. 전기적 방전은 시간당 2회의 방전 속도로 관찰되었고, 픽셀의 휘도에 대해서 심각한 열화가 관찰되지 않았다.
[예 12]
본 예에서, 주사 배선과 신호 배선이 반대로 되는 것을 제외하고 예 1과 같은 리어 플레이트가 사용되었다.
즉, 본 예의 페이스 플레이트는 프린팅에 의해 (1,000 라인에 대해서) 230 × 3㎛의 피치로 유리 기판 상에 절연 블랙 스트라이프를 형성하므로써 제공되고, 패턴화된 RuO2막(2.6㏁의 저항)은 도 1에 도시된 바와 같이 형성되었다.
다음에는, RGB의 형광 물질(P22)이 절연 블랙 스트라이프들 사이에 주기적으로 공급되어 소성된다. Al 브리지를 형성한 후에는, 또한 칼라 페이스 플레이트가 고 아노드 전압을 냉캐소드 다중-소자 전자원(리어 플레이트)으로 인가할 수 있도록 생성하기 위해서 레이저 빔에 의해서 2개의 BS가 스트라이프로 세그먼트화되었다. 따라서, 브리지의 절연된 세그먼트들이 RGB의 1 픽셀 유닛에 대해 3개의 전자 방출 소자들에 해당하는 폭을 가진 페이스 플레이트에 배열되었다.
공통 배선들(v011, v012, …)과 브리지(2304)의 알루미늄 절연 스트라이프는 직사각형으로 서로 교차하게 배열되었다.
도 28은 리어 플레이트의 개략적인 평면도를 도시한다.
스페이서(2815)는 전기 도전 필러나 금속과 같은 전기 도전 재료들을 혼합하여 마련된 전기 도전 프릿 글라스(도시 생략)와 리어 플레이트 상의 브리지의 임의의 절연된 세그먼트들을 브리지하지 않고도 리어 플레이트의 열 배선들을 따라 배열되어 이들 사이에 개재되었다. 진공 밀봉체를 밀봉하여 본딩할 때 대기중에서 400℃ 내지 500℃로 플릿 글라스를 소성하므로써 필요한 전기적 접속을 얻을 수 있다.
TV 속도와 같은 라인 당 30μmsec의 속도로 화면 이동 방식으로 라인 순으로 디스플레이 패널을 구동하기 위해서, 주사 회로에 의해서 선택된 라인에 접속된 표면 도전 전자 방출 소자만이 인가 전압의 펄스 폭과 일치하는 기간 동안 빛을 방출하게 된다.
5㎸의 고 전압(Va)는 방출된 전자를 가속화하여 형광체에 충돌시키고 결국 빛을 방사하게 하기 위해서 페이스 플레이트와 리어 플레이트 사이에 인가되었다. 다음에는, 주사 회로에 의해서 순차적으로 선택된 라인들이 주사될 때 영상이 2차원적으로 디스플레이된다.
전기적 방전은 리어 플레이트와 페이스 플레이트 사이에서 발생되고 외부 회로들을 감시하고 CCD 카메라에 의해 형광체 상에 블라이트 스폿을 검출하므로써 검출된다. 전자 방전은 초기 단계에서 시간 당 3회의 방전의 속도로 관찰되지만, 픽셀의 휘도에서 심각한 열화를 관찰할 수 없다.
각각의 RGB 픽셀들은 나머지 픽셀들의 발광 동작과 무관하게 동일한 입력 신호에 대해 일정한 휘도 값을 나타내는 세그먼트화된 가속 전극들에 대응되게 배치되었다.
예를 들면, R의 값이 240으로 특징화되고 G와 B의 빛을 방사하는 강도가 변화될 때 R은 그 휘도가 변화되지 않았다는 것을 알 수 있다.
즉, 페이스 플레이트에 대한 고 저항값 5㏁를 갖는 RuO2막으로 구성되는 디스플레이 패널이 제공되어 구동되면 휘도의 변화가 가시적으로 관찰되어도, 전기적 방전에 대한 향상된 성능을 발견할 수 있다.
[예 13]
도 31에 도시된 바와 같은 본 예의 화상 형성 장치는 도 29 및 도 30과 동일한 기본 구성을 가진다. 도 29 및 도 30과 동일한 도 31의 구성 소자들은 동일한 도면 부호들에 의해서 각각 표시된다.
도 32a 내지 도 32e는 본 예의 화상 형성 장치의 전자원의 제조 과정을 도시하고, 도 33a 내지 도 32b는 스페이서의 제조 과정을 도시하였으며, 도 34는 페이스 플레이트의 구성을 도시하였다.
이제, 화상 형성 장치의 기본 구성 및 제조 단계들을 도 32a 내지 도 32e, 도 33a 내지 도 33b, 및 도 34를 참조하여 설명할 것이다. 본 예에서 화상 형성 장치는 단일 매트릭스를 형성하기 위해 배열된 다수의 표면 도전 전자 방출 소자들로 구성되었지만, 도 32a 내지 도 33e는 소수의 전자 방출 소자들과 이웃 영역들을 도시한, 확대된 개략적인 부분도에서 생각한다.
단계-a(도 32a)
각각의 전자 방출 소자들에 대해, 한 쌍의 소자 전극들(6a와 6b)이 오프셋 프린팅에 의해서 소다 석회 글라스 상에 형성되었다. 본 단계에서는 금속 재료인Pt를 포함하는 MOD 후막 페이스트가 사용되었다. 프린팅 동작 후에는, 기판이 10분 동안 70℃에서 건조되고 연속해서 8분 동안 550℃의 피크 온도에서 소성되었다. 프린팅 및 소성 동작 후에는, 막 두께가 최고 0.3㎛로 관찰된다.
단계-b(도 32b)
다음에는, 전극 배선층(신호측)(7a)이 후막 스크린 프린팅에 의해서 형성되었다. Noritake Co, Ltd에 의해서 제조된 Ag를 포함한 후막 페이스트 NP-4035CA가 사용되었다. 그리고, 이 페이스트를 약 13분 동안 480℃의 피크 온도를 유지하면서 소성시켜, 프린팅과 소성 동작 후에 0.7㎛의 두께의 막을 생성한다.
단계-c(도 32c)
층간 절연막(14)은 기본 재료로 PbO를 포함하는 페이스트와 이들을 혼합하는 유리 결합제를 사용하여, 후막 스크린 프린팅에 의해 제공되었다. 그 다음, 약 13 분동안 480℃의 피크 온도가 유지되는 동안 페이스트를 소성하어, 프린팅과 소성 동작 후에 36㎛ 후막을 생성한다. 상부 막과 하부 막 사이의 절연을 위해서 절연층은 3회 프린팅 및 소성하므로써 형성되었다는 것을 알 수 있다. 후막 페이스트로부터 형성된 막은 전형적으로 다공성이고 프린팅 및 소성 동작을 반복하여 고도로 절연한 막이 기공을 채우도록 기공이 채워진다.
단계-d(도 32d)
전극 배선층(주사측)(7b)은 후막 스크린 프린팅에 의해서 형성되었다. Noritake Co. Ltd로부터 제조된 Ag를 포함하는 후막 페이스트 NP-4035CA가 사용되었다. 다음에는, 페이스트가 약 13분 동안 400℃의 피크 온도를 유지하면서 소성되므로, 프린팅과 소성 동작 후에 11㎛ 후막을 생성한다. 이 단계에 의해서 매트릭스의 배선 배열이 완성되었다.
단계-e(도 32e)
소자 전극들(6a과 6b)이 브리지된 개구를 가진 마스크는 본 단계에서는 전자 방출 소자의 전기 도전 박막(31)을 위해 사용된다. Cr막은 마스크를 사용하여, 진공 증착에 의해서 100㎚ 두께의 막으로 증착되어 패턴화된다. 그 다음, 유기물 Pd(ccp 4230 : Okuno Pharmaceutical Co, Ltd)가 회전하는 스피너에 의해서 그 위에 제공되고 10분 동안 300℃에서 소성된다. 따라서, 기본 재료로서 미립자 형태인 Pd를 포함하고 10㎚의 막 두께와 5 × 104Ω/□의 표면 저항을 가진 전기 도전 박막(31)이 생성되었다.
Cr 막과 소성된 전기 도전 박막(31)은 의도된 형상을 가진 패턴을 생성하기 위해서 산성 부식제에 의해서 에칭된다.
단계-f
다음에는, 스페이서가 제공된다.
각각의 스페이서에 대해서, 첫번째로, 소다 석회 글라스 기판(높이 : 3.8㎜, 두께 : 200㎛, 길이 : 20㎜)이 제공되었다. 그 다음, 기판에서 0.5㎛ 두께로 Na 블록층으로서 실리콘 질화막을 형성하고 그 위에 Cr과 Al의 합금의 질화막을 형성하는 과정이 수행된다. 본 예에서 Cr과 Al의 합금의 질화막은 혼합물 또는 아르곤과 질소 분위기에서 스퍼터링 시스템에 의해 동시에 Cr과 Al 타깃을 스퍼터링하므로써 형성되었다. 생성된 막의 구성은 최적 저항 레벨을 가진 막을 제공하기 위해서 각각의 타깃으로 공급되는 전력을 제어하므로써 조절되었다. 이 기판은 실온에서 접지 단자에 접속되었다. Cr과 Al 함금의 질화물 생성막은 200㎚의 막 두께, 2.4×105Ω㎝의 고유 저항(표면 저항은 1.2×1010Ω)을 나타낸다. 막 재료 저항의 온도 계수는 -0/5%이며 Va=5㎸에서 열 폭주가 관찰되었다.
페이스 플레이트 위에서 X 방향 배선들과 분할된 아노드 사이 접속을 보장하기 위해서 마스크를 사용하여 기판 상에 Al의 접촉 전극(12)을 형성하였다.
해당 X방향 배선들에 접촉된 리어 플레이트측에 배치된 벨트형 접촉 전극들은 H*=50㎛의 높이를 가지며, 분할된 아노드에 접촉된 페이스 플레이트측에 배치된 스트라이프형 접촉 전극들은 H=50㎛의 높이와 Lc=40㎛의 폭을 가진다. 스트라이프들은 Pc=145㎛((=Px/2)=(Pa/2)) 피치로 배열된다. 분할된 아노드의 세그먼트, 또는 투명 전극들은 La=240㎛의 폭을 가지며, Pa=290㎛의 피치에서 배열되었다. 따라서, 스트라이프형 접촉 전극들은 세그먼트화된 아노드의 다수의 라인들이 단락 회로가 되지 않고 소자들 사이에 휘도의 허용할 수 있는 편차를 발생시킬 수 있는 불균일한 전계를 발생시키지 않게 하는 요구들을 만족시키기 위해 보다 적응할 수 있다.
단계-g
그 다음, 전기 도전 플릿이 전극 배선(7b)로 인가되었고 일시적으로 소성되었다. 이 전기 도전 플릿은 전기 도전 필러 재료와 플릿 글라스의 분말 혼합물에테르핀네올(terpineol)/에루베사이트(erubesite) 용제를 교반 및 혼합하므로써 제공되어 조제기에 의해서 제공되었다. 이 조제기는 175㎛의 구멍(orifie)를 가지며 2.0kgf/㎠의 방전 압력을 가진 실온에서 사용되는 노즐을 공급하였고 제공된 플릿을 150㎛의 폭으로 만들기 위해서, 이러한 플릿이 조제기에 의해서 제공되는 조건이 그 점성도에 따라서 변화되더라도, 150㎛의 노즐-배선 갭을 제공하였다.
여기서 이용된 일시적인 소성은 증착, 소산 및 유기 용제와 수지 결합제를 포함하는 부형제를 태우는 과정을 참조하였다. 일시적으로 소성할 때, 플릿 글라스의 연화 온도보다 낮은 온도에서 대기중이나 질소 분위기에서 플릿 글라스가 소성된다.
단계-h
스페이서는 대기중이나 질소 분위기에서 10분 동안 410℃에서 플릿 글라스를 소성하므로써 리어 플레이트에 접속되도록 프로파일링 지그(profiling jig)(도시 생략)에 의해 이들을 정렬하였다.
단계-i
다음에는, 준비된 스페이서(3)와 리어 플레이트(1)는 외부 프레임(13)과 결합되었다. 미리 리어 플레이트(1)과 외부 프레임(13)의 접합부에 플릿 글라스가 제공되었다는 것을 알 수 있다. 페이스 플레이트(2)[글라스 기판(8)의 내부 표면 상에 형광막(10)과 브리지를 형성하므로써 마련됨]은 외부 플레임(13)에 의해서 배치된다. 플릿 글라스는 또한 미리 페이스 플레이트(2)와 외부 프레임(13) 접합부에 제공되었다. 결합된 리어 플레이트(1), 외부 프레임(13) 및 페이스플레이트(2)는 대기중에서 10분 동안 100℃로 가열되고, 1시간 동안 300℃로 가열되며, 최종적으로 10분 동안 400℃로 가열되어 이들을 밀봉하여 접착시킨다.
도 34를 참조하면, 분할된 아노드의 세그먼트들이 루테늄 산화물(RuO2)이나 붕규산염(borosilicate) 글라스로 제조된 100㏁의 전류 제한 저항에 의해서 페이스 플레이트 상에 배열되어 서로 공통으로 접속되고 형광막(도시 생략)이 그 위에 배열되었다. 각각 La=240㎛의 폭을 가진 분할된 아노드의 세그먼트들은, 패터닝에 의해서 Pa=290㎛의 피치로 배열되도록 형성되었다.
형광막이 블랙이나 화이트 영상을 디스플레이하기 위해서 사용되는 형광 재료로 구성되는 동안, 본 예에서는 형광 물질의 스트라이프가 이용되었다. 특히, 블랙 스트라이프는 아노드의 세그먼트들이 단락 회로가 되지 않도록 배열되었고 갭들을 3원색의 형광 물질로 채운다. 블랙 스트라이프는 기본 성분인 흑연을 포함하는 물질로 구성된다.
그 다음, 준비된 형광막(또한 "필름밍(filming)"으로서 참조되는 처리)의 내부면을 먼저 매끄럽게 하고 그 위에 진공 증착법에 의해서 Al 층을 형성하므로써 브리지가 형광막의 표면 상에 형성되었다. 금속 백의 평탄막은 임의의 전기 단락 회로가 발생되는 것을 막기 위해서 아노드의 세그먼트들 사이에 형성된 블랙 스트라이프를 따라 방사 Nb/YAG 레이저(532㎚)에 의해서 절단되었다. 금속 백의 인접하게 배치된 세그먼트들은 스트라이프형 투명 전극처럼 50㎛의 갭에 의해서 분리되었다.
상술된 구성 성분들을 접착할 때, 이들을 해당 전자 방출 소자들에 대해서 정확하게 배치하여 원색의 형광 물질을 만들기 위해서 배열에 주위를 기울여야 한다.
완성된 글라스 밀봉체의 내부는 진공 펌프를 이용하는 배기 파이프(도시 생략)에 의해서 배기되고, 만족한 진공도를 얻을 때, 형성 동작에 필요한 소자의 전기 도전 박막(31)을 만들고 각각의 전자 방출 영역(32)을 생성하기 위해서 소정 전압이 외부 단자 Dox1 내지 Doxn 및 Doy1 내지 Doyn에 의해서 전자 방출 소자(5)의 전극들(6a, 6b)로 인가되었다. 그 다음, 활성화 공정 동안 1.0 × 10-5torr 이하의 분위기에서 전자 방출 소자(5)를 모두 구동하기 위한 완만한 누설 값에 의해서 톨루엔이 패널의 배기 파이프를 통해 디스플레이 패널로 인입되었다.
따라서, 내부는 약 1.0 × 10-6torr의 압력 레벨로 배기되었고 배기 파이프(도시 생략)는 밀봉체를 밀폐하여 실(seal)하기 위해서 개스 버너에 의해서 용해되어 차단되었다.
최종적으로, 그것이 밀폐된 이후에 덮개 내부의 진공도를 유지하기 위해 고주파 열처리로서 지터링 공정이 수행된다.
그런 후에 완성된 화상-형성 장치는, 외부 터미널 Dx1 내지 Dxm 과 Dy1 내지 Dym (도시되지 않았음)와 같은 신호 발생 수단으로부터 전자 방출 소자로 주사 신호와 변조 신호를 가함으로써, 전자를 방출시키도록 작동되며, 이렇게 방출된 전자들은 고전압 터미널에 의해 투명한 전극에 가해진 고전압(Va)에 의해 가속되어 결국에는 형광막(10)과 충돌함으로써 형광막에 에너지를 가하게 되며 표시 영상에서 빛을 발하도록 한다.
이러한 예로서 화상-형성 장치는 휘도의 변화 없이 깨끗한 이미지를 안정적으로 표시하기 위하여 고전압(Va=5.5kV)에서 작동된다. 부가적으로, 화상-형성 장치의 픽셀들은, 장치를 오래 구동하기 위해 페이스 플레이트와 리어 플레이트 간에 전기 방전이 일어났을 때 조차, 휘도의 성능 저하는 전혀 나타나지 않는다.
[예 14]
예 13의 단계에서 단계-f를 제외하고는 모두 예 14에서도 수행된다.
단계-f
스페이서들는 아래에 기술되는 방법으로 제조된다.
먼저, 소다 석회 유리(높이: 3.8㎜, 두께: 200㎛, 길이: 20㎜)로 된 기판이 이러한 각각의 스페이서들에 제공된다. 기판상에는 Na 블로킹 층으로서 질화막이 0.5㎛ 두께로 형성되고 이 질화막상에는 크롬(Cr)과 알루미늄(Al) 합금 나이트라이드막이 형성된다. 예 14의 크롬(Cr)과 알루미늄(Al) 합금 나이트라이드막은, 스퍼터링 시스템을 이용하여, 아르곤과 질소 또는 혼합 가스 분위기에서 크롬(Cr)과 알루미늄(Al) 타겟을 통시에 스퍼터링함으로써 형성된다. 형성된 막의 조성은, 이러한 막에 최적의 저항값을 제공하기 위하여, 각각의 타겟에 입력되는 파워를 제어함으로써 조정된다. 기판은 실내 온도에서 접지 터미널에 연결되어 있다. 형성된 크롬(Cr)과 알루미늄(Al) 합금 나이트라이드막의 두께는 200㎚ 특성 저항값은 2.4105Ω㎝ (표면 저항값은 1.2 1010Ω)이다. 막 재질의 저항값의 온도 계수는 -0.5%이고, Va=5kV에서 열폭주는 관찰되지 않았다.
알루미늄으로 된 접촉 전극(12)는, X 방향 배선과 페이스 플레이트상의 분할된 아노드간의 확실한 연결을 위하여, 마스크를 사용하여 기판상에 형성된다.
X 방향 배선에 대응되도록 접촉하기 위해 리어 플레이트에 위치하는 벨트 모양의 접촉 전극은 H*=50㎛의 높이를 가진며, 분할된 아노드와 접촉하기 위해 페이스 플레이트에 위치하는 섬 모양의 접촉 전극은 H=50㎛의 높이와 Lc=40㎛의 너비를 가진다. 이러한 섬 모양의 접촉 전극은 Pc=290㎛(=Px = (Pa/5))의 피치로 정렬되어 있다. 분할된 전극 또는 투명한 전극의 세그먼트는 La=1,440㎛의 너비와 Pc=1,450㎛의 피치로 배열되어 있다. 따라서, 섬 모양의 접촉 전극은 세그먼트된 아노드의 다수 배선의 비단락 요건을 만족시키고, 소자간 휘도 변화량을 허용치 이상으로 증가시킬 수 있는 불균형 전기장을 발생시키지 않는 요건을 적절히 만족시키도록 부가적으로 적용 된다.
형광막이 형광 물질로 만들어져서 만약 블랙 이미지와 화이트 이미지를 표시하기 위해 사용된다면, 스트라이프 모양의 형광체가 예 14에서 사용된다. 더 더욱, 각각 50㎛의 너비를 갖는 블랙 스트라이프는 아노드와 세가지 주요 색을 발하는 형광체로 채워 진 갭의 세그먼트 간에 단락되지 않도록 하기위해 1,450㎛의 피치로 정렬된다. 블랙 스트라이프는 흑연을 주요 성분으로 포함하는 물질로 만들어 진다. 상술한 형광체를 유리 기판(8)에 이용하기 위해 슬러리 기술이 사용된다.
현실적으로 한계 저항값인 20㏁은 루디늄 산화막(RuO2) 또는 보로실리케이트 글래스와 그 위에 형성된 금속 백으로 만들어 진다. 또한, 이러한 금속 백은, 먼저 준비된 형광막("막형성"으로도 언급된 공정)의 내면을 평활화하고 평활화된 형광막 상에 진공 증착 방법으로 Al막을 형성함으로써, 상술한 형광막의 내면상에 형성된다. 그런 후에, 평탄하고 고른 금속 백 막은, 임의의 전기적인 단락의 발생을 방지하기 위해, 아노드의 세그먼트들 사이에 형성된 블랙 스트라이프들을 따라서 Nb/YAG 레이저(532㎚)를 조사함으로써 절단된다. 금속 백에 인접되어 위치하는 세그먼트들 간에는 50㎛의 갭을 가지고 격리되어 있다. 따라서, 각각 La=1,450㎛의 너비를 가지며 1,450㎛의 피치로 정렬된 분할된 아노드는 단지, 페이스 플레이트를 제공하기위해 현실적인 한계 저항값인 20㏁에서 통상적으로 제거되는, 금속 백의 스트라이프로부터 형성된다.
그후에, 완성된 유리 덮개의 내부는 배기 파이프(도시되지 않음), 진공 펌프를 이용하여 진공 상태로 되며, 충분한 진공 상태가 달성 되면, 전자 발산 소자는 형성과 활성화 공정으로 들어가게 된다.
최종적으로, 덮개의 내부는 다시 진공 상태로 되며 상술한 덮개는 지터링 공정을 수행하기 전에 밀봉된다.
그런 후에 완성된 화상-형성 장치는, 외부 터미널 Dx1 내지 Dxm 과 Dy1 내지 Dym(도시되지 않았음)와 같은 신호 발생 수단으로부터 주사 신호와 변조 신호를 전자 발산 소자에 가함으로써, 전자를 발산시키도록 작동되며, 이렇게 발산된 전자들은 고전압 터미널에 의해 투명한 전극에 가해진 고전압(Va)에 의해 가속되며 결국에는 형광막(10)과 충돌함으로써 형광막에 에너지를 가하여 표시 화상에서 빛을 발하도록 한다.
이러한 예로서 화상-형성 장치는 휘도의 변화 없이 깨끗한 이미지를 안정적으로 표시하기 위하여 고전압(Va=5.5kV)에서 작동된다. 부가적으로, 화상-형성 장치의 픽셀들은, 장치를 오래 구동하기 위해 페이스 플레이트와 리어 플레이트 간에 전기 방전이 일어났을 때 조차, 휘도의 성능 저하는 전혀 나타나지 않는다.
[예 13과 관련된 비교예 1]
단계-f, g 및 h를 제외하고는 예 13의 단계에 따른다.
단계-f
스페이서들는 다음의 기술된 방법으로 준비된다.
이러한 스페이서들 각각은 먼저, 소다 석회 유리(높이: 3.8㎜, 두께: 200㎛, 길이: 20㎜)로 된 기판이 구비된다. 그런 후에, 크롬(Cr)과 알루미늄(Al) 합금 나이트라이드막이 스퍼터링 시스템을 이용하여 크롬(Cr)과 알루미늄(Al)을 스퍼터링 함으로써 형성된다. 이러한 크롬(Cr)과 알루미늄(Al) 합금 나이트라이드막은, 스퍼터링 시스템을 이용하여, 아르콘과 질소의 혼합 가스 분위기에서 크롬(Cr)과 알루미늄(Al) 타겟을 통시에 스퍼터링함으로써 형성된다. 형성된 막의 조성은, 이러한 막에 최적의 저항값을 제공하기 위하여, 각각의 타겟에 입력되는 파워를 제어함으로써 조정된다. 기판은 실내 온도에서 접지 터미널에 연결되어 있다. 형성된 크롬(Cr)과 알루미늄(Al) 합금 나이트라이드막의 두께는 200㎚ 특성 저항값은 2.4105Ω㎝ (표면 저항값은 1.2 1010Ω)이다.
알루미늄으로 된 접촉 전극(12)는, X 방향 배선과 페이스 플레이트상의 분할된 아노드간의 확실한 연결을 위하여, 마스크를 사용하여 기판상에 형성된다.
X 방향 배선에 대응하도록 접촉하기 위해 리어 플레이트에 위치하는 벨트 모양의 접촉 전극은 H*=50㎛의 높이를 가진며, 분할된 아노드와 접촉하기 위해 페이스 플레이트에 위치하는 스트라이프 모양의 접촉 전극은 H=200㎛의 높이를 가진다. 예 13에 있듯이, 분할된 전극의 세그먼트는 La=240㎛의 너비를 가지며 Pc=1,450㎛의 피치로 배열되어 있다.
단계-g
그리고 나서, 전기 전도성 프릿을 전극 배선(7b)에 바르고 일시적으로 배이킹 한다. 전기 전도성 프릿은 전기 전도성 필러 물질과 프릿 유리의 가루 혼합물과 턴피네올(ternpineol)/에루바싯(erubasite) 용액을 혼합하고 휘젓음으로써 만들어지며 용기를 이용하여 바른다. 비록 이러한 프릿을 용기를 사용하여 바르는 조건이 프릿의 점성에 따라서 가변적 이지만, 이러한 용기에는 175㎛ 너비을 갖는 노즐이 구비되어 있으며, 2.0㎏f/㎠의 방전 압력과 응용된 프릿을 위하여 150㎛까지 너비를 확장할 수 있도록 150㎛의 노즐-배선 갭으로 실내 온도에서 사용된다.
여기에서 사용된 일시적인 베이킹은 유기 용매와 수지 바인딩 약제를 포함하는 물질을 증착하고, 흩뿌리며 그리고 버닝하는 공정을 말한다. 일시적인 베이킹으로서, 프릿 유리는 프릿 유리를 부드럽게하는 온도 보다 낮은 온도에서 대기 또는 질소 대기에서 베이킹된다.
스페이서는 대기 또는 질소 대기에서 410℃의 온도로 10분 동안 프릿 유리를 베이킹하고 프로파일용 지그(도시되지 않았음)를 이용하여 정렬함으로써 리어 플레이트에 연결된다.
그 결과, 분할된 아노드의 다수 개 회선들은 페이스 플레이트 측면상의 벨트 모양의 접촉 전극에 의해 단락되었다. 보다 정확히 말하자면, 분할된 아노드의 총 69개 회선들이 단락되었다. 예 12와 비교해 볼 때, 누적된 전하는 아노드의 표면적 관점에서 예 12에 비해 약 100배 증가하였다.
그런 다음, 형성된 스페이서(3)와 리어 플레이트(1)은 외부 프레임(13)과 결합된다. 프릿 유리는 리어 플레이트(1)와 외부 프레임(13)의 접합보다 앞서서 붙이는 것에 주의한다. 페이스 플레이트(2)(유리 기판(8)의 내면 상에 형광막(10)과 금속 백을 형성하여 제조된)는 외부 플레임(13)이 경유하는 위치에 배치된다. 프릿 유리는 또한 페이스 플레이트(2)와 외부 프레임(13)의 접합보다 앞서서 붙혀진다. 결합된 리어 플레이트(1), 외부 프레임(13) 및 페이스 플레이트(2)은 대기중에 100℃에서 10분 동안 가열하고, 그런 후에 300℃에서 한 시간 동안 가열하며 최종적으로 400℃에서 10분 동안 가열하여 상술한 결합물을 밀봉하여 묶는다.
그러 후에, 완성된 유리 덮개의 내부는 진공 펌프에 의해 배기 파이프를 통하여 진공 상태가 되며, 충분한 진공 상태가 달성 되면, 예 13에 있듯이 전자 발산 소자는 형성과 활성화 공정으로 들어가게 된다. 최종적으로, 덮개의 내부는 다시 ]진공 상태로 되며 상술한 덮개는 지터링 공정을 수행하기 전에 밀봉된다.
그런 후에, 완성된 화상-형성 장치는 방출된 전자들이 형광막과 충돌하여 형광막이 빛을 내고 화상을 표시하도록 형광막을 여기시키도록 작동 된다.
이러한 비교예의 화상-형성 장치에 가해진 고전압(Va)이 5.2kV까지 증가 되면, 전기 방전으로 인해 파괴된 소자들이 발견된다. 그래서, Va는 표시된 화상을 평가하기 위해 4.0kV로 작아지므로 좋지 않은 밝기와 색상이 나타난다. 이러한 화상은 몇 분 이내에 흐트러지고 어떤 안정된 화상도 표시될 수 없다.
그래서, 파괴된 소자들이 페이스 플레이트와 리어 플레이트 간의 전기 방전으로 인해 상술한 비교예의 화상-형성 장치내에서 관찰된다. 그래서 이러한 비교예의 제조 단계에 따라서는, 밝은 화상을 표시하고 장기간 사용 가능한 화상-형성 장치를 제조하는 것은 불가능하다.
[예 15]
이번 예에서는, 스핀듯(Spindt)의 필드 방출형(field emission: FE) 전자-방출 소자를 포함하는 화상-형성 장치가 제조된다.
상술한 스핀듯의 FE 전자-방출 소자는 픽셀용으로 사용되어 지고 캐소드측 전자 방출 소스 1,000×500 소자는 리어 플레이트용으로 제조된다.
이번 예의 페이스 플레이트와 스페이서는 예 12의 것과 동일한 종류이다.
페이스 플레이트와 리어 플레이트간에 Va=600의 전압이 가해지고, 평평한 표시를 실현하기 위해 필요한 픽셀들이 캐소드 배선과 리어 플레이트의 게이트 전극을 통해서 선택적으로 구동된다.
이러한 예의 화상-형성 장치는, Va=600V의 고전압이 가해질 때, 일그러짐 없고 밝으며 깨끗한 화상을 안정적으로 표시하도록 작동 된다. 구성 요소들은(특히 몰리브덴(Mo) 캐소드의 전단과 게이트 전극), 화상-형성 장치가 장기간 구동되도록 하기 위해, 페이스 플레이트와 리어 플레이트간의 전기 방전에 의해 파괴되지 않는다.
[비교예 2]
이번의 비교예의 화상-형성 장치는, 스핀듯의 FE 전자-방출 소자를 포함하는 예 15와 대응된다.
비교예 2의 스페이서는 비교예 1의 것과 동일한 종류이다.
이러한 비교예의 화상-형성 장치에서, 구성 요소들 중의 일부는 파괴되고 몰리브덴(Mo) 캐소드의 전단과 게이트 전극은 페이스 플레이트와 리어 플레이트 간의 전기 방전으로 인해 현저하게 파괴 된다. 보다 정확히 말하자면, 전기 방전으로 인해 총 20 픽셀들이 50% 이상으로 휘도를 손실하며 그리고 이러한 비교예의 제조 단계에 따라, 밝은 화상을 표시하고 장기간 사용 가능한 화상-형성 장치를 제조하는 것은 불가능하다.
그와 반대로, 이러한 예의 화상-형성 장치는, Va=600V의 고전압이 가해질 때, 일그러짐 없고 밝으며 깨끗한 화상을 안정적으로 표시하도록 작동 된다. 구성 요소들은(특히 몰리브덴(Mo) 캐소드의 전단과 게이트 전극), 화상-형성 장치가 장기간 구동되도록 하기 위해, 페이스 플레이트와 리어 플레이트간의 전기 방전에 의해 파괴되지 않는다.
[예 16]
예 16의 스페이서는 상술한 비교예 2의 것과 동일한 종류이다.
단계-g
전기 전도성 프릿과 비 전기 전도성 프릿은 (아래에 기술된 방법대로) 페이스 플레이트의 분할된 전극의 배선상에 결합되고 일시적으로 베이킹 된다.
도 36은 전기 전도성 프릿과 비 전기 전도성 프릿이 예 16에서 어떻게 결합되었는 지를 도시한다. 도 36은 예 16에서 사용된 스페이서의 확대된 구성 횡단면을 도시하는 것으로 일시적인 베이킹 이후의 페이스 플레이트와의 결합을 보여주고 있다.
도 36을 참조하면, 접촉 전극(3602)은 스페이서(3601)의 반대면 상에 형성된다. 이러한 스페이스(3601)는 금속 백(3605)의 스트라이프와 전기 전도성 프릿(3603)의 한 부분에서 전기적으로 연결되어 있으며, 금속 백의 기타 관련 스트라이프로부터는 비 전기 전도성 프릿에 의해 전기적으로 절연된다. 스페이서가 접촉 전극으로 페이스 플레이트에서 양호한 접촉 상태로 유지되기 때문에, 충분한 반 전하 효과를 나타낸다. 분할된 금속 백 스트라이프는 서로 전기적으로 절연되고 각각의 커패시턴스는 스페이서에 의해 바꾸지 않는다. 단순화를 위해, 형광막과 블랙 스트라이프는 도 36에서 생략 됐다.
단계-h
스페이서와 페이스 플레이트는 대기중에서 또는 질소 대기중에서 410℃로 10분 동안 베이킹되고, 프로파일용 지그(도시되지 않았음)에 의해 정렬되면서 서로 결합된다.
그런 후에, 제조된 덮개는 예 13의 단계-i에서와 같이 밀봉된다.
이러한 예의 화상-형성 장치는, Va=8kV의 고전압이 가해질 때, 일그러짐 없고 밝으며 깨끗한 화상을 안정적으로 표시하도록 작동 된다. 픽셀들은, 장치를 장기간 구동하도록 하기 위해, 페이스 플레이트와 리어 플레이트간의 전기 방전에 의해 품질이 저하 되지 않는다.
[예 17]
예 17에서는, 예 6에 있는 필드 방출형 전자-방출 소자와 (형광체와 배열되어 있는) (대각선으로) 14 인치 길이의 표시 스크린을 포함하는 표시 장치가 제조 된다. 이러한 화상-형성 장치는 도 1, 25, 37, 및 38을 참조 하여 아래에서 기술될 것이다.
스페이서는, 화상-형성 장치가 대기압을 견디도록 하기 위해, 형광막을 지탱하는 페이스 플레이트와 스핀듯(Spindt)의 필드 방출형(field emission: FE) 전자-방출 소자를 지탱하는 리어 플레이트 사이에 배열되어 있다.
화상-형성 장치의 페이스 플레이트는, 도 1에 예시된 바와 같은 평면도를 보여 준다.
도 25는 상술한 예의 화상-형성 장치의 분해된 구성의 투시도를 도시한다.
도 37은 상술한 예에서, 음금 배선(2512)과 평행한 방향의 도식적인 일부 단면을 도시한다.
도 38은 상술한 예의, 스페이서(2540)가 적절한 곳에 안전하게 배열된 것을 나타내는, 리어 플레이트 도식적인 일부 평면도를 도시한다.
도 1을 참조하면, 페이스 플레이트는 ITO로 이루어지며, 형광체, 100Ω의 전기 저항을 갖는 고저항 막(NiO 막), 공통 전극(105) 그리고 상술한 화상-형성 장치의 외부로 인출된 고전압 터미널(103)을 지탱하고 있다.
도 25를 참조하면, 유리로 만들어 진 리어 플레이트(2510), 캐소드 배선(2512)(Y 방향으로 흐르는 신호 배선), 절연층(2518), 게이트 배선(2516)(X 방향으로 흐르는 주사 배선), 및 몰리브덴(Mo)으로 만들어 진 에미터 칩(2514)이 도시되어 있다. 비록 도 37과 38에 도시되지는 않았지만, 약 300개 에미터 칩들이 각각 게이트 배선과 캐소드 배선을 가로 지르며 형성되어 있다. 가로 지르는 각각의 에미터들은 페이스 플레이트상에 형성된 3개의 주요 컬러(R, G, 및 B) 형광체와 대응되도록 배열되어 있다. 도 25에서, 참조 번호(101)는 3개의 주요 컬러(R, G, 및 B) 형광체를 지탱하는 전기 전도성 아노드 스트라이프를 나타내고, 참조 번호(2520)는 다른 절연층을 나타내며 그리고 참조 번호(2522)는 화상-형성 장치의 유리 페이스 플레이트를 나타낸다. 도 25에서 도시된 바와 같이, 게이트 배선(X 방향으로 흐르는)과 아노드 스트라이프(101)(Y 방향으로 흐르는)는 서로 수직으로 교차한다.
도 37과 38을 참조하면, 플레이트 모양의 스페이서들(2540)은 X 방향으로 배열되어 있다. 달리 말하면, 이러한 스페이서 각각은 캐소드 배선과 아노드 스트라이프(101)간에 브리지 역할을 한다.
도 37과 38에 도시된 바와 같이, 상술한 예의 화상-형성 장치의 절연 스페이서(2540)는 각각, 전기 방전을 트리거 할 수 있는 임의의 모서리 영역을 제거하기위해, 가장 자리와 구석 부분이 원형으로 된 유리로 만들어 지며 폴리미드 막으로 코팅된다. 절연 스페이서는 페이스 플레이트와 리어 플레이트 사이에서 1㎜ 높이를 가지며 X 방향으로 4㎜ 길이를 갖는다. 도 38에 도시된 바와 같이, 스페이서들은, 상술한 화상-형성 장치의 표시 영역 전면에 걸쳐, 각각의 게이트 배선 사이에서 지그-재그 형태로 배열되어 있다.
화상-형성 장치는 아래에 기술된 방법으로 제조 된다.
페이스 플레이트 측면에서, 3가지 주요한 색(빨강, 녹색, 및 파랑)의 전기 전도성 형광체는, 예 1에 있듯이, 100㎛ 피치로 배열되어 있는 ITO 아노드 스트라이프 상에 광 리소그라피 공정을 이용하여 형성된다.
반면에, 리어 플레이트 측면에서, 대략 300개의 에미터 칩들이, 예 6에 있듯이, 게이트 배선과 캐소드 배선을 각각 가로 지르도록 광 리소그라피 공정을 이용하여 형성된다. 게이트 배선은 인접하는 것과 300㎛ 피치로 떨어져 있으며 그리고 캐소드 배선은 100㎛ 갭으로 격리되어 있다.
그런 후에, 상술한 절연 스페이서는 게이트 배선(2516)과 각각 배열되어 있으며 프릿(도시되지 않았음)에 의해 페이스 플레이트에 접착된다. 프릿은, 페이스 플레이트와 접착되도록, 절연 스페이서 각각의 측면에 붙혀진 후에 일시적으로 베이킹 된다(가열하여 프릿내에 포함된 유기 물질을 추출하기 위해).
그런 후에, 프릿은 프레임 부재(도시되지 않았음)에도 붙혀져 베이킹 되고 이러한 프레임 부재는 스페이서를 견고하게 지탱하는 리어 플레이트의 외부 표면 부분에 맞춰진다.
다음으로, 화상-형성 장치 내부로 압력이 가해졌을 때, 이러한 화상-형성 장치를 프릿으로 완벽하게 접착하고 밀봉하기 위해, 페이스 플레이트 상에 배열된 아노드 스트라이프(101)와 리어 플레이트 상에 배열된 캐소드 배선(2512)는 서로 병렬로 위치 하도록 정렬되고, 그런 후에 진공 속에서 가열되고 냉각 된다.
다음으로, 상술한 화상-형성 장치는 구동 회로(도시되지 않았음)에 연결된 필드 효과 타입의 전자-방출 소자를 포함하고 전자-방출 소자를 구동하기 위해 아노드에는 3kV의 고전압이 가해진다. 전기 방전으로 인한 빛의 방사는 전혀 나타나지 않는다.
상술한 예의 절연 스페이서가 플레이트 모양의 프로파일을 갖더라도, 화상-형성 장치는 또한 캐소드 배선과 인접하여 위치하고 캐소드 배선과 아노드 스트라이프간에 브리지 없이 배열된 갭 격리보다는 작은 직경을 갖는 공지된 필라멘트 모양의 절연 스페이서로 대체함으로서 제조된다. 반복하자면, 상술한 화상-형성 장치가 이러한 방법으로 구동되고 있을 때, 전기 방전으로 인한 빛의 방사 뿐만 아니라 전자-방출 소자의 임의 부분의 파괴도 관찰되지 않는다.
본 발명은 전자-방출 소자를 포함하는 전자 방출 장치의 의미로 상술되었으며, 전극과 배선을 포함하는 전자-방출 소자를 지탱하는 기판은 상술한 장치의 제1 전극으로 사용되어지고 제1 전극과 상대적으로 반대쪽에 배치된 다른 전극은 다수의 스트라이프로 분할된다. 그러나 장치 내로 전압을 가하기 위한 다양한 기타 배열이 대안으로서 본 발명의 목적으로 사용됨은 물론이다. 본 발명은 특히 대향으로 배치된 한 쌍의 전극을 포함하는 평면형 표시 장치에 용이하게 적용할 수 있다. 또한, 이러한 대항으로 배치된 한 쌍의 전극에 높은 DC 전압 또는 DC전압에 가까운 전압이 인가되는 배열에도 용이하게 적용 가능하다.
상술했듯이, 본 발명에 따른 전자 방출 장치는, 대향으로 배치된 전극간에 발생 가능한 전기 방전의 역효과를 효과적으로 억제할 수 있다. 특히, 이러한 전극들 간의 정전기 용량은 최소화 될 수 있다.
본 발명이 전압 응용 장치로 실시될 때, 본 발명은 전기 방전 밀도를 최소화 할 수 있다. 본 발명이 전자-방출 장치로 실시될 때, 전자-방출 소자에 대한 전기 방전의 역효과가 감소되어, 장치가 상당한 내구성을 가지고 장기간 동안 사용되는 것이 가능해 진다.
Claims (42)
- 상부에 전자 방출 소자들을 장착하는 기판;상기 기판에 대향되게 배치된 아노드(anode);상기 전자 방출 소자로부터 방출된 가속 전자로 전압을 공급하기 위한 전원을 포함하되,상기 아노드는 복수의 아노드 세그먼트로 분할되고, 각각은 저항을 통해 상기 전원으로 접속되며, 상기 아노드 세그먼트의 각각 및 전체로 정전압이 인가되는 전자 방출 장치.
- 제1항에 있어서, 상기 아노드는 상부에 상기 전자 방출 소자를 장착하는 상기 기판, 또는 제1 기판에 대향되게 배치된 제2 기판 상에 정렬되며, 상기 전자 방출 장치는 상기 제1 기판과 상기 제2 기판 사이에 선정의 갭을 가지도록 지지 부재를 더 포함하는 것을 특징으로 하는 전자 방출 장치.
- 제2항에 있어서, 상기 지지 부재는 상기 제1 기판과 상기 제2 기판 사이에서 통전하도록 하는 것을 특징으로 하는 전자 방출 장치.
- 제2항에 있어서, 상기 지지 부재는 도전성이며 하나 또는 그 이하의 상기 아노드 세그먼트에 전기적으로 접속하는 것을 특징으로 하는 전자 방출 장치.
- 제4항에 있어서, 상기 지지 부재는 제1 도전율을 갖는 제1 부재 및 제2 도전율을 갖는 제2 부재를 포함하며, 상기 지지 부재는 하나 또는 그 이하의 상기 아노드 세그먼트에 전기적으로 접속하는 것을 특징으로 하는 전자 방출 장치.
- 제2항에 있어서, 상기 지지 부재는 2 또는 그 이상의 아노드 세그먼트를 브리지(bridge)하도록 정렬되고, 상기 지지 부재는 제1 도전율을 갖는 제1 부재와 제2 도전율을 갖는 2 또는 그 이상의 제2 부재를 포함하고, 상기 2 또는 그 이상의 부재는 상기 2 또는 그 이상의 상기 아노드 세그먼트에 각각 전기적으로 접속되며, 상기 2 또는 그 이상의 제2 부재는 각자로부터 이격되며, 상기 제2 도전율은 상기 제1 도전율보다 높은 것을 특징으로 하는 전자 방출 장치.
- 제2항에 있어서, 상기 지지 부재는 2 또는 그 이상의 상기 아노드 세그먼트를 브리지하도록 정렬되고, 상기 지지 부재는 제1 도전율을 갖는 제1 부재와 제2 도전율을 갖는 제2 부재를 포함하며, 상기 제2 부재는 상기 2 또는 그 이상의 아노드 세그먼트의 일부에 전기적으로 접속되며, 상기 2 또는 그 이상의 아노드 세그먼트의 나머지는 상기 제2 부재와 전기적으로 절연되며, 상기 제2 도전율은 상기 제1 도전율보다 높은 것을 특징으로 하는 전자 방출 장치.
- 제1항에 있어서, 각각의 상기 아노드 세그먼트로 선택된 전압이 인가되는 것을 특징으로 하는 전자 방출 장치.
- 상부에 전자 방출 소자를 장착하는 제1 기판;아노드를 장착하며 상기 제1 기판에 대향되게 배치된 제2 기판;상기 제1 기판과 상기 제2 기판 사이의 선정 갭을 보호하기 위한 지지 부재; 및상기 전자 방출 소자로부터 방출된 전자를 가속시키도록 전압을 공급하기 위한 전원을 포함하되,상기 아노드는 각각이 저항을 통해 상기 전원으로 접속되는 복수의 아노드 세그먼트로 분할되고, 상기 지지 부재는 도전성이며 하나 또는 그 이하의 상기 아노드 세그먼트에 전기적으로 접속되는 것을 특징으로 하는 전자 방출 장치.
- 상부에 전자 방출 소자를 장착하는 제1 기판;아노드를 장착하며 상기 제1 기판에 대향되게 배치된 제2 기판;상기 제1 기판과 상기 제2 기판 사이의 선정된 갭을 보호하기 위한 지지 부재; 및상기 전자 방출 소자로부터 방출된 전자를 가속시키도록 전압을 공급하기 위한 전원을 포함하되,상기 아노드는 각각이 저항을 통해 상기 전원으로 접속되는 복수의 아노드 세그먼트로 분할되고, 상기 지지 부재는 도전성이며 하나 또는 그 이하의 상기 아노드 세그먼트에 전기적으로 접속하며 제1 도전율을 갖는 제1 부재와 제2 도전율을 가지며 상기 하나 또는 그 이하의 아노드 세그먼트에 전기적으로 접속하는 제2 부재를 포함하는 것을 특징으로 하는 전자 방출 장치.
- 상부에 전자 방출 소자를 장착한 제1 기판;아노드를 장착하며 상기 제1 기판에 대향되게 배치된 제2 기판;상기 제1 기판과 상기 제2 기판 사이의 선정된 갭을 보호하기 위한 지지 부재; 및상기 전자 방출 소자로부터 방출된 전자를 가속시키도록 전압을 공급하기 위한 전원을 포함하되,상기 아노드는 각각이 저항을 통해 상기 전원으로 접속되는 복수의 아노드 세그먼트로 분할되고, 상기 지지 부재는 2 또는 그 이상의 상기 아노드 세그먼트를 브리지하도록 적응되며 제1 도전율을 갖는 제1 부재와 제2 도전율을 갖는 2 또는 그 이상의 제2 부재를 포함하며, 상기 2 또는 그 이상의 제2 부재는 상기 2 또는 그 이상의 상기 아노드 세그먼트에 각각 전기적으로 접속되며, 상기 2 또는 그 이상의 제2 부재는 각자로부터 이격되며, 상기 제2 도전율은 상기 제1 도전율보다 높은 것을 특징으로 하는 전자 방출 장치.
- 상부에 전자 방출 소자를 장착하는 제1 기판;아노드를 장착하며 상기 제1 기판에 대향되게 배치된 제2 기판;상기 제1 기판과 상기 제2 기판 사이의 선정된 갭을 보호하기 위한 지지 부재; 및상기 전자 방출 소자로부터 방출된 전자를 가속시키도록 전압을 공급하기 위한 전원을 포함하되,상기 아노드는 각각이 저항을 통해 상기 전원으로 접속되는 복수의 아노드 세그먼트로 분할되고, 상기 지지 부재는 2 또는 그 이상의 상기 아노드 세그먼트를 브리지하며 제1 도전율을 갖는 제1 부재와 제2 도전율을 갖는 제2 부재를 포함하며, 상기 제2 부재는 상기 2 또는 그 이상의 상기 아노드 세그먼트에 각각 전기적으로 접속되며, 상기 제2 부재는 상기 2 또는 그 이상의 아노드 세그먼트의 나머지로부터 절연되고, 상기 제2 도전율은 상기 제1 도전율보다 높은 것을 특징으로 하는 전자 방출 장치.
- 상부에 전자 방출 소자를 장착하는 기판;상기 기판에 대향되게 배치된 아노드; 및상기 전자 방출 소자로부터 방출된 전자를 가속시키도록 전압을 공급하기 위한 전원을 포함하되,상기 아노드는 각각이 저항을 통해 상기 가속 전압 인가 수단에 접속되는 복수의 아노드 세그먼트로 분할되며, 각각의 상기 아노드 세그먼트로 선택된 전압이 인가되는 것을 특징으로 하는 전자 방출 장치.
- 제13항에 있어서, 상기 아노드 세그먼트 및 상기 저항은 동일한 평면에 정렬되는 것을 특징으로 하는 전자 방출 장치.
- 제1항 내지 제13항 중 어느 한 항에 있어서, 상기 아노드 세그먼트는 상기 저항 위에 정렬되는 것을 특징으로 하는 전자 방출 장치.
- 제1항 내지 제13항 중 어느 한 항에 있어서, 동시에 구동될 수 있는 전자 방출 소자가 정렬되는 방향은 아노드가 아노드 세그먼트로 분할되는 방향과 평행하지 않도록 상기 복수의 전자 방출 소자가 배치되는 것을 특징으로 하는 전자 방출 장치.
- 제1항 내지 제13항 중 어느 한 항에 있어서, 상기 저항은 10㏀과 1G?? 사이의 저항값을 갖는 것을 특징으로 하는 전자 방출 장치.
- 제1항 내지 제13항 중 어느 한 항에 있어서, 상기 저항은 10㏀과 4㏁ 사이의 저항값을 갖는 것을 특징으로 하는 전자 방출 장치.
- 제1항 내지 제13항 중 어느 한 항에 있어서, 상기 복수의 전자 방출 소자는 저항이 R 저항값을 가지고, 각각의 전자 방출 소자가 Ie의 방출 전류를 가지는 경우에, 아노드는 V의 가속 전압을 인가하고 아노드 세그먼트 중의 하나를 방출하는전자 방출 소자의 수는 n이며,로 정의된 관계식이 성립되는 것을 특징으로 하는 전자 방출 장치.
- 제1항 내지 제13항 중 어느 한 항에 있어서, 상기 전자 방출 소자는 표면 도전형 전자 방출 소자인 것을 특징으로 하는 전자 방출 장치.
- 상부에 전자 방출 소자를 장착하는 기판;상기 기판에 대향되게 배치된 아노드; 및상기 전자 방출 소자로부터 방출된 전자를 가속시키도록 전압을 공급하기 위한 가속 전압-인가 수단을 포함하되,상기 아노드는 각각이 저항을 통해 상기 가속 전압-인가 수단에 접속되는 복수의 아노드 세그먼트로 분할되며, 상기 아노드 세그먼트의 각각 및 전체로 정전압이 인가되는 것을 특징으로 하는 전자 방출 장치.
- 상부에 전자 방출 소자를 장착하는 제1 기판;아노드를 장착하며 상기 제1 기판에 대향되게 배치된 제2 기판;상기 제1 기판과 상기 제2 기판 사이의 선정된 갭을 보호하기 위한 지지 부재; 및상기 전자 방출 소자로부터 방출된 전자를 가속시키도록 전압을 공급하기 위한 가속 전압-인가 수단을 포함하되,상기 아노드는 각각이 저항을 통해 상기 가속 전압-인가 수단에 접속되는 복수의 아노드 세그먼트로 분할되며, 상기 지지 부재는 도전성이고 하나 또는 그 이하의 상기 아노드 세그먼트에 전기적으로 접속하는 것을 특징으로 하는 전자 방출 장치.
- 상부에 전자 방출 소자를 장착하는 제1 기판;아노드를 장착하고 상기 제1 기판에 대향되게 배치된 제2 기판;상기 제1 기판과 상기 제2 기판 사이의 선정된 갭을 보호하기 위한 지지 부재; 및상기 전자 방출 소자로부터 방출된 전자를 가속시키도록 전압을 공급하기 위한 가속 전압-인가 수단을 포함하되,상기 아노드는 각각이 저항을 통해 상기 가속 전압-인가 수단에 접속되는 복수의 아노드 세그먼트로 분할되며, 상기 지지 부재는 도전성이고 제1 도전율을 갖는 제1 부재와 제2 도전율을 갖는 제2 부재를 포함하며, 상기 제2 부재는 하나 또는 그 이하의 아노드 세그먼트에 전기적으로 접속되는 것을 특징으로 하는 전자 방출 장치.
- 상부에 전자 방출 소자를 장착하는 제1 기판;아노드를 장착하고 상기 제1 기판에 대향되게 배치된 제2 기판;상기 제1 기판과 상기 제2 기판 사이의 선정된 갭을 보호하기 위한 지지 부재; 및상기 전자 방출 소자로부터 방출된 전자를 가속시키도록 전압을 공급하기 위한 가속 전압-인가 수단을 포함하되,상기 아노드는 각각이 저항을 통해 상기 가속 전압-인가 수단에 접속되는 복수의 아노드 세그먼트로 분할되며, 상기 지지 부재는 2 또는 그 이상의 상기 아노드 세그먼트를 브리지하도록 적응되며 제1 도전율을 갖는 제1 부재와 제2 도전율을 갖는 2 또는 그 이상의 제2 부재를 포함하며, 2 또는 그 이상의 상기 제2 부재는 2 또는 그 이상의 상기 아노드 세그먼트에 각각 전기적으로 접속되며, 2 또는 그 이상의 상기 제2 부재는 각자로부터 이격되며, 상기 제2 도전율은 상기 제1 도전율보다 높은 것을 특징으로 하는 전자 방출 장치.
- 상부에 전자 방출 소자를 장착하는 제1 기판;아노드를 장착하고 상기 제1 기판에 대향되게 배치된 제2 기판;상기 제1 기판과 상기 제2 기판 사이의 선정된 갭을 보호하기 위한 지지 부재; 및상기 전자 방출 소자로부터 방출된 전자를 가속시키도록 전압을 공급하기 위한 가속 전압-인가 수단을 포함하되,상기 아노드는 각각이 저항을 통해 상기 가속 전압-인가 수단에 접속되는 복수의 아노드 세그먼트로 분할되며, 상기 지지 부재는 2 또는 그 이상의 상기 아노드 세그먼트를 브리지하며 제1 도전율을 갖는 제1 부재와 제2 도전율을 갖는 제2 부재를 포함하며, 상기 제2 부재는 2 또는 그 이상의 상기 아노드 세그먼트의 일부에 전기적으로 접속되며, 상기 제2 부재는 2 또는 그 이상의 상기 아노드 세그먼트의 나머지로부터 절연되고, 상기 제2 도전율은 상기 제1 도전율보다 높은 것을 특징으로 하는 전자 방출 장치.
- 상부에 전자 방출 소자를 장착하는 기판;상기 기판에 대향되게 배치된 아노드; 및상기 전자 방출 소자로부터 방출된 전자를 가속시키도록 전압을 공급하기 위한 가속 전압-인가 수단을 포함하되,상기 아노드는 각각이 저항을 통해 상기 가속 전압-인가 수단에 접속되는 복수의 아노드 세그먼트로 분할되며, 각각의 상기 아노드 세그먼트로 선택된 전압이 인가되는 것을 특징으로 하는 전자 방출 장치.
- 본 발명에 따른 전자 방출 장치; 및화상 형성 부재를 포함하되,상기 전자 방출 장치는 제1항 내지 제14항 또는 제21항 내지 제26항 중 어느 한 항에 따른 장치인 것을 특징으로 하는 화상 형성 장치.
- 제27항에 있어서, 상기 화상 형성 부재는 전자를 이용하여 조사된 경우 광선을 방출하도록 적응되는 발광체(luminescent body)를 포함하는 것을 특징으로 하는 화상 형성 장치.
- 제27항에 있어서, 상기 화상 형성 부재는 전자를 이용하여 조사된 경우 광선을 방출하도록 적응되는 형광체(fluorescent body)를 포함하는 것을 특징으로 하는 화상 형성 장치.
- 제27항에 있어서, 상기 화상 형성 부재는 상부에 상기 아노드 세그먼트를 장착하는 기판위에 정렬되는 것을 특징으로 하는 화상 형성 장치.
- 제27항에 있어서, 적어도 하나의 상기 아노드 세그먼트는 수평 대 수직 치수의 비가 4:3인 것을 특징으로 하는 화상 형성 장치.
- 제27항에 있어서, 적어도 하나의 상기 아노드 세그먼트는 수평 대 수직 치수의비가 16:9인 것을 특징으로 하는 화상 형성 장치.
- 대향되게 배치된 제1 및 제2 전극; 및상기 제1 전극에 상대적으로 낮은 전위를 제공하고 상기 제2 전극에 상대적으로 높은 전위를 제공하는 전압-인가 수단을 포함하되,상기 제2 전극은 전극 세그먼트로 분할되며, 상기 전극 세그먼트의 각각 및 전체로 정전압이 인가되는 것을 특징으로 하는 전압 인가 장치.
- 대향되게 배치된 제1 및 제2 전극; 및상기 제1 전극에 상대적으로 낮은 전위를 제공하고 상기 제2 전극에 상대적으로 높은 전위를 제공하는 전원을 포함하되,상기 제2 전극은 전극 세그먼트로 분할되며, 상기 전극 세그먼트의 각각 및 전체로 정전압이 인가되는 것을 특징으로 하는 전압 인가 장치.
- 대향되게 배치된 제1 및 제2 전극; 및상기 제1 전극에 상대적으로 낮은 전위를 제공하고 상기 제2 전극에 상대적으로 높은 전위를 제공하는 전압-인가 수단을 포함하되,상기 제2 전극은 전극 세그먼트로 분할되며, 각각의 상기 전극 세그먼트로 선택된 전압이 인가되고,상기 전극은 각각이 저항을 통해 상기 전압-인가 수단에 접속되는 것을 특징으로 하는 전압 인가 장치.
- 대향되게 배치된 제1 및 제2 전극; 및상기 제1 전극에 상대적으로 낮은 전위를 제공하고 상기 제2 전극에 상대적으로 높은 전위를 제공하는 전원을 포함하되,상기 제2 전극은 전극 세그먼트로 분할되며, 각각의 상기 전극 세그먼트로 선택된 전압이 인가되고,상기 전극은 각각이 저항을 통해 상기 전원에 접속되는 것을 특징으로 하는 전압 인가 장치.
- 본 발명에 따른 전자 방출 장치; 및화상 형성 부재를 포함하되,상기 전자 방출 장치는 제15항에 따른 장치인 것을 특징으로 하는 화상 형성 장치.
- 본 발명에 따른 전자 방출 장치; 및화상 형성 부재를 포함하되,상기 전자 방출 장치는 제16항에 따른 장치인 것을 특징으로 하는 화상 형성 장치.
- 본 발명에 따른 전자 방출 장치; 및화상 형성 부재를 포함하되,상기 전자 방출 장치는 제17항에 따른 장치인 것을 특징으로 하는 화상 형성 장치.
- 본 발명에 따른 전자 방출 장치; 및화상 형성 부재를 포함하되,상기 전자 방출 장치는 제18항에 따른 장치인 것을 특징으로 하는 화상 형성 장치.
- 본 발명에 따른 전자 방출 장치; 및화상 형성 부재를 포함하되,상기 전자 방출 장치는 제19항에 따른 장치인 것을 특징으로 하는 화상 형성 장치.
- 본 발명에 따른 전자 방출 장치; 및화상 형성 부재를 포함하되,상기 전자 방출 장치는 제20항에 따른 장치인 것을 특징으로 하는 화상 형성 장치.
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