KR100336817B1 - 절연체 확산을 이용하여 콴텀도트를 만드는 방법과 상기콴텀도트를 이용한 단전자 디바이스 - Google Patents

Abstract

기존의 반도체는 수백만개의 전자가 모여 하나의 트랜지스트를 이루는 구조인데 비하여 본 발명의 단전자 반도체는 하나의 전자가 곧 하나의 트랜지스트를 가능케할 수있다. 이는 차세대의 테라비트급 ( 10¹²비트 = 1천G비트 )기억소자의 제작에 반드시 필요한 기술이다. 단전자반도체 ( SET )란 현재의 반도체 보다 처리속도가 100배 이상 빠르고 용량이 1000배이상 큰 테라급 반도체이다.

이를 이용하면 지능형 가전제품이나 지능형 로봇, 3D 가상현실, 슈퍼콤퓨터 PC 등이 가능하게 된다. 테라급 메모리 기술은 실시간으로 외국어 자동번역이 가능하며, 테라비트급 집적도를 가진 초저소비전력형 포켓용 슈퍼콤퓨터가 가능하다.

단전자 기술을 기반으로 하는 소자가 상용화 되면 초소형, 초저전력형, 초고속 초고대용량형의 나노 콤퓨터가 가능하다. 이렇게 되면 현재 수백평을 차지하는 슈퍼콤퓨터도 데스크톱의 크기로 사이즈를 줄일수가 있고 손톱만한 크기의 칩에 전세계의 책을 입력할 수가 있으며,전력소모 문제를 해결하며, 메모리용량과 프로세싱 속도가 향상되고 배터리의 전력 소모도 크게 줄어 든다.

본 발명은 이러한 단전자 반도체를 제작하는 디바이스와 이에 사용이 되어지는 반도체 콴텀도트를 제작하는 기술을 제공한다.본 발명에서는 양자효과를 이용할 수 있는 균일한 조건을 가지는 이상적인 콴텀도트를 신속히 대량으로 제작할 수 있게 하여 ,상기 콴텀도트를 이용하여 각종 단전자 디바이스를 제작하는 것이다.

본 발명에서의 콴텀도트를 만드는 방법은 반도체 소재의 표면에 요철형성공정을 행한 후, 상기 반도체 소재의 요철부의 표면으로부터 절연층이 형성되기 시작하여, 시간이 경과함에 따라 상기 반도체 요철부의 내부로 절연층이 확산침투 되어지게 하는 방법을 통하여 상기 반도체 요철부 내에 절연층에 의하여 둘러싸여 지는 반도체 소재의 콴텀도트를 형성하는 것이다.

본 발명에서 말하는 요철이란 전자빔이나 FIB 이온빔에 의하여 반도체 소재 표면에 파동무늬를 형성하는 것이나, 에칭에 의하여 하부가 잘록한 형태를 가지는 반도체 기둥부가 형성되는 것을 의미한다.

Description

절연체 확산을 이용하여 콴텀도트를 만드는 방법과 상기 콴텀도트를 이용한 단전자 디바이스 { THE METHOD OF MAKING QUANTUM-DOT AND THE SINGLE ELECTRON DEVICE USING QUANTUM-DOT }

본 발명의 목적은 양자효과를 적극적이고 능동적으로 응용하는 콴텀도트를 반복적이며 균일하게 대량으로 만들 수 있는 방법을 제공하며, 상기 제공되어진 콴텀도트를 이용하여 상온에서도 극히 작은 전력을 소모하면서도 작동이 가능한 단전자 디바이스를 제작하는 것이다.

오늘날 정보통신기술은 세계의 중추 신경망을 이루게 하는 기반기술로 인식되고 있다. 차세대의 정보통신 분야의 기술은 테라급에 이르는 초고속. 대용량의 정보 저장, 처리 , 전달, 가공기술을 필요로 하고 있다.

특히 대용량의 정보 저장을 위해서는 현재의 메가급 저장능력을 기가급으로 또는 그 이상의 테라급으로 향상시켜야 하는데 이를 실현하기 위하여서는 시스템을 구성하는 최소 구성단위인 단위소자를 축소화하여야 한다.

반도체 기술은 실리콘 재료에 기반을 둔 집적회로(IC)가 지수함수적으로 발전하여 현재까지에 이르고 있다. 그러나 초고집적화를 위한 단위소자의 크기를 축소하는 것에는 기술적 한계가 있으며, 설혹 그 크기를 축소한다고 하더라도 크기 축소에 따른 난제들로 인하여 현재와 같은 고전적 동작원리에 기반을 둔 반도체 소자의 초고집적화는 한계를 맞을 수 밖에 없다.

이러한 기술적 한계로 인하여 새로운 물리적 현상을 이용하는 즉 양자효과를 이용하는 반도체 초미세 구조로 기술적 방향이 이행되어 지고 있다. 초미세 구조에서 전자를 저차원으로 구속시킴으로써 나타나는 특성으로 단전자 수송효과현상이 있다. 이를 터널효과라고도 한다. 단전자 수송효과현상을 이용하는 것이 단전자 트랜지스터와 단전자 메모리이다.

단전자 소자는 기존소자보다 기능 집적도를 크게 향상시킴과 동시에 복잡한 연산, 논리수행 기능도 가질 수 있고 각 소자간의 연결문제도 해결할 수가 있다. 본 발명은 기존 소자의 축소화에서 일어나는 불필요한 양자효과를 적극적으로 활용하는 기술로서, 단전자를 제어 시킬 수가 있는 반도체 콴텀도트를 제작하는 기술을 제공하며 상기 본 발명의 반도체 콴텀도트를 적용하여 양자효과를 이용하여 단전자트랜지스터와 단전자 메모리등의 단전자 디바이스를 제공한다.

본 발명에서 단전자 소자를 구현 할수 있게 하는 구체적 기술은 본 발명의 반도체 콴텀도트를 형성하는 데 있으며, 본 발명의 단전자는 단전자 트랜지스트 또는 단전자 메모리를 만드는 기술분야등 다양하게 단전자 기술분야에 이용이 가능하다.

콴텀도트를 형성하여 단전자 메모리를 만들려는 종래의 기술로서는 조직의 성장을 시키는 방법 즉 자연성장에 의하여 콴텀도트를 성장시키는 방법이 있다. 그러나 이러한 종래의 자연성장에 의한 콴텀도트를 형성하는 기술은 성장의 환경과 조건에 따라 콴텀도트의 형성결과가 각양 각색으로 달라지게 되므로 인하여 균일한 성질의 콴텀도트를 만들 수가 없었다.

즉 자연 성장되어진 콴텀도트의 상태는 불균일하게 형성되어 지므로 언제나 동일한 결과를 기대하기는 불가능하며 대량생산에 의한 제품생산으로 이어지기는 어려운 점이 많으므로 해결해 져야만 하는 기술적 난제가 많이 있다.

이에 비하여 본 발명에서 제공하는 콴텀도트를 만드는 기술로는 언제나 균일한 상태의 콴텀도트의 대량생산이 가능할 뿐만아니라 미소화 시키는 크기의 한계에 대한 제약을 받지 않음으로 인하여 더욱 뛰어난 특성을 지닌 상온에서 작동이 되는 단전자 디바이스를 제작할 수 있는 기술적 기반을 제공할 수가 있다.

양자화 기능소자의 개발작업에서의 공통된 문제점은 온도처리의 문제이다. 지금까지 개발되어 온 소자는 대부분 전자를 집어 넣기 위하여 액체질소등으로 냉각시키고 있다. 종래의 단전자 터널링 트랜지스트의 경우 실리콘 웨이퍼에 50 나노미타정도를 전자선 묘화방법으로 패터닝한 것으로서 영하 196℃ 의 저온에서 동작이 되었다.

현재 전자 하나의 이동을 조절해 신호를 제어하는 소자인 단전자 트랜지스터 (SET)는 상온에서 작동이 어렵다. 양자효과를 반복적으로 안정적으로 구현시키기 위하여서는 콴텀도트의 크기가 10나모미터 이하의 크기로 제작이 되어야 하는 데 종래에는 10나노미터 이하의 콴텀도트를 신속히 반복적으로 양산할 수 있는 만드는 방법이 없었다.

본 발명은 10나모미터 이하의 콴텀도트를 짧은 시간동안에 반복적으로 양산할 수 있는 방법을 제시함과 아울러 본 발명의 콴텀도트를 만드는 기술을 이용하여 단전자 디바이스를 상온에서 안정적으로 동작이 될 수 있게 하였다. 현재 반도체를 제작하는 방법으로 많이 사용되는 것에는 전자빔에 의한 묘화방법과 빛에 의한 광묘화 방법이 사용이 되어진다.

전자빔 ( Electron Beam Lithography )묘화기술에 의한 초미세 양자구조 제작기술은 전자빔과 전자빔에 의해 감광되는 전자빔 레지스터를 이용해 초미세 구조를 제작하는 기술 기술이다. 이때 이용이 되는 전자빔의 크기는 40 - 60Å( 1억분의 1cm )까지 줄일수 있으나 최소 선폭은 전자빔의 크기뿐만 아니라 전자빔의 근접효과, 전자빔 레지스트의 특성, 그리고 직접 묘화 후의 처리공정 등에 의해 선폭의 한계가 더욱 제약이 되어 진다.

이 전자빔의 크기가 제작할 수 있는 최소 선폭의 한계이다. 광묘화( PhotoLithograph )기술로 얻을 수 있는 소자의 최소 선폭의 크기는 약 0.2 마이크로 미터이다. 현재의 미세구조의 제작은 광묘화 기술에 의해 대부분 이루어지고 있다. 이 기술을 이용해 얻을 수 있는 최소 선폭은 광원의 파장에 의해 결정되는데 그 이유는 빛의 회절현상 때문이다. 따라서 파장이 짧은 빛일수록 더 작은 선폭의 미세구조를 제작하는데 유리하다.

엑스선은 파장이 수 Å이어서 수 옹그스트롱의 선폭을 갖는 구조의 제작이 가능하다. 이것을 이용하는 기술로서 현재의 기술 수준은 0.1 마이크로미터의 선폭을 제작할 수 있는 수준이지만 간편한 소형 생성장치의 제작에 관한 문제와 묘화용 마스크의 제작상의 문제와 그리고 레지스터에 관련된 물질의 문제등 실용화에 필요한 많은 문제점들을 가지고 있다.

앞으로 반도체 묘화기술과 제작공정의 발전과 극히 얇은 고순도반도체 박막 성장기술과 초미세 구조의 제조기술의 발달로 인하여 전자소자의 축소화는 빠르게 진행이 되어 질것으로 예상이 되어 지나 이러한 기술의 발달로 인하여 소자선폭이 0.1 마이크로미터 미만까지 축소되더라도 0.1마이크로미터 미만의 선폭에서 발생하는 양자효과 (Quantum Effect ) 는 기존 소자의 동작에 많은 장애를 발생시키게 되므로 극복하여야만 할 기술적 난제가 많이 있다.

이와같이 현존 개념의 단위소자나 시스템 구조는 그의 효율적인 설계와 축소를 바탕으로 더욱 나은 성능과 초고집적도를 갖는 소자의 개발은 어느 정도 가능하나 이러한 단위소자나 시스템의 구조변형에 의한 고전적 동작원리의 응용은 곧 한계에 부딪치게 된다. 따라서 테라급 반도체를 개발하기 위하여서는 기존의 트랜지스터를 기본으로 하는 단위소자를 대체할 수가 있는 차세대의 새로운 개념의 물리현상을 응용하는 초미세 단위소자가 필요로 되어 진다.

여기서 새로운 개념의 물리현상의 응용이란 0.1 마이크로미터 이하의 크기의 소자에서 나타나는 양자 역학적 물리현상을 적극적 능동적으로 응용하는 것을 의미한다. 전자소자의 축소화는 필연적으로 전자소자의 양자효과를 야기하게 되었으나 이 양자효과를 전자소자에 오히려 적극적으로 응용하고자 하는 기술이 본 발명의 기술이다.

본 발명은 양자효과 소자의 장점을 살려서 대용량, 초고속, 저전력 그리고 다기능성을 실현케 하는 발명으로서, 그에 사용이 되어지는 콴텀도트는 종래의 자연성장에 의한 불균일한 콴텀도트 형성의 문제점을 완전히 해결하여 언제나 균일한 상태로 반복적인 대량생산을 가능케 하는 기술이다.

제 1 도는 종래 기술로서 이중 SOI 기판을 이용하는 메모리 디바이스의 구성도

제 2 도는 본 발명의 실시예로서 이중 SOI 기판을 이용하는 단전자 디바이스의 구성도

제 3 도는 이중 SOI 기판의 구성도

제 4 도는 이중 SOI 기판상에 콴텀홀을 구성하는 공정을 설명하는 설명도

제 5 도는 콴텀홀을 형성하는 FIB장치의 구성도

제 6 도는 FIB에서 스캔면적을 크게 하여 콴텀홀의 간격을 넓게 하는 것을 설명하는 설명도

제 7 도는 FIB에서 스캔면적을 작게 설정하여 콴텀홀의 간격을 작게하는 것을 설명하는 설명도

제 8 도는 동일 스캔면적하에서 도즈량을 증가시킴에 따른 콴텀홀의 구경변화를 설명하는 설명도

제 9 도는 FIB의 스캔방법을 설명하는 설명도

제 10 도는 FIB에 의하여 콴텀홀을 중첩되게 형성하는 것을 설명하는 설명도

제 11 도는 제 10 도의 상세 단면도

제 12 도는 FIB에 의하여 실제의 콴텀홀을 형성한 것들의 확대사진

제 13 도는 이중 SOI 기판에 FIB를 이용하여 콴털홀을 형성시켰을 때의 상태도

제 14 도는 상기 제 13 도의 상태에서 산화층을 형성시켰을 때의 상태를 설명하는 설명도

제 15 도는 산화층에 의하여 실리콘 콴텀도트를 형성하는 것을 설명하는 설명도

제 16 도는 제 15 도의 상세 설명도

제 17 도는 이중 SOI 기판상에 FIB를 이용하여 실리콘 콴텀도트를 형성한 상태도

제 18 도는 상기 제 17 도의 실리콘 콴텀도트를 이용한 단전자 디바이스의 실시예

제 19 도는 하부가 잘록한 반도체 요철기둥을 이용하여 본 발명의 반도체 콴텀도트를 구성하는 것을 설명하는 설명도

제 20 도는 단일 SOI 기판의 구성도

제 21 도는 단일 SOI 기판상에 선형에칭에 의하여 양자선형찬넬을 형성한 것을 설명하는 설명도

제 22 도는 실리콘 콴텀도트를 형성한 양자선형찬넬 단전자 디바이스에 대한설명도

제 23 도는 실리콘 콴텀도트를 형성한 양자선형찬넬 단전자 디바이스의 실시예

제 24 도는 실리콘 콴텀도트를 형성한 양자선형찬넬형 단전자 디바이스의 실시예

제 25 도는 실리콘 콴텀도트를 형성한 양자선형찬넬 단전자 디바이스의 구성도

제 26 도는 게이트전압의 스캔에 의한 드레인 전류의 히스테리시스 특성을 설명하는 특성그래프

제 26 도는 최대 게이트전압치의 변화에 의한 드레인 전류의 히스테리시스폭의 변화특성도

《도면의 주요부분에 대한 설명》

1:이중 SOI 기판을 이용한 메모리 디바이스 2:소스 3:드레인 4:양자찬넬 5:터널장벽 6:부유게이터 7:게이트 절연체 8:게이트 9:이중 SOI 기판을 이용한 본 발명 단전자 디바이스 10:실리콘 기판 11:소스 12:드레인 13:게이트 14:실리콘 콴텀도트 부유 게이트 15:하위장벽 16:양자찬넬 17:터널장벽 18:게이트 절연체 19:이중 SOI 기판 20:실리콘층 21:하위장벽 22:양자찬넬 23:터널장벽 24:실리콘 층 25,26:실리콘 윗면 27:콴텀 홀 28:이온총 29:상위 콘덴사 렌즈 30:하위 콘덴사 렌즈 31:주사용 스캔코일 33:기판 34:큰 스캔 면적 35:콴텀홀 36:작은 스캔 면적 37:콴텀홀 38,39,40:콴텀홀 41:스캔 최초 위치 42:스캔 최후 위치 43:콴텀홀 44:파동무늬가 형성된 실리콘 요철부 45:파동무늬 요철부 표면 46:갈륨이온 성분층 47:양자산 48:양자골 49:터널장벽 50:내부 산화층 51:실리콘 관텀 도트 52:이온 입자 53:실리콘콴텀 도트 54:이온 성분층 55:산화층 56:터널장벽 57:소스 58:드레인 59:게이트 60:게이트 절연체 61:이온 성분층 62:실리콘 콴텀 도트 63:터널장벽 64:양자찬넬 65:하위장벽 66:실리콘 콴텀도트 단전자 디바이스 67:패턴 68:반도체 기둥 69:하부가 잘록한 기둥 70:실리콘 콴텀도트 71:터널장벽 72:양자찬넬 73:하위장벽 74:레지스트 75:단순 SOI 기판의 구성도 76:상부 실리콘 층 77:절연층 78:하부 실리콘 층 79:선형 찬넬 SOI 기판 80:양자선형 찬넬 81:절연층 82:삼각형 형상의 실리콘 외부 표면층 83:파동무늬 요철부 84:상부장벽 85:실리콘기판 86:실리콘 콴텀 도트 87:이온 성분층 88:게이트 절연충 89:게이트 90:측면 실리콘 콴텀 도트 91:중앙 실리콘 콴텀 도트 92:측면 실리콘 콴텀 도트 93:소스 94:드레인

본 발명에서는 양자효과를 이용할 수 있는 균일한 조건을 가지는 이상적인 콴텀도트를 신속히 대량으로 제작할 수 있게 하며 ,상기 콴텀도트를 이용하여 각종 단전자 디바이스를 제작하는 것이다.

본 발명에서의 콴텀도트를 만드는 방법은 반도체 소재의 표면에 요철형성공정을 행한 후, 상기 반도체 소재의 요철부의 표면으로부터 절연층이 형성되기 시작하여, 시간이 경과함에 따라 상기 반도체 요철부의 내부로 절연층이 확산침투 되어지게 하는 방법을 통하여 상기 반도체 요철부 내에 절연층에 의하여 둘러싸여 지는 반도체 소재의 콴텀도트를 형성하는 것이다.

본 발명에서 말하는 요철이란 전자빔이나 FIB 이온빔등에 의하여 반도체 소재 표면에 파동무늬를 형성하는 것이나, 에칭에 의하여 하부가 잘록한 형태를 가지는 반도체 기둥부를 형성하는 것이나 기타의 다양한 방법에 의하여 요철이 형성되는 것을 포함한다. 본 발명에서 상기의 반도체 콴텀도트를 형성하는 기판으로서는 이중 SOI 기판 또는 단일 SOI 기판을 사용하여 실시예를 보인다.

그러나 본 발명은 실리콘 기판으로만 한정이 되어지지 않고 다른 소재의 반도체 기판에서 그대로 적용을 할 수 있음므로 본 발명은 실리콘 기판에만 한정되어 지지는 아니한다.

또한 본 발명에서는 절연체를 형성하는 데 있어서, 반도체 소재 표면으로부터 반도체 소재 내부로 절연층이 확산침투 되어 지도록 하는 절연층 형성방법을 사용하는 것을 특징으로 하는 발명이며, 실시예로서 반도체 소재의 표면에서부터 열적 분위기하에서 산소를 주입하여 산화실리콘에 의한 산화층을 형성하고 시간이 경과함에 따라 반도체 소재 내부로 산화층이 확산침투하게 하였으나 다른 방법에 의하여서도 절연층이 시간이 경과함에 따라 반도체 소재 표면으로부터 반도체 소재 내부로 확산침투하게 한다면 본 발명에 속한다 할 것이다.

또한 본 발명은 절연층이 이중층으로 또는 단순층으로 이미 형성이 되어진 기판을 사용하게 되는데 이들 절연층들은 단전자 디바이스를 제작함에 있어서, 양자찬넬을 형성하는 기능을 수행하게 된다. 이중층의 절연층이 형성된 기판을 사용할 경우에는 이중의 절연층 사이가 바로 양자찬넬이 되는 것이며, 단순 절연층의 기판을 사용할 경우에는 본 발명의 기술실현 과정에서 단순 절연층 위에 다시 새로운 절연층을 형성하게 되며, 이들 두 절연층 사이에 영역이 양자찬넬로서 기능을 수행할 수 있게 되는 것이다.

본 발명에서의 양자찬넬은 상, 하의 두 개의 절연층으로 이루어 지게 되는 데, 상부의 절연층은 양자효과를 이용할 수 있는 10 나노미터 이하의 극히 얇은 절연층으로서 전자가 통과할 수 있는 터널장벽으로 구성된다.

또한 하부의 절연층은 본 발명에서는 하부장벽이라 용어로 정의하는데 이는 방사선에러를 차단하며 기판과의 기생용량을 줄이는 기능을 수행하며 통상 100나노미터정도의 절연층으로 형성한다. 또한 상, 하의 두 개의 절연층 사이에 형성이 되어지는 양자찬넬은 활성화영역이라고도 칭하며 통상 10 나노미터 이하의 얇은 층으로 하면 완전공핍 영역이 실현되며 기생용량을 획기적으로 줄일 수 있는 효과가 있다.

본 발명에서 만들어 지는 반도체 콴텀도트는 모두 균일한 상태로 일정한 성질을 갖는 것들이며, 생산에 있어서 신속히 작업을 마칠 수가 있는 공정특성을 가진다. 이하에서는 도면을 바탕으로 본 발명을 상세히 설명하여 나가겠다.

제 1 도는 종래의 이중 SOI ( Selicon On Insulator ) 기판을 이용하여 반도체 메모리 디바이스를 구성한 구성도이다. 두 개의 절연체의 장벽사이에 양자찬넬이 형성되며 , 상기 양자찬넬을 통하여 전자가 소스로부터 드레인 방향으로 흐르게 될 때, 게이트(8)의 작동에 의하여 부유게이트(6)에로의 전자의 포획이 결정되어 지게 되는 구조이다. 이러한 구조의 메모리 디바이스에서는 대량의 전류가 이동이 되어 지므로 디바이스의 구동에 있어서 많은 전류의 소모가 따르게 되어 진다.

제 2 도는 본 발명의 단전자 디바이스의 한 실시예로서 이중 SOI 기판을 이용하는 단전자 디바이스의 구성도이다.이는 실리콘 기판위(10)에 하위장벽(15)이 형성되며, 상기 하위장벽위에 다시 터널장벽(17)이 형성된다.

하위장벽과 터널장벽 사이에는 전자가 이동되는 활성화 영역으로서 양자찬넬 (16)이 형성되고, 반도체 소재로 형성이 되는 콴텀도트(14)를 부유게이트로서 상기 터널장벽(17)위에 형성하고, 상기 콴텀도트(14)를 게이트절연체(18)로 덮고, 상기 게이트 절연체 위에 게이트(13)가 형성된 구조이다.

본 발명의 콴텀도트를 이용하여 제작한 단전자(Single Electron) 양자화 기능소자는 전자가 100Å의 초미세 영역에 갖혔을 때 생기는 이산적 에너지 상태나 터널전류등의 양자효과를 이용하는 것이다. 전자는 보통 입자처럼 돌아다니지만 0.1미크론 이하의 영역이 되면 전자파로서의 움직임이 뚜렷해져 절연막을 전자가 통과하는 터널현상을 일으킨다.

이것을 단전자 터널링현상이라고 하는데, 이것은 단 한 개의 전자가 양자점 ( 콴텀도트 )에 들어가고 나가는 하는 물리적인 현상으로서 이러한 현상을 상온에서 실현하기 위해서는 양자점의 크기가 실리콘의 경우 10나노미타 이하로 형성시켜야 한다. 양자화 기능소자의 뼈대는 터널효과의 이용에 있다. 전자를 이차원 평면에 집어 넣을 수 있을 뿐만 아니라, 그 직각 방향 ( 3차원 )으로도 넣을 수 있는 구조를 양자도트 또는 콴텀도트 구조라 하며 , 이것을 이용한 디바이스로는 양자도트 트랜지스터 , 양자도트 메모리 등이 있다.

양자도트 메모리는 알루미늄, 갈륨, 비소 등의 화합물 반도체 재료 중 100Å이하의 도트(상자)속에 양자화된 전자 준위에 신호를 축적해 1 테라비트 이상의 메모리를 실현 할 수도 있다.

제 3 도는 본 발명에서 많이 사용이 되어지는 이중 SOI 기판의 구성도이다. 이는 실리콘의 반도체 소재내에 두 개의 절연층(21,23)이 형성된 기판이다. 본 발명의 단전자 디바이스를 구성함에 있어서, 상기의 두 절연층 중에서 상위의 절연층 (23)은 주로 터널장벽의 역할을 하며, 하위의 절연층(21)은 방사선에라를 차단하며 기판과의 기생용량을 줄이는 기능을 하는 하위장벽의 기능을 수행한다.

또한 상기의 터널장벽(23)과 하위장벽(21)사이의 이차원 반도체 영역은 본 발명에서 양자터널(22)로서의 기능을 담당한다. 최상위의 면(25)은 평면으로 실리콘 소재층(24)으로 형성이 된다.

제 4 도는 이중 SOI 기판상에 콴텀홀을 구성하는 공정을 설명하는 설명도이다. 본 발명은 실리콘을 위시한 반도체 소재의 표면에 무수한 미세한 요철을 형성하는 방법에 의하여 반도체 콴텀도트를 형성하는 기술을 사용한다. 이때 요철을 형성하는 방법으로는 다양한 방법이 있을 수 있으나 본 발명에서 가장 효과적인 방법으로는 전자빔이나 이온빔을 주사하여 반도체 표면부에 무수한 미세한 콴텀홀을 형성하거나, 또는 에칭에 의하여 하부가 잘록한 반도체 기둥을 형성함에 의한 요철면을 형성하는 방법을 사용한다.

제 4 도에서 제12 도에 걸쳐서 본 발명에서 사용이 되어지는 FIB 이온빔에 의한 요철형성에 필수적으로 사용이 되어지는 FIB콴텀홀을 형성하는 것에 대하여 설명을 하겠다. 본 발명의 콴텀도트는 주로 수나노미터의 크기의 사이즈를 많이 사용하게 되는데 수 나노미터 사이즈의 콴텀도트를 만들기 위하여서는 먼저 수 나노미터의 콴텀도트를 형성할 수 있는 환경의 조성이 필요로 되어진다.

본 발명에서는 상기 환경이 반도체 표면에 요철을 형성하는 것을 활용하는 방법을 채택하는데, 여기서는 상기 요철을 형성하는 방법 중에서 FIB 이온빔을 사용하여 반도체 표면에 무수한 콴텀홀을 형성함에 의하여 요철을 형성하는 것을 설명한다. 본 발명에서 사용되어지는 콴텀도트의 크기가 나노미터 단위이므로 이를 형성하기 위한 환경으로서의 요철의 사이즈역시 나노미터 단위일 수 밖에 없다.

제 4 도는 수십나노미터 또는 수나노미터의 구경을 가지는 FIB 이온빔의 스캔에 의하여 반도체의 표면(26)에 수많은 미세한 구멍들을 형성한 것을 나타내는데 상기의 미세한 무수한 구멍들을 콴텀홀(27)이라고 정의한다. 상기의 콴텀홀들 상호간의 간격을 a 라고 표기하고 콴텀홀의 구경을 d 라고 표기한다.

제 5 도는 집중이온빔( FOCUSED ION BEAM )을 주사하는 FIB 장치의 구성을 설명하는 구성도이다. FIB 장치는 종래에 이온주입이나 에칭을 목적으로 개발이 되어진 장치이다. 전자와 전공의 캐리어들을 발생시켜서 반도체의 극성을 변화시키기 위한 목적으로 이온주입을 하거나 금속이나 반도체의 표면에 장시간 주사하여 표면을 에칭하는 장치로 사용이 되어져 왔다.

그러나 본 발명에서는 본 발명의 독특한 방법을 통하여 FIB 이온빔을 주사함에 의하여 규칙적으로 또한 연속적으로 순식간에 나노미터 사이즈의 콴텀홀들을 무수히 형성할 수 있는 콴텀홀 형성장치로 이를 활용한다. FIB 장치를 이용하여 콴텀홀을 형성하는 기술은 본 발명의 콴텀도트를 형성하기 위한 중요하며 강력한 수단중의 하나이다.

FIB 장치에서 이온들을 고속으로 방출시키는 이온총(28)에서 나온 이온빔은 슬리트와 전계와 자계로 구성이 되어지는 콘덴사렌즈(29,30)에 의하여 집중되어 져서 기판(33)에 쏘아지게 된다. 이때 주사용 스캔코일(31)에 의하여 콴텀홀들이 조정되며 주사되어 진다.

본 발명에 의한 콴텀홀을 형성하기 위하여서는 극히 짧은 시간에 스캐닝되어진 이온빔의 순간적인 , 정성적인 엄밀한 분석이 필요로 되어진다. 이온빔에 의한 콴텀홀들을 형성함에 있어서의 가장 고려하여야만 할 요소들은 이온가속전압의 세기, 이온빔의 주사시간, 이온빔의 도즈량, 이온빔의 구경크기, 이온빔 간의 간격 , 스캐닝 면적등이 있다.

일반적인 FIB 장치로서 콴텀홀을 형성하기 위하여서는 종래의 에칭이나 이온주입을 위한 조건보다 훨씬 정교한 조건의 충촉이 요구되어 진다. 콴텀홀을 형성하기 위한 모든 요구조건이 만족이 되어 질 때만 콴텀도트의 형성에 활용 가능한 FIB 장치에 의한 미세한 콴텀홀들이 형성이 되어진다.

FIB 이온빔을 이용하여 콴텀홀을 형성하기 위하여서는 이온주입이 일어나지 않는 이온가속전압이 필요하며, 짧은 주사시간과 과도하지 않은 도즈량이 필수적이라 하겠다.

FIB을 이용하여 콴텀홀을 형성함에 있어서 렌즈에 의하여 포커싱 되어지고 가속전압에 의하여 운동력을 가지게 된 이온빔을 자계에 의하여 콘트롤 하는 상태로 극미세 박막에 스캐닝하게 되면 박막기판의 표면에는 스퍼터링에 의하여 이온빔의 굵기와 동일한 크기의 스폿형상의 콴텀홀들이 규칙적으로 기판위에 형성이 되어진다.

고진공 상태에서 이를 행하게 되면 짧은 시간 이내에 수 백만개의 콴텀홀들을 규칙적으로 형성할 수가 있게 된다. 1 평방밀리미터의 면적의 극 미세 박막의 경우 로 하였을 경우, 불과 수초의 주사 시간에 수백만개의 콴텀홀들을 규칙적으로 형성할 수가 있다. 콴텀홀들의 깊이를 깊게 하기 위하여서는 좀더 시간이 요구된다. 이때 형성이 되어지는 콴텀홀들의 깊이는 박막의 소재에 따라 달라지며 이온빔을 가속하는 가속전압에 따라서도 달라진다.

콴텀홀의 크기는 포커싱 정도를 조절하여서도 조절 가능하다. 본 발명에서는 이온빔의 직경을 수 나노미터에서 수백나노미터의 크기 정도로 포커싱하여 박막의 기판위에 주사하여 콴텀홀을 형성한다. 이와 같이 스캔시간, 가속전압, 스캔면적, 포커싱의 정도 등을 조절함에 의하여 콴텀홀의 크기와 깊이와 간격을 조절할 수가 있다.

이온빔을 가속하기 위한 가속전압에 대하여 고찰하면, 가속전압이 일정수치 이하가 되면 이온의 직진성이 약해지고 기판에 도달하지도 못하거나 이온이 기판의 도달한다고 하더라도 힘이 없으므로 기판의 최상위의 레벨 원자를 뜯어 내지 못하게 된다. 가속전압이 일정수치 이상으로 되면 이온들이 힘있게 가속되어 기판내부 깊숙히 이온이 주입되게 되어 기판의 최상위의 레벨원자를 뜯어 내지 못하게 되므로 이온빔들에 의하여 콴텀홀들을 형성할 수가 없게 되는 것이다.

따라서 본 발명의 콴텀홀을 형성하기 위하여서는 적당한 세기의 가속전압이사용이 되어야만 한다. 이온빔의 주사시간을 고찰하여 보면, 이온빔의 주사시간이 일정시간 이상 오바하게 되면 도즈량이 크지게 되며 이온빔의 직경이 지나치게 크게 형성되어 미세한 콴텀홀을 형성하는 것이 어렵게 된다.

본 발명에서는 미세한 직경의 콴텀홀을 형성하기 위하여서는 기판에 대한 전자빔의 포커싱의 정도를 잘 맞추어야만 하며, 도즈량을 적절히 잘 선택을 하여야만 한다.

스캐닝 면적의 설정은 본 발명의 콴텀홀의 간격 결정하는데 큰 역할을 하게 되는데 상기 스캐닝 면적의 설정에 대하여 고찰하여 보면 다음과 같다. 콴텀홀들의 간격을 조정하기 위해서는 스캐닝면적을 조절하면 된다. 스캐닝면적과 콴텀홀의 간격조절에 대하여서는 도면 제 6 도와 도면 제 7 도를 바탕으로 상세히 설명을 하겠다.

제 6 도와 제 7 도는 스캐닝하는 면적을 제한 함에 의하여 동일한 콴텀홀의 직경 ( d1=d2 )의 환경하에서 콴텀홀들의 간격이 변화시키는 것을 설명한다. 제 6 도와 제 7 도에서는 스캔면적을 s1(34)에서 s2(36)로 변화시키면 ( s1 > s2 ) 콴텀홀들의 간격 a 가 점차 가까워 지는 것을 알수가 있다.

제 8 도는 동일한 스캔면적에서 도즈량을 증가시켜서 콴텀홀의 크기 ( d3,d4,d5 )를 조절하는 것을 설명하는 설명도이다. 스캔면적이 동일하므로 콴텀홀들간의 간격은 모두 동일하고 ( a3=a4=a5 ) , 주사시간을 조절하여 (A)는 2초, (B)는 5 초 (C)는 10분 정도의 시간으로 하였을 경우 도즈량이 증가함에 따라 각 콴텀홀들의 직경이 점차 증가함을 알 수가 있다.

( d3=100나노미터 < d4=500나노미터 < d5=1 마이크론 )

제 9 도는 이온빔의 주사방법을 설명하는 설명도이다. 이온빔을 최초의 위치(41)에서 주사하기 시작하여 최종위치(42)까지 주사를 한 뒤 다시 최종위치부터 반대방향으로 되돌아 오게 하는 반복 주사방법이 바람직하다.

본 발명의 콴텀홀을 형성하기 위한 한가지의 구체적 실시예로서의 조건은 스캐닝 면적을 1 평방 밀리미터, 시간 5초 이내, 도즈량 1X10¹⁶cm^-2, 가속전압 25 - 35㎸, 이온빔의 크기 100나노미터로 하게 되면 수많은 미세한 콴텀홀들을 짧은 시간에 이온빔의 스캐닝에 의하여 형성을 할 수가 있게 된다. 이온빔의 크기는 포커싱의 정도를 조절하여 다양하게 조절이 가능함은 물론이다. 본 발명에서 제안한 구체적인 데이터들은 하나의 실시예에 불과하며, 각 조건마다 구체적인 수치의 변화는 필연적이므로 본 발명은 이러한 수치에 한정이 되어지는 것은 아니다.

제 10 도는 FIB에 의하여 콴텀홀을 중첩되게 형성하는 것을 설명하는 설명도이다. 수나노미터의 콴텀홀(43)의 구경(d)은 스캔면적을 조절하거나, 포커싱을 조정하여 적당한 크기를 얻을 수가 있으며, 콴텀홀과 콴텀홀과의 간격(a)은 콴텀홀의 구경보다 큰 경우, 동일한 경우, 작은 경우 등의 세 가지의 경우로 나눌 수가 있다.간격 a 가 구경 d 보다 큰 경우에는 제 6 도와 같이 콴텀홀이 기판에 흩어져 형성이 되며, 간격 a 가 구경 d 와 같은 경우에는 제 7 도와 같이 콴텀홀이 접하게 되며, 간격 a 가 구경 d 보다 작은 경우에는 제 10 도와 같이 콴텀홀이 서로 중첩이 된 상태로 기판에 형성이 되어 지게 된다. 본 발명에서의 그림에서는 가로방향의 간격과 세로방향의 간격을 같이 그렸으나, 스캔을 조정함으로서 가로방향의 간격과 세로방향의 간격을 달리 할 수도 있다.

제 11 도는 제 10 도의 상세 단면도이다. 단면도를 통하여 콴텀홀(43)의 깊이(h)를 관찰할 수가 있으며, 상기 중첩된 콴텀홀들에 의하여 반도체 기판의 표면이 요철이 형성되는 것을 알 수가 있다. 콴텀홀들에 의하여 형성된 요철면은 단면에서 보면 나모미터 수준의 사이즈의 파동무늬(44)가 형성되어 있는 것을 알 수가 있다.

제 12 도는 FIB에 의하여 실제의 콴텀홀을 형성한 것들의 확대사진이다. 콴텀홀의 구경과 간격을 조절함에 따라 나노미터 사이즈의 파동무늬가 실제로 형성되어 진 것을 알 수가 있다.

제 13 도는 갈륨이온을 이용한 FIB로서 이중 SOI 기판위의 실리콘 표면에 콴텀홀을 형성한 단면을 나타내는 단면도이다. 실리콘의 외부 표면의 모양이 파동무늬요철부 표면(45)를 이룬다. 상기 파동무늬는 갈륨이온의 주사에 의하여 형성이 된 것이다. FIB의 갈륨이온은 실리콘 조직을 뜯어 낼 뿐만아니라 일부의 갈륨이온은 실리콘의 파동무늬요철부표면(45) 내부로 주입이 되어진다. 이때 주입된 갈륨이온의 분포는 가우시안분포 상으로 주입이 되어진다.

파동상의 실리콘 외표면(45)으로부터 가우시안 분포로 분포하는 갈륨이온에 있어서 가장 많은 입자의 농도로 분포하는 부분을 도시한 것이 갈륨이온성분층(46)이다. 갈륨의 이온 입자들은 실리콘 조직의 사이 사이에 이산적으로 분포를 하되 갈륨이온성분층(46)에 가중 집중적으로 분포를 함으로서 파동무늬의 실리콘 외표피층(45)의 내부에 또다른 파동무늬로서 갈륨이온성분층(46)이 형성된다.이때 갈륨이온이 갈륨이온성분층(46)에만 분포한다는 의미는 아니며 갈륨이온성분층(46)의 상하에도 갈륨입자가 부분 부분 이산적으로 분포함은 물론이다. 파동무늬요철부에서 절연체가 형성되지 아니한 반도체 영역중에서 높은 꼭지점을 양자산(47)이라 정의하며, 가장 낮은 지점을 양자골(48)이라 정의를 한다.

제 14 도는 상기 제 13 도의 상태에서 산화층(50)을 형성시킬 때의 상태를 설명하는 설명도이다. 이는 갈륨이온으로 콴텀홀을 형성시킴에 의하여 형성된 파동무늬의 실리콘 외표면(45)으로부터 산소를 주입시키면서 높은 열로 열처리를 행함에 의하여 실리콘 외표면(45)에서 부터 산화층(50)이 내부로 진행이 되어지는 과정을 설명하는 설명도이다.

열적 분위기 속에서 주입 되어지는 산소는 실리콘과 결합하여 산화층을 형성하게 되는 데, 이렇게 형성되어 지는 산화층(50)은 외표면으로부터 형성이 되기 시작되어 시간이 지남에 따라 내부를 향하여 진행이 되어지므로 새로운 산화층(50)의 파동무늬가 내부로 진행이 되어 지게 된다. 이때 실리콘 성분의 파동무늬의 꼭지점인 양자산(47)과 양자골(48)은 산화층에 의하여 자꾸 침식이 진행되어 지므로 시간이 지남에 따라 하부로 이행이 되어지게 된다.

제 15 도는 산화층에 의하여 실리콘 콴텀 도트(51)가 형성되는 것을 설명하는 설명도이다. 제 14 도의 상태에서 시간이 경과함에 따라 산화층은 더욱 더 내부로 진행이 되어지나, 실리콘의 양자골(48)이 터널장벽(49)의 윗표면에 접하게 되어서 더 이상 하부로 산화층이 진행하지 못하게 된 상태가 된다.

실리콘의 양자골(48)은 터널장벽(49)에 의하여 진행이 차단이 되어지나 실리콘의 양자산(47)은 시간이 지남에 따라서 점점 하부로 이동이 되어진다. 실리콘의 양자골(48)이 처음으로 터널장벽(49)에 접하게 될 때부터 파동무늬 요철부 내부에 산화되지 아니한 실리콘은 옆의 실리콘과는 독립되어 섬의 형태를 존래를 하게 된다.

즉 실리콘 양자산(47)은 이 때부터 이웃의 양자산들과는 서로 연하여지지 아니하고 독립적으로 분리가 되기 시작하게 된다. 이와같이 분리되어진 실리콘의 양자산들을 본 발명에서는 실리콘 양자도트 또는 실리콘 콴텀도트(51)라고 명명한다. 산화층은 파동무늬요철부에 형성된 콴텀홀들의 표면으로부터 시작되어 시간의 경과에 따라 내부로 산화층이 확산침투되어 짐에 따라 실리콘 양자골(48)과 양자산(47)이 점차 하부로 이동되다가 실리콘 양자골(48)이 터널장벽(49)에 접할 때부터 실리콘 콴텀도트의 형성이 시작하게 된다.

실리콘 콴텀도트(51)가 형성되기 시작한 후에도 계속 산화층의 확산침투는 진행되어 실리콘 양자산(47)이 하부로 내려 옴에 따라 점차 더 실리콘 콴텀도트 (51)의 크기가 줄어 들게 된다. 본 발명은 이러한 방법에 의하여 실리콘 콴텀도트의 크기를 줄일수가 있게 되어 상온에서 양자효과가 정상적으로 규칙적으로 작용하게 되는 크기까지 줄일 수가 있게 되는 것이다. 이상과 같이 하여 형성이 되는 본 발명에 의한 콴텀도트는 전체적으로 균일하며 고른 분포를 가지며 크기가 동일하게 반복적으로 대량생산을 할 수가 있는 독특한 기술이다.

또한 그 크기를 산화층의 확산침투를 계속 진행함에 의하여 원하는 크기의 작은 사이즈로 얼마든지 만들 수가 있는 큰 특징을 가진다 하겠다. 본 발명에서의콴텀도트를 만드는 기술은 그 소재를 실리콘 기판을 사용한 것과, 산화층에 의하여 절연층을 형성하는 것에 의하여 실시예를 들었으나 본 발명은 소재를 달리하는 반도체 기판과 또다른 절연층을 형성하는 기술에도 극히 용이하게 적용이 가능하며 그러한 영역에 까지 본 발명의 범위가 미칠 수 있음은 물론이다.

즉 본 발명에서 콴텀도트는 형성하는 것은 일반적인 하위장벽과 터널장벽을 가지는 반도체에 기판위에 파동무늬를 형성한 다음, 상기 파동무늬요철부의 반도체 소재의 외피로부터 절연층을 침투시키는 방법에 의하여 반도체의 양자산과 양자골이 반도체 소재의 내부에서 점차 하부로 이행이 되게 하며, 상기 양자골이 상기 터널장벽을 만나게 되었을 때 반도체 소재의 콴텀도트가 형성되게 하는 것을 특징으로 한다.

이때 파동무늬를 형성시키는 방법은 FIB에 의하여 반도체 위에 스캐닝하여 형성시키는 방법과 전자빔을 스캐닝하여 형성하는 방법등이 사용이 되나 바람직 하게는 FIB에 의한 방법이다. FIB에 의하여 이온빔을 스캔닝하게 되면 보다 깊이 있는 파형무늬를 얻는 것이 가능하기 때문이다. 그러나 장비의 개발에 의하여 보다 효율적인 장비로서 파형무늬를 형성하는 것이 기대된다.

제 16 도는 갈륨이온을 이용한 FIB를 사용하여 콴텀도트(51)를 형성하였을 때의 상태에 대한 상세 설명도이다. 갈륨이온이 이온빔으로부터 실리콘 표면에 분사되어 실리콘 표면에서 실리콘을 뜯어내며 실리콘조직이 뜯겨나간 상태로서 표면이 파동무늬형태(45)를 형성 할 때, 일부의 갈륨이온들은 실리콘 표면안으로 주입이 되게 된다. 이때 주입되는 갈륨이온의 분포는 가우시안분포를 하게 된다.

절연층을 형성하기 위하여 열적 분위기 속에서 산소주입을 행하게 되면 산화층이 점차 파동무늬형태의 실리콘 요철부에서 실리콘 내부로 진행이 되어지고 이에 따라 실리콘내부에 주입되어진 갈륨입자들의 일부도 열확산에 의하여 점차 하부로 이행이 되어진다. 즉 갈륨입자들의 일부(52)는 산화층의 내부에 묻히게 되지만 일부는 열확산에 의하여 산화층에 선행하여 하부로 이동이 되게 되는 것이다.

이와같이 이동된 갈륨입자들은 산화막과 실리콘 콴텀도트의 경계면에 위치하게 된다. 콴텀도트의 경계면에 존재하는 이러한 갈륨입자는 엷은 층으로 분포하게 되며, 이 엷게 분포하는 갈륨입자가 엷은 P층을 형성하게 된다. P층을 형성하게 되면 콴텀도트내에 전자가 존재하게 될 때, 실질적으로 전자가 존재하게 될 공간은 P층의 전기적인 성질에 의하여 더욱 구속이 강화되어 지게 된다. 이와 같은 구조는 전자준위의 이산치를 증가시키며 고온동작의 실현성을 더욱 증가되어 지게 한다.

제 17 도는 이중 SOI 기판에 갈륨이온을 사용하는 FIB에 의하여 콴텀도트를 형성하였을 때의 상태를 도식적으로 설명하는 설명도이다.독립적으로 떨어져서 존재하는 실리콘 콴텀도트(53)들의 상부에는 갈륨이온층(54)가 P층으로 존재하며, 상기 갈륨이온층의 외부로 산화층(55)에 의하여 덮이는 구조를 가진다.

제 18 도는 이중 SOI 기판상에 갈륨 FIB를 이용하여 콴텀도트(62)를 형성한 것에 의한 단전자 디바이스의 실시예(66)를 나타낸다. 하위장벽(65)과 터널장벽 (63)사이에 양자찬넬(64)가 형성되며, 상기 터널장벽에 접하여 실리콘 콴텀도트 (62)가 부유게이트로서 존재하며,상기 실리콘 콴텀도트 부유게이트 위에는 게이트절연체(60)가 형성되고, 상기 게이트 절연체와 상기 실리콘 콴텀도트 부유게이트의경계면에는 갈륨이온에 의하여 형성되는 얇은 P층(61)이 존재하며, 상기 게이트 절연체(60) 위에는 게이트(59)가 형성되며 양자찬넬 좌우로 소스(57)와 드레인(58)이 위치하는 것을 특징으로 하는 실리콘 콴텀도트 단전자 디바이스를 구성시킨 실시예를 나타낸 것이다.

제 19 도는 단일 SOI 기판을 이용하는 것으로서 에칭에 의하여 하부가 잘록한 원형 또는 사각형의 실리콘 기둥을 형성한 후 상기 실리콘 기둥의 표면으로부터 절연체를 확산침투시킴에 따라 잘록한 기둥내부에 콴텀도트를 형성하고 절연체에 의한 게이트절연체를 형성함과 동시에 절연체에 의하여 양자찬넬이 형성되는 본 발명의 다른 실시예를 설명하는 설명도이다.

이 방법은 이중 SOI 기판에 전자빔이나 FIB 이온빔을 주사하여 파동무늬를 형성시키는 방법과는 달리, 단일 SOI 기판에 에칭에 의하여 사각형의 기둥 또는 기타 형상의 기둥(68)을 형성한 뒤 이것에 이방성 에칭을 실시하여 기둥의 하부에 더욱 많은 침식을 당하도록 하여 잘록한 형태의 기둥(69)을 형성한 뒤, 상기 잘록한 형태의 실리콘 기둥에 실리콘 표면으로부터 절연층을 형성하기 시작하여, 점차 절연층이 실리콘 기둥내부로 침투함에 따라서 콴텀도트(70)와 양자찬넬(72)이 동시에 형성되게 하는 방법이다.

( A )도는 실리콘의 표면에 패터닝할 패턴(67)의 형상의 한 예를 도시한 것이다.

( B ) 도의 왼쪽그림은 상기 ( A )도 패턴(67)에 의하여 에칭된 단면의 일부를 나타낸 부분 단면도이며 오른 쪽의 그림은 실리콘의 사각형 기둥에 이방성에칭을 실시하여 기둥의 하부가 짤록해 지는 형상(69)으로 에칭이 된 모습을 설명하는 설명도이다. ( C ) 도는 상기 ( B )도의 오른쪽 그림에서 하부가 짤록한 형상의 실리콘 기둥(69)에 열적 분위기에서 산소를 주입하면서 산화시켜 들어 갈 때 실리콘의 표면으로부터 산화가 진행이 되어지게 되며, 시간이 지남에 따라 기둥의 하부의 짤록한 부분은 산화층에 의하여 폐쇄가 되어지는 상태가 형성되게 되는데 이때 산화를 중지시키게 되면 기둥의 하부가 짤록한 형상의 기둥내부에는 실리콘 콴텀도트 (70)가 형성이 되어지게 되는 것이다.

실리콘 기둥의 내부에는 산화층에 의하여 독립되게 존재하는 콴텀도트(70)가 형성됨과 동시에 하위장벽(73)의 위에는 절연층으로 형성이 되어진 산화층(71)이 터널장벽(71)으로 작용이 되어진다. 상기의 산화층의 터널장벽(71)과 원래의 단일 SOI 기판에 형성이 되어져 있던 하부장벽(73) 사이에는 양자찬넬(72)이 형성이 되어 지게 되는 것이다.

( D ) 도는 에칭에 의한 방법으로 하부가 잘록한 실리콘 기둥을 만듦에 있어서, 단일 SOI 기판의 실리콘면에 레지스터(74)를 형성한 뒤 에칭에 의하여 하부가 잘록한 실리콘 기둥을 형성하는 다른 방법을 도시한 것이다. 이방성 에칭에 의하여 하부에는 더욱 에칭이 많이 진행되게 하여 잘록한 기둥이 형성되어 지게 한다. 실리콘을 포함하는 반도체 소재의 표면에 파동무늬의 요철부를 형성하는 방법으로 이온빔 또는 전자빔의 주사에 의해서도 가능하지만 에칭에 의한 하부가 잘록한 기둥을 형성함에 의하여서도 본 발명에서 용이하게 파동무늬의 요철부를 형성할 수가 있다.

제 20 도는 단일 SOI 기판의 구성도이다. 절연층(77)의 위에는 얇은 뚜께의 상부실리콘 층(76)이 형성되어 있고 상기 산화층(77)의 하부에는 비교적 두꺼운 하부실리콘 층(78)이 형성되어져 있다.

제 21 도는 단일 SOI 기판의 상부실리콘층(71)에 에칭을 행하여 양자선형찬넬(80)을 형성하는 것에 대한 설명도이다. 상기 단일 SOI 기판 위의 상부실리콘 층(76)에 에칭을 행하여 삼각형의 단면을 가지는 삼각선형찬넬(80)을 형성한 것인데, 전자의 양자효과를 이용하여 전자를 라인( 선 )으로 한 구조에 넣은 것을 양자세선 구조라고도 한다.

이를 이용한 디바이스는 양자세선 소자가 된다. 양자세선 소자는 전자가 이동하는 두 개의 전극 사이를 횡면치수 ( 20 - 30 나노미타 ) 의 양자세선으로 묶은 소자인데 세선 내부를 전자가 고속으로 달릴 수 있게 된다.

제 22 도는 삼각형의 양자선형찬넬(80)에 터널장벽(81)을 형성하며, 상기 터널장벽(81) 위에실리콘 콴텀도트를 형성하기 위한 과정을 설명하는 설명도이다. 제 21 도의 삼각형의 양자선형찬넬(80)에 열적 분위기에서 일정시간 산소를 주입하면 산화층이 실리콘 외표면 조금 안쪽에서 형성이 되어지는데 이것이 터널장벽(81)의 기능을 하게 된다.

그후 터널장벽의 역할을 하는 산화층(81)의 바깥으로 얇게 형성이 되어 있는 삼각형 형상의 실리콘의 외부 표면층(82)에 전자빔 또는 FIB 이온빔으로 주사하여 파동무늬요철부(83)를 형성하고, 상기 파동무늬요철부(83)상에 다시 열적 분위기에서 산소를 주입하여 산화를 시켜서 제 16 도에서 설명한 것과 같은 방법으로 실리콘 콴텀도트를 형성한다.

제 23 도는 제 22 도에서 형성한 실리콘 콴텀도트를 중심으로 양자선형찬넬 (80)이 형성된 단전자 디바이스의 실시예를 나타낸다. 실리콘 기판(85)의 상부에 하위장벽(84)이 존재하며, 상기 하위장벽(84)위에 삼각형의 실리콘 양자선형찬넬 (80)이 형성되며, 상기 실리콘 양자선형찬넬의 표면 위에 실리콘 콴텀도트(86)이 형성되고, 상기 실리콘 콴텀도트를 게이트 산화층에 의한 게이트절연체(88)가 형성되며 상기 게이트 절연체위에는 게이트(89)가 형성이 되어지는 구조이다.

이때 파동무늬 요철부를 형성하는 수단으로 갈륨 FIB를 사용하게 되면 실리콘 콴텀도트(89)와 게이트절연체(88)와의 경계면에는 갈륨이온들에 의한 P층(87)이 형성이 되어진다. 양자선형찬넬을 형성한 단전자 디바이스를 구성하는 이유로는 고집적화가 가능할 뿐만 아니라 전자의 포획을 센싱할수 있는 양자찬넬을 2차원의 형태로부터 양자선형찬넬과 같은 일차원의 형태로 만듦에 의하여 감도향상이 가능하기 때문이다.

제 24 도는 제 23 도의 삼각형 형상의 양자선형찬넬을 변형시켜서 삼각형의 꼭지점부분을 평면화 하여 삼각형의 양 측면 뿐만 아니라 중앙의 평탄면을 이용할 수 있도록 형성한 형태로서 실리콘 콴텀도트를 형성한 양자선형찬넬형의 단전자 디바이스의 또다른 실시예이다.

제 25 도는 제 24 도의 단전자 디바이스의 실리콘 콴텀도트의 수를 간단화 시켜서 도시한 설명도이다. 상기의 설명에서의 양자선형찬넬을 형성하는 실시예로서 삼각형 단면형상의 것을 설명을 하였으나 특정 단면의 형상에 본 발명은 국한이되어지지않고 다양한 단면형상에도 적용이 가능하다.

반도체 소재의 표면에 콴텀도트를 형성하는 본 발명의 기술을 적용시켜 실시하는 이러한 기술은 모두 본 발명의 영역에 포함이 된다 하겠다.

제 26 도는 게이트전압의 스캔에 의한 드레인전류의 히스테리시스 특성도로서 게이트 전압변화에 따른 소스, 드레인 전류의 변화를 나타내며, 히스테리시스 존재는 메모리 특성을 나타냄을 의미한다.

제 27 도는 최대게이트 전압치의 변화에 의한 드레인전류의 히스테리시스폭의 변화특성도이다. 게이트 전압치를 스캔할 때 순방향과 역방향이 일치하는 전압치인 최대 게이트전압의 변화에 따른 드레인 전류 히스테리시스의 폭 변화를 나타내며, 계단형으로 증가하는 특성은 단전자 메모리 특성을 의미한다.

본 발명의 콴텀도트 형성기술은 종래의 광묘화방법이나 전자빔 묘화방법에 의해서는 구현할 수가 없는 극초미세 구조의 단전자 반도체 소자를 제작할 수 있게 한다. 종래의 자연성장 방법에 의한 콴텀도트는 불균일하며 대량생산이 불가능 하며 동일한 상태로 반복 생산할 수 없다는 한계를 가진데 비하여 본 발명의 콴텀도트는 언제나 균일한 상태로 반복적으로 대량생산을 할 수 있는 기술적 효과를 가진다.

본 발명에서의 양자도트를 이용하는 반도체 소자는 종래의 저온에서만 작동하였던 단전자 소자와는 달리 상온에서 안정된 상태로 작동을 하는 기술적 효과를 가지며 또한 본 발명의 콴텀도트를 형성한 단전자 반도체소자는 메모리소자로서 뿐만 아니라 ON, OFF 기능을 하는 단전자 트랜지스트의 기능을 수행 할 수 있으며, 단순한 단전자 트랜지스트의 기능뿐만아니다 동시에 메모리기능이 가능한 기억기능을 가지는 트랜지스터의 제작이 가능하다.

본 발명의 단전자 반도체소자는 기존의 소자가 수백만개의 전자를 움직여 하나의 트랜지스트기능을 하게 하는 데 비하여 하나의 전자가 곧 하나의 트랜지스트를 가능케 하는 효과도 가지며 이는 차세대의 테라비트급 ( 10¹²비트 = 1천G비트 )기억소자의 제작에 반드시 필요한 기술이다.

Claims (38)

1. 반도체 소재의 표면에 요철을 형성한 후, 상기 반도체 소재의 요철부의 표면으로부터 절연층이 형성되기 시작하도록 하며, 시간이 경과함에 따라 상기 반도체 요철부의 내부로 절연층이 확산침투 되어지게 하여 상기 반도체 요철부 내에 절연층에 의하여 둘러싸여 지는 반도체 소재의 콴텀도트를 형성하는 것을 특징으로 하는 반도체 콴텀도트의 형성방법.
2. 제 1 항에 있어서, 전자빔의 주사에 의하여 반도체 소재의 표면에 파동무늬의 요철을 형성하는 것을 특징으로 하는 반도체 콴텀도트의 형성방법.
3. 제 1 항에 있어서, FIB 이온빔의 주사에 의하여 반도체 소재의 표면에 파동무늬의 요철을 형성하는 것을 특징으로 하는 반도체 콴텀도트의 형성방법.
4. 제 3 항에 있어서, 갈륨이온을 이용한 FIB 이온빔의 주사에 의하여 반도체 소재의 표면에 파동무늬의 요철을 형성하는 것을 특징으로 하는 반도체 콴텀도트의 형성방법.
5. 제 1 항에 있어서, 에칭에 의하여 하부가 잘록한 기둥을 형성함에 의하여 반도체 소재의 표면에 요철을 형성하는 것을 특징으로 하는 반도체 콴텀도트의 형성방법.
6. 제 1 항에서 제 6 항까지의 어느 한 항에 있어서, 반도체 소재가 실리콘인 것을 특징으로 하는 반도체 콴텀도트의 형성방법.
7. 제 1 항에서 제 6 항까지의 어느 한 항에 있어서, 반도체 소재의 요철부의 표면으로부터 열적분위기에서 산소를 주입함에 의하여 산화층에 의한 절연층을 형성하는 것을 특징으로 하는 반도체 콴텀도트의 형성방법.
8. 제 6 항 있어서, 이중 SOI 기판을 사용하는 것을 특징으로 하는 반도체 콴텀도트의 형성방법.
9. 제 6 항 있어서, 단순 SOI 기판을 사용하는 것을 특징으로 하는 반도체 콴텀도트의 형성방법.
10. 이중 SOI 기판의 상면 실리콘 소재의 표면에 요철을 형성한 후, 상기 반도체 소재의 요철부의 표면으로부터 열적분위기 하에서 산소를 주입함에 의하여 산화 절연층이 형성되면서 요철부 내부의 실리콘 소재에 양자산과 양자골을 형성하게 하며, 상기 산화 절연층이 시간이 경과함에 따라 상기 반도체 요철부의 내부로 확산침투가 진행되어 질 때 상기 양자골이 SOI 기판의 터널장벽에 맞닺게 되어 터널장벽과 요철부의 산화 절연층에 의하여 실리콘 콴텀도트가 형성되어 지는 것을 특징으로 하는 반도체 콴텀도트의 형성방법.
11. 제 10 항에 있어서, 실리콘 소재의 요철부 내부에 산화 절연층과 실리콘소재사이에 P층을 형성하는 것을 특징으로 하는 반도체 콴텀도트의 형성방법.
12. 제 10 항 또는 제 11 항에 있어서, 갈륨이온을 사용하는 갈륨 FIB 이온빔의 주사에 의하여 반도체 소재의 표면에 파동무늬의 요철을 형성하는 것을 특징으로 하는 반도체 콴텀도트의 형성방법.
13. 반도체 소재의 표면에 요철을 형성한 후, 상기 반도체 소재의 요철부의 표면으로부터 절연층이 형성되기 시작하도록 하며, 시간이 경과함에 따라 상기 반도체 요철부의 내부로 절연층이 확산침투 되어지게 될 때 P층을 형성하는 이온이 열적 확산을 통하여 하방으로 이동되어 요철부 내부에 형성된 절연층과 반도체 소재사이의 경계면에 얇은 P층을 형성하는 것을 특징으로 하는 반도체 콴텀도트의 형성방법.
14. 단순 절연층을 가지는 반도체 기판의 상면 반도체 소재의 표면에 에칭을 행하여 하부가 잘록한 형태의 반도체 기둥을 형성한 후, 절연층을 확산침투시킴에 의하여, 상기 하부가 잘록한 형태의 실리콘 반도체 소재의 표면으로부터 절연층이 형성되기 시작하도록 하며, 시간이 경과함에 따라 상기 반도체 요철부의 내부로 절연층이 확산침투 되어 하부의 잘록한 기둥부를 절연층에 의하여 폐쇄하여 지게 하여, 상기 반도체 기둥 내에 절연층에 의하여 둘러싸여 지는 반도체 소재의 콴텀도트를 형성하는 것을 특징으로 하는 반도체 콴텀도트의 형성방법.
15. 절연층위에 반도체 소재가 단순 적층된 반도체 기판의 상부에 에칭을 행하여 임의형상의 단면 모양의 양자선형찬넬 형성하고, 상기 양자선형찬넬부의 외표면의 바깥면에 절연부를 확산침투시키는 주입법에 의한 반도체소재의 표층내부로 얇은 절연층을 형성하고, 상기 절연층 위에 얇은층으로 존재하는 반도체 소재의 표면부에 요철부를 형성하고, 상기 반도체 소재의 요철부의 표면으로부터 절연층이 시작되어 점차 시간이 경과함에 따라 상기 반도체 요철부의 내부로 절연층이 확산침투 되어지게 하여 상기 반도체 요철부 내에 절연층에 의하여 둘러싸여 지는 반도체 소재의 콴텀도트를 형성하는 것을 특징으로 하는 반도체 콴텀도트의 형성방법
16. 제 14항 또는 제 15 항에 있어서, 반도체 소재가 실리콘 인것을 특징으로 하는 반도체 콴텀도트의 형성방법.
17. 제 14 항 또는 제 15 항에 있어서, FIB 이온빔에 의하여 요철부를 형성하는 것을 특징으로 하는 반도체 콴텀도트의 형성방법.
18. 반도체 기판안에 하위장벽이 형성되며, 상기 하위장벽위에 다시 터널장벽이 형성되고 상기 하위장벽과 터널장벽 사이에는 전자가 이동되는 활성화 영역으로서 양자찬넬이 형성되고, 상기 터널장벽위에 게이트절연체를 형성하고 상기 게이트 절연체위에 게이트를 형성하며, 양자찬넬 좌,우에 각각 소스와 드레인이 형성되어 지며, 터널장벽과 게이트절연체 사이에는 부유게이트를 형성하되 상기 부유게이트는 절연층이 확산침투 되는 것에 의하여 절연층 내부에 형성되는 반도체 소재의 콴텀도트로 형성하는 것을 특징으로 하는 단전자 디바이스.
19. 제 18 항에 있어서, 콴텀도트의 크기가 10나노미터 이하의 것을 특징으로 하는 단전자 디바이스.
20. 제 18 항 또는 제 19 항에 있어서, 콴텀도트의 경계면에 P층이 형성되는 것을 특징으로 하는 단전자 디바이스.
21. 제 18 항에 있어서, 전자빔의 주사에 의하여 반도체 소재의 표면에 파동무늬의 요철을 형성하며, 상기 요철부의 표면으로부터 열적분위기에서 산소를 주입함에 의하여 산화층에 의한 절연층을 형성하는 것에 의하여 콴텀도트를 형성하는 것을 특징으로 하는 단전자 디바이스.
22. 제 18 항에 있어서, FIB 이온빔의 주사에 의하여 반도체 소재의 표면에 파동무늬의 요철을 형성하며, 상기 요철부의 표면으로부터 열적분위기에서 산소를 주입함에 의하여 산화층에 의한 절연층을 형성하는 것에 의하여 콴텀도트를 형성하는 것을 특징으로 하는 단전자 디바이스.
23. 제 18 항에 있어서, 에칭에 의하여 하부가 잘록한 기둥을 형성함에 의하여 반도체 소재의 표면에 요철을 형성하며, 상기 요철부의 표면으로부터 열적분위기에서 산소를 주입함에 의하여 산화층에 의한 절연층을 형성하는 것에 의하여 콴텀도트를 형성하는 것을 특징으로 하는 단전자 디바이스.
24. 제 18 항 또는 제 19 항 또는 제 21 항 또는 제 22 항 또는 제 23 항중의 어느 한 항에 있어서,반도체 소재가 실리콘인 것을 특징으로 하는 단전자 디바이스.
25. 하위장벽으로서의 기능을 하는 절연층위에 반도체 소재가 단순 적층된 반도체 기판의 상부에 에칭을 행하여 반도체 소재의 양자 선형찬넬 형성하고, 상기 양자선형찬넬에 주입법에 의하여 반도체 소재 양자선형찬넬 외표면 조금 안쪽에 선형찬넬형상의 절연층을 형성함으로서 터널장벽을 만들며, 상기 하위장벽과 터널장벽 사이에는 전자가 이동되는 활성화 영역으로서 선형 양자찬넬이 형성되고, 상기 터널장벽위에는 게이트절연체를 형성하고 상기 게이트 절연체 위에 게이트를 형성하며, 양자선형찬넬 전,후에 각각 소스와 드레인을 형성하며, 터널장벽과 게이트절연체 사이에는 부유게이트를 형성하되, 상기 부유게이트는 절연층이 확산침투 되는것에 의하여 반도체 소재의 콴텀도트로 절연층 내부에 형성되는 것을 특징으로 하는 단전자 디바이스.
26. 제 25 항에 있어서, 반도체 소재가 실리콘 인것을 특징으로 단전자 디바이스.
27. 제 25 항 또는 제 26항에 있어서, 절연층이 확산침투 되는 것에 의하여 반도체 소재의 콴텀도트로 절연층 내부에 형성되는 부유게이트는 전자빔이나 이온빔에 의하여 반도체 소재의 양자선형찬넬의 최외표피면에 요철부를 형성함에 의하여 이루어지는 것을 특징으로 단전자 디바이스.
28. 제 25 항 또는 제 26항에 있어서, 양자선형찬넬의 단면형상이 삼각형의 꼭지점 부분을 평면화 하여 삼각형의 양 측면 뿐만 아니라 중앙의 평탄면을 이용할 수 있도록 형성한 것을 특징으로 하는 단전자 디바이스.
29. 극히 미세한 크기의 콴텀홀을 형성하기 위하여 가속전압을 가하여 고속으로 방출되어지는 이온총을 이용하여 이온을 방출시키며, 상기 방출되어진 이온빔은 슬리트와 전계와 자계로 구성되어지는 콘덴사 렌즈를 통하여 집중화 되어지며, 주사용 스캔코일에 의하여 이온빔이 스캔되어 지며, 상기 방출되어진 이온빔들이 기판내로 주입되어 기판 내부에 박혀지지않고 기판의 표면조직을 이온빔과 동일 형상으로 뜯어내도록 하여, 기판상에 수많은 미세한 크기의 구멍을 규칙적으로 일정간격을 두고 형성하게 하는 것을 특징으로 하는 콴텀홀 형성방법.
30. 제 29 항에 있어서, 미세한 구멍의 크기 d 보다 규칙적 일정간격 a 의 크기가 큰 것을 특징으로 하는 콴텀홀 형성방법.
31. 제 29 항에 있어서, 미세한 구멍의 크기 d 와 규칙적 일정간격 a 의 크기가 동일한 것을 특징으로 하는 콴텀홀 형성방법.
32. 제 29 항에 있어서, 미세한 구멍의 크기 d 보다 규칙적 일정간격 a 의 크기가 작은 것을 특징으로 하는 콴텀홀 형성방법.
33. 제 29 항에서 제 33항까지의 어느 한 항에 있어서, 가속전압이 25- 35㎸ 로 한것을 특징으로 하는 콴텀홀 형성방법.
34. 제 29 항에서 제 33항까지의 어느 한 항에 있어서, 콴텀홀의 크기가 100나노미터 이하의 크기를 특징으로 하는 콴텀홀 형성방법.
35. 제 29 항에서 제 33항까지의 어느 한 항에 있어서, 스캐닝 시간을 1 평방밀리미터당 1분 이내의 크기로 제한 하는 것을 특징으로 하는 콴텀홀 형성방법.
36. 제 29 항에서 제 33항까지의 어느 한 항에 있어서, 콴텀홀의 크기와 간격을 조정하는 것을 스캔면적을 조정하는 것에 의하는 것을 특징으로 하는 콴텀홀 형성방법.
37. 제 29 항에서 제 33항까지의 어느 한 항에 있어서, 콴텀홀의 크기를 포커싱을 조절하여 결정하는 것을 특징으로 하는 콴텀홀 형성방법.
38. 제 29 항에서 제 33항까지의 어느 한 항에 있어서, 기판의 소재가 실리콘인 것을 특징으로 하는 콴텀홀 형성방법.