KR100327565B1 - Output voltage level adjuster of bias circuit - Google Patents
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- 230000004044 response Effects 0.000 claims abstract description 19
- 230000001360 synchronised effect Effects 0.000 claims description 5
- 238000001914 filtration Methods 0.000 claims description 3
- 238000005086 pumping Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
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Abstract
본 발명은 바이어스 회로의 출력 전압 레벨 조정장치에 관한 것으로서, 특히 외부로부터 출력 전압의 레벨을 조정하기 위한 N개의 데이터를 입력받는 입력 수단과, 입력 수단으로부터의 2N개의 데이터 값을 디코딩하여 출력 전압 레벨을 조정하기 위한 레벨 선택신호를 발생하는 디코딩 수단과, 디코딩 수단으로부터 출력된 레벨 선택신호에 응답하여 출력 전압 레벨을 조정하는 기준 클럭 신호를 발생하는 출력 전압 레벨 선택 수단과, 출력 전압 레벨 선택 수단으로부터 출력된 기준 클럭 신호에 응답하여 출력 전압의 레벨을 동기시켜 출력하는 위상동기루프 수단을 구비하는 것을 특징으로 한다. 따라서, 본 발명은 외부로부터 입력된 데이터의 조합으로 바이어스 전압의 레벨을 가변시킬 수 있다. 또한, 본 발명은 사용자에 의해 임의로 전압의 레벨을 결정할 수가 있으므로 테스트 회로에 사용될 경우 불량 분석에 대한 디버깅이 쉬워진다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an output voltage level adjusting device of a bias circuit, and more particularly, an input means for receiving N data for adjusting the level of an output voltage from an external source, and decoding an output voltage by decoding 2 N data values from the input means. Decoding means for generating a level selection signal for adjusting the level, output voltage level selecting means for generating a reference clock signal for adjusting the output voltage level in response to the level selection signal output from the decoding means, and output voltage level selecting means. And phase synchronizing loop means for synchronizing and outputting the level of the output voltage in response to the reference clock signal output from the same. Therefore, the present invention can vary the level of the bias voltage with a combination of data input from the outside. In addition, the present invention can determine the voltage level arbitrarily by the user, so that when used in the test circuit, debugging of the failure analysis is easy.
Description
본 발명은 바이어스 전압 발생 장치에 관한 것으로서, 특히 외부로부터 입력된 데이터를 입력받아 원하는 출력 전압의 전위를 가지도록 출력 전압의 크기를 조정할 수 있는 바이어스 회로의 출력 전압 레벨 조정장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bias voltage generator, and more particularly, to an output voltage level adjusting device of a bias circuit capable of adjusting the magnitude of an output voltage to receive data input from the outside and to have a potential of a desired output voltage.
일반적으로 바이어스 전압 발생 장치는 반도체 분야 내지 산업 전자 분야에서 바이어스 전압을 필요로 하는 회로의 경우에 적용되며, 클럭 신호를 기본으로 하는 회로의 경우에도 어느 분야이든지 적용되고 있다. 또한, 바이어스 전압 발생장치는 메모리 분야, 그 중에서 싱크로너스 디램을 포함하여 클럭 신호에 동작 가능한 메모리 분야의 회로 설계에서도 유용하게 적용되고 있다.Generally, the bias voltage generator is applied to a circuit requiring a bias voltage in the semiconductor field or the industrial electronics field, and is applied to any field even in a circuit based on a clock signal. In addition, the bias voltage generator is also usefully applied to the circuit design of the memory field, including a synchronous DRAM, which can operate on a clock signal.
이러한 바이어스 전압 발생 장치는 주로 저항을 이용한 전압 분주 방식을 사용하게 되는데, 이 회로 설계의 경우에는 회로 설계가 간단하다. 그러나, 공정을 거친 후에는 회로 설계상 사양에 맞지 않는 회로가 만들어질 수 있으며, 이를 디버깅하는데에도 매우 까다롭다는 문제점이 있다. 또한, 바이어스 전압 발생 장치는 통상적으로 출력 전압의 레벨이 어느 범위에 고정되어 있기 때문에 특정한 응용 분야의 회로에만 적용되어 범용성이 떨어지는 등 사용상의 한계를 가진다.The bias voltage generator mainly uses a voltage division method using a resistor. In this circuit design, the circuit design is simple. However, after the process, a circuit that does not meet the specifications in the circuit design may be made, which is very difficult to debug. In addition, since the bias voltage generator is usually fixed at a certain level of the output voltage, the bias voltage generator has a limitation in use, such as being applied only to a circuit of a specific application field and having a low versatility.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 일정 전압의 레벨로 고정되어 있는 바이어스 전압의 레벨을 사용자의 의도대로 조정할 수 있는 바이어스 회로의 출력 전압 레벨 조정장치를 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide an output voltage level adjusting device of a bias circuit that can adjust a level of a bias voltage fixed at a constant voltage level according to a user's intention in order to solve the problems of the prior art.
도 1은 본 발명에 따른 바이어스 회로의 출력 전압 레벨 조정장치를 나타낸 블록도이며,1 is a block diagram showing an output voltage level adjusting device of a bias circuit according to the present invention;
도 2는 본 발명에 따른 바이어스 회로의 출력 전압 레벨 조정장치에 사용된 위상동기루프 수단의 기능 블록도이다.2 is a functional block diagram of a phase locked loop means used in the output voltage level adjusting device of the bias circuit according to the present invention.
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
20: 입력 수단20: input means
30: 디코딩 수단30: decoding means
40: 출력 전압 레벨 선택 수단40: output voltage level selection means
42: 카운팅 수단42: counting means
44: 스위칭 수단44: switching means
50: 위상동기루프 수단50: phase locked loop means
상기 목적을 달성하기 위하여 본 발명의 장치는 외부로부터 출력 전압의 레벨을 조정하기 위한 N개의 데이터를 입력받는 입력 수단과, 상기 입력 수단으로부터의 2N개의 데이터 값을 디코딩하여 출력 전압 레벨을 조정하기 위한 레벨 선택신호를 발생하는 디코딩 수단과, 상기 디코딩 수단으로부터 출력된 레벨 선택신호에 응답하여 출력 전압 레벨을 조정하는 기준 클럭 신호를 발생하는 출력 전압 레벨 선택 수단과, 상기 출력 전압 레벨 선택 수단으로부터 출력된 기준 클럭 신호에 응답하여 출력 전압의 레벨을 동기시켜 출력하는 위상동기루프 수단을 구비하는 것을 특징으로 한다.In order to achieve the above object, the apparatus of the present invention provides an input means for receiving N data for adjusting the level of an output voltage from the outside, and adjusting the output voltage level by decoding 2 N data values from the input means. Decoding means for generating a level selection signal for outputting, output voltage level selecting means for generating a reference clock signal for adjusting an output voltage level in response to the level selection signal output from said decoding means, and outputting from said output voltage level selecting means; And phase synchronizing loop means for synchronizing and outputting the level of the output voltage in response to the received reference clock signal.
본 발명의 장치에 있어서, 상기 입력 수단은 N≥1의 데이터를 입력받는다.In the apparatus of the present invention, the input means receives data of N≥1.
본 발명의 장치에 있어서, 상기 출력 전압 레벨 선택 수단은 클럭 신호에 응답해서 입력된 2N개의 데이터 값을 카운팅하는 카운팅 수단과, 상기 디코딩 수단으로부터 출력된 레벨 선택신호에 응답하여 상기 카운팅 수단으로부터 데이터들 중에서 한 데이터를 선택하도록 해당 스위치를 스위칭하는 스위칭 수단을 포함하여 이루어진다.In the apparatus of the present invention, the output voltage level selecting means includes counting means for counting 2 N data values input in response to a clock signal, and data from the counting means in response to a level selection signal output from the decoding means. Switching means for switching the corresponding switch to select one of the data.
또한 본 발명의 장치에 있어서, 상기 위상동기루프 수단은 상기 출력 전압 레벨 선택 수단으로부터 출력된 클럭신호를 검출하는 위상 주파수 검출기와, 상기 위상 주파수 검출기를 통해서 검출된 신호에 응답하여 전하를 펌핑하는 전하 펌프와, 상기 전하 펌프로부터 출력된 신호를 저주파수에서만 필터링하는 저역 필터와, 상기 저역 필터를 통과한 출력 전압이 일정 레벨로 동기화되지 않을 경우 이를 보상하기 위한 주파수를 발진하는 전압 제어 발진기와, 상기 전압 제어 발진기로부터 출력된 신호를 분주하여 다시 위상 주파수 검출기로 피이드백하는 분주기를 포함하여 이루어진다.Also in the apparatus of the present invention, the phase-locked loop means includes a phase frequency detector for detecting a clock signal output from the output voltage level selecting means, and a charge pumping charge in response to the signal detected through the phase frequency detector. A pump, a low pass filter for filtering the signal output from the charge pump only at a low frequency, a voltage controlled oscillator for oscillating a frequency for compensating when the output voltage passing through the low pass filter is not synchronized to a predetermined level, and the voltage And a divider which divides the signal output from the control oscillator and feeds it back to the phase frequency detector.
본 발명에 의하면, 입력 데이터의 조합에 따라 위상동기루프 수단으로 입력되는 기준 클럭 신호의 주파수가 변경되어 출력 전압의 레벨을 원하는 범위로 얻을 수 있다.According to the present invention, the frequency of the reference clock signal input to the phase synchronous loop means is changed in accordance with the combination of the input data to obtain the level of the output voltage in a desired range.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1은 본 발명에 따른 바이어스 회로의 출력 전압 레벨 조정장치를 나타낸 블록도로서, 이를 참조하면 바이어스 회로의 출력 전압 레벨 조정장치는 다음과 같은 구성을 가진다.1 is a block diagram showing an output voltage level adjusting device of a bias circuit according to the present invention. Referring to this, the output voltage level adjusting device of a bias circuit has the following configuration.
본 발명에 따른 바이어스 회로의 출력 전압 레벨 조정장치는 외부로부터 출력 전압의 레벨을 조정하기 위한 2 비트의 데이터를 입력받는 입력 수단(20)과, 입력 수단(20)의 데이터 값을 디코딩하여 출력 전압 레벨을 조정하기 위한 레벨 선택신호를 발생하는 디코딩 수단(30)과, 디코딩 수단(30)으로부터 출력된 레벨 선택신호에 응답하여 출력 전압(Vout) 레벨을 조정하는 기준 클럭 신호(Vref)를 발생하는 출력 전압 레벨 선택 수단(40)과, 출력 전압 레벨 선택 수단(40)으로부터 출력된 기준 클럭 신호(Vref)에 응답하여 출력 전압(Vout)의 레벨을 동기시켜 출력하는 위상동기루프 수단(50)으로 구성된다.The output voltage level adjusting device of the bias circuit according to the present invention includes an input means 20 which receives two bits of data for adjusting the level of the output voltage from the outside, and decodes the data value of the input means 20 to output the output voltage. Decoding means (30) for generating a level selection signal for adjusting the level, and reference clock signal (Vref) for adjusting the output voltage (Vout) level in response to the level selection signal output from the decoding means (30). Output phase level selection means 40 and phase synchronization loop means 50 for synchronizing and outputting the level of output voltage Vout in response to the reference clock signal Vref output from output voltage level selection means 40. It is composed.
상기와 같이 구성된 본 발명의 출력 전압 레벨 선택 수단(40)은 리셋 신호가 활성화되기 전까지 클럭 신호에 응답해서 입력된 2 비트의 데이터 값을 카운팅하는 카운팅 수단(42)과, 디코딩 수단(30)으로부터 발생된 레벨 선택신호에 응답하여 4개의 스위치들(S1∼S4) 중에서 해당 스위치가 스위칭되어 카운팅 수단(42)으로부터 데이터 값을 전송하는 스위칭 수단(44)을 가진다.The output voltage level selecting means 40 of the present invention configured as described above includes counting means 42 for counting a data value of two bits input in response to a clock signal until the reset signal is activated, and from the decoding means 30. In response to the generated level selection signal, among the four switches S1 to S4, the corresponding switch is switched to have a switching means 44 for transmitting a data value from the counting means 42.
한편, 본 발명은 설명의 간략화를 위해 입력 수단(20)에 입력되는 데이터를 2 비트로 한다.In the meantime, in the present invention, for the sake of simplicity, the data input to the input means 20 is 2 bits.
도 2는 본 발명의 바이어스 회로의 출력 전압 레벨 조정장치에 사용된 위상동기루프 수단의 기능 블록도이다.Fig. 2 is a functional block diagram of the phase locked loop means used in the output voltage level adjusting device of the bias circuit of the present invention.
이를 참조하면, 위상동기루프 수단은 출력 전압 레벨 선택 수단으로부터 출력된 클럭신호(Vref)를 검출하는 위상 주파수 검출기(51), 위상 주파수 검출기(51)를 통해서 검출된 신호에 응답하여 전하를 펌핑하는 전하 펌프(52), 전하 펌프(52)로부터 출력된 신호를 저주파수에서만 필터링하는 저역 필터(53), 저역 필터(53)를 통과한 출력 전압이 일정 레벨로 동기화되지 않을 경우 이를 보상하기 위한 주파수를 발진하는 전압 제어 발진기(54), 전압 제어 발진기(54)로부터 출력된 신호를 분주하여 다시 위상 주파수 검출기(51)로 피이드백하는 분주기(55)를 포함한다.Referring to this, the phase-lock loop means pumps charge in response to the signal detected through the phase frequency detector 51 and the phase frequency detector 51 which detect the clock signal Vref output from the output voltage level selection means. When the output voltage passing through the charge pump 52, the low pass filter 53 for filtering the signal output from the charge pump 52 only at a low frequency, and the low pass filter 53 is not synchronized to a predetermined level, A voltage controlled oscillator 54 that oscillates, and a divider 55 that divides the signal output from the voltage controlled oscillator 54 and feeds back to the phase frequency detector 51.
본 발명에 의한 출력전압 레벨 조정장치의 작동은 사용자가 출력 전압(Vout), 즉 바이어스 전압의 레벨을 결정하기 위해 외부 핀을 통하여 2비트의 데이터(D0,D1)를 입력 수단(20)으로 입력하면 디코딩 수단(30)이 입력 수단(20)으로부터 입력된 데이터를 4비트의 데이터값으로 디코딩하여 출력 전압(Vout) 레벨을 조정하기 위한 레벨 선택신호를 발생한다. 이에 출력 전압 레벨 선택 수단(40)은 카운팅 수단(42)을 통해서 클럭신호에 응답하여 입력된 데이터값을 카운팅하고, 스위칭 수단(44)을 통해서 디코딩 수단(30)으로부터 발생된 레벨 선택신호에 응답하여 해당 스위치가 온되도록 작동시킨다. 예를 들면, 출력 전압 레벨 선택 수단(40)은 D0의 데이터 값이 0이고 D1의 데이터 값이 0일 경우 카운팅 수단(42)의 최하위비트(LSB) 출력 단자에 연결된 제 1 스위치(S1)가 온 되며, D1의 데이터 값이 0이고 D0의 데이터 값이 1일 경우 제 2 스위치(S2)가 온 된다. 그리고, D1의 데이터 값이 1이고 D0의 데이터 값이 0일 경우 제 3 스위치(S3)가 온 되며, D1의 데이터 값이 1이고 D0의 데이터 값이 1일 경우 제 4 스위치(S4)가 온 된다. 그러면 출력 전압 레벨 선택 수단(40)은 온 된 스위치에 의해 카운팅 수단(42)으로부터 전송된 데이터 신호를 기준 클럭 신호(Vref)로 발생한다. 그 다음 위상동기루프 수단(50)은 출력 전압 레벨 선택 수단(40)으로부터 인가된 기준 클럭 신호(Vref)에 응답하여 출력 전압(Vout)의 레벨을 동기시켜 출력한다. 좀 더 상세하게 위상동기루프 수단(50)은 위상 주파수 검출기(51)를 통해서 입력되어지는 클럭신호(Vref)의 위상을 검출한 후에 검출된 위상차 만큼의 주파수를 보상하기 위하여 전하 펌프(52)를 통해서 원하는 주파수 레벨로 록킹하도록 전하를 펌핑한다. 이어서 록킹된 출력 전압은 저역 필터(53)를 통해서 저주파수에서 필터링되어 일정한 레벨의 전위를 가지는 바이어스 전압(Vout)을 발생한다. 그러나, 위상동기루프 수단(50)은 바이어스 전압(Vout)이 소정 전위로 출력되지 않을 경우 전압 제어 발진기(54)를 통해서 이를 보상하기 위한 주파수를 발진한 후에 전압 제어 발진기(54)로부터 출력된 신호를 분주기(55)를 통해서 분주한 후에 다시 위상 주파수 검출기(51)로 피이드백한다.The operation of the output voltage level adjusting device according to the present invention allows the user to input two bits of data D0 and D1 to the input means 20 through an external pin to determine the output voltage Vout, that is, the level of the bias voltage. Then, the decoding means 30 decodes the data input from the input means 20 into a 4-bit data value to generate a level selection signal for adjusting the output voltage Vout level. The output voltage level selection means 40 counts the data value input in response to the clock signal through the counting means 42, and responds to the level selection signal generated from the decoding means 30 through the switching means 44. To activate the switch. For example, when the data value of D0 is 0 and the data value of D1 is 0, the output voltage level selecting means 40 has a first switch S1 connected to the least significant bit (LSB) output terminal of the counting means 42. When the data value of D1 is 0 and the data value of D0 is 1, the second switch S2 is turned on. When the data value of D1 is 1 and the data value of D0 is 0, the third switch S3 is turned on. When the data value of D1 is 1 and the data value of D0 is 1, the fourth switch S4 is turned on. do. The output voltage level selecting means 40 then generates a data signal transmitted from the counting means 42 by the on switch as a reference clock signal Vref. The phase locked loop means 50 then synchronizes and outputs the level of the output voltage Vout in response to the reference clock signal Vref applied from the output voltage level selector 40. More specifically, the phase synchronization loop means 50 detects the phase of the clock signal Vref input through the phase frequency detector 51 and then uses the charge pump 52 to compensate for the frequency of the detected phase difference. The charge is pumped through to lock to the desired frequency level. The locked output voltage is then filtered at low frequency through low pass filter 53 to generate a bias voltage Vout having a constant level of potential. However, the phase-locked loop means 50 outputs a signal output from the voltage controlled oscillator 54 after oscillating a frequency for compensating it through the voltage controlled oscillator 54 when the bias voltage Vout is not output at a predetermined potential. Is dispensed through the divider 55 and then fed back to the phase frequency detector 51.
한편, 본 발명의 실시예에서는 외부 데이터의 비트 수를 2비트로 한정하여 사용하였지만 외부 입력 데이터의 비트 수를 조정한다면 바이어스 전압의 레벨을 더욱 더 세분화시킬 수 있다.Meanwhile, in the embodiment of the present invention, the number of bits of the external data is limited to 2 bits, but the level of the bias voltage can be further subdivided by adjusting the number of bits of the external input data.
본 발명에 의하면, 외부로부터 입력된 데이터의 조합으로 바이어스 전압의 레벨을 가변시킬 수 있기 때문에 전자 회로 분야 중 DC 바이어스 회로를 사용하거나 또는 정확한 전압 레벨을 요구하는 회로에 유용하게 사용할 수 있다. 또한, 반도체 칩 내에서 바이어스와 같은 출력 전압의 레벨을 사용하는 회로를 구현할 경우 저항값을 가지고 구현하는 회로 설계에 비해 공정상의 파라미터를 좀 더 자유롭게 조정할 수 있으며, 사용자에 의해 임의로 전압의 레벨을 결정할 수가 있으므로 테스트 회로에 사용될 경우 불량 분석에 대한 디버깅이 쉬워진다. 따라서, 본 발명은 경제적인 비용이 감소될 수 있으며, 생산성 향상에도 크게 기여할 수 있는 효과가 있다.According to the present invention, since the level of the bias voltage can be changed by a combination of data input from the outside, it can be usefully used in a circuit which requires a DC bias circuit or an exact voltage level in the field of electronic circuits. In addition, when implementing a circuit that uses an output voltage level such as a bias in a semiconductor chip, process parameters can be more freely adjusted than a circuit design implemented with a resistance value, and the voltage level can be arbitrarily determined by a user. This makes it easier to debug fault analysis when used in test circuits. Therefore, the present invention can reduce the economic cost, there is an effect that can greatly contribute to the productivity improvement.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980023667A KR100327565B1 (en) | 1998-06-23 | 1998-06-23 | Output voltage level adjuster of bias circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980023667A KR100327565B1 (en) | 1998-06-23 | 1998-06-23 | Output voltage level adjuster of bias circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000002759A KR20000002759A (en) | 2000-01-15 |
| KR100327565B1 true KR100327565B1 (en) | 2002-04-17 |
Family
ID=19540461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980023667A KR100327565B1 (en) | 1998-06-23 | 1998-06-23 | Output voltage level adjuster of bias circuit |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100327565B1 (en) |
-
1998
- 1998-06-23 KR KR1019980023667A patent/KR100327565B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000002759A (en) | 2000-01-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130122 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20140116 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20150116 Year of fee payment: 14 |
|
| FPAY | Annual fee payment |
Payment date: 20160119 Year of fee payment: 15 |
|
| FPAY | Annual fee payment |
Payment date: 20170117 Year of fee payment: 16 |
|
| LAPS | Lapse due to unpaid annual fee |