KR100522204B1

KR100522204B1 - The apparatus of reducing lock-up time in phase locked loop

Info

Publication number: KR100522204B1
Application number: KR10-2004-0020600A
Authority: KR
Inventors: 김재환
Original assignee: 삼성탈레스 주식회사
Priority date: 2004-03-26
Filing date: 2004-03-26
Publication date: 2005-10-18
Also published as: KR20050095294A

Abstract

본 발명은 위상동기루프에서 주파수 천이시에 분주된 기준 주파수와 출력 주파수를 동기 시키는 데 소요되는 락업 타임으로 인해서 주파수가 천이되는 시간이 결정되어지는 문제점을 해결하기 위해, 분주된 기준 주파수와 분주된 출력 주파수가 동기 되지 않았을 경우 분주기 제어부가 제1 분주기의 기준 주파수 분주비와 제2 분주기의 출력 주파수 분주비를 일정배수만큼 비율을 높게 변경시켜 기준 주파수와 출력 주파수의 파장을 짧게 함으로써 락업 타임을 단축시키는 장치를 제공한다. The present invention solves the problem that the frequency transition time is determined due to the lock-up time required to synchronize the divided reference frequency and the output frequency during the frequency shift in the phase-locked loop. When the output frequency is not synchronized, the divider control unit locks up the frequency of the reference frequency and the output frequency by changing the ratio of the reference frequency divider ratio of the first divider and the output frequency divider ratio of the second divider by a certain multiple. Provided is an apparatus for shortening time.

Description

A device that reduces the lockup time in a phase-locked loop circuit {THE APPARATUS OF REDUCING LOCK-UP TIME IN PHASE LOCKED LOOP}

본 발명은 위상동기루프회로에 관한 것으로, 특히 기준 주파수와 출력 주파수를 동기 시키는 데 소요되는 시간인 락업 타임에 관한 것이다. The present invention relates to a phase locked loop circuit, and more particularly, to a lockup time, which is a time required to synchronize a reference frequency and an output frequency.

통상적으로 RF(Radio Frequency)장비는 주파수원을 필요로 한다. 그리고 특정 전압을 입력 받으면 특정 주파수를 생성하는 VCO(Voltage Controlled Oscillator : 전압 제어 발진기)를 그 주파수원으로서 사용한다. 그러나 VCO 단독으로는 주변회로와 외부환경요인 등의 영향을 받아서 안정적인 주파수원으로 사용할 수가 없게 되는데, 이에 따라 출력 주파수를 초기에 생성되었던 주파수에 동기 시키기 위해서 위상동기루프회로를 사용한다. Typically, RF (Radio Frequency) equipment requires a frequency source. And when a specific voltage is input, VCO (Voltage Controlled Oscillator) that generates a specific frequency is used as the frequency source. However, the VCO alone cannot be used as a stable frequency source due to the influence of peripheral circuits and external environmental factors. Therefore, a phase-locked loop circuit is used to synchronize the output frequency with the frequency initially generated.

통상적인 위상동기루프의 동작을 살펴보면 RF장비의 VCO에서 출력되는 출력 주파수와 OSC(Oscillator)에서 출력되는 기준 주파수를 위상 비교기에서 비교하여 두 주파수간의 위상차를 출력한다. 그리고 그 양 또는 음의 위상차에 따라 VCO에 입력되는 제어 전압을 조절함으로써 항상 기준 주파수와 동기된 주파수가 VCO에서 발생되도록 한다. Referring to the operation of a conventional phase-locked loop, a phase comparator compares an output frequency output from a VCO of an RF device with a reference frequency output from an osc (oscillator) and outputs a phase difference between the two frequencies. The control voltage input to the VCO is adjusted according to the positive or negative phase difference so that a frequency synchronized with the reference frequency is always generated in the VCO.

이러한 통상적인 위상동기루프회로의 블록 구성도를 나타낸 도면인 도 1을 참조하여 살펴보면, 기준 주파수(F_OSC)를 발생하는 OSC(100), 기준 주파수(F_OSC)와 출력 주파수(F_OUT)의 위상차를 검출하고, 그 위상차에 따른 제어 전류를 루프 필터(108)로 출력하는 위상 비교기(104), 위상 비교기(104)로부터 입력되는 제어 전류에 따른 제어 전압을 VCO(108)로 출력하는 루프 필터(106), 그리고 루프 필터(106)로부터 제어 전압을 입력 받아 그 제어 전압에 따른 특정 주파수를 발생하는 VCO(108)로 구성되어 있다.These conventional diagram of illustrating a block diagram of a phase locked loop circuit also Fig Referring to 1, a reference frequency (F _{OSC) OSC} (100) for generating a reference frequency (F _OSC) and the output frequency (F _OUT) A phase comparator 104 for detecting a phase difference and outputting a control current according to the phase difference to the loop filter 108 and a loop filter for outputting a control voltage according to the control current input from the phase comparator 104 to the VCO 108. And a VCO 108 that receives a control voltage from the loop filter 106 and generates a specific frequency according to the control voltage.

그러나 통상적인 RF장비에서 사용하는 고주파를 OSC(100)에서 생성할 수 없기 때문에, OSC(100)에서 출력되는 기준 주파수(F_OSC)와 출력 주파수(F_OUT)를 비교하기 위해서는, VCO(108)에서 출력되는 출력 주파수(F_OUT)를 정확하게 일정 비율(N)로 나눔으로써 같은 주파수 성질을 가지고 있는 저주파를 만들어야 할 필요성이 생긴다. 따라서 출력 주파수(F_OUT)를 입력 받아 이를 일정 비율(N)로 분주하여 비교 주파수(Fp)를 출력하는 역할을 하는 N분주기(110)가 필요하다. 또한 OSC(100)에서 생성되는 주파수의 대역이 넓으면 넓을수록 생성 가능한 기준 주파수(F_OSC)의 수가 줄어들게 되기 때문에, 이러한 주파수 대역의 낭비를 막기 위해서 기준 주파수(F_OSC)를 입력 받고 이 주파수가 일정 비율(R)에 의해 분주된 기준 주파수(Fr)를 출력하는 R분주기(102)가 필요하다.However, since the high frequency used in the conventional RF equipment cannot be generated by the OSC 100, in order to compare the reference frequency F _OSC and the output frequency F _OUT output from the OSC 100, the VCO 108 may be used. By dividing the output frequency (F _OUT ) outputted by N by a certain ratio (N), it is necessary to make a low frequency with the same frequency characteristics. Therefore, an N divider 110 is required, which receives an output frequency F _OUT and divides it at a predetermined ratio N to output a comparison frequency Fp. In addition, since the wider the band of frequencies generated by the OSC 100, the smaller the number of reference frequencies F _{OSC that} can be generated, the reference frequency F _OSC is input in order to prevent waste of such frequency bands. An R divider 102 for outputting the reference frequency Fr divided by a predetermined ratio R is required.

그러므로 R분주기(102)가 분주된 기준 주파수(Fr)를 위상 비교기(104)에 출력하고, N분주기(110)가 비교 주파수(Fp)를 위상 비교기(104)에 출력하면, 위상 비교기(104)는 입력 받은 두 주파수를 비교하여 그 두 주파수의 양의 위상차 또는 음의 위상차를 검출하고, 그 위상차에 따른 제어 전류를 루프 필터(106)로 출력한다. 그리고 루프 필터(106)는 위상 비교기(104)로부터 제어 전류를 입력 받고, 그 제어 전류에 따른 제어 전압을 VCO(108)로 출력한다. 따라서 VCO(108)에서는 궤환루프를 통한 미세한 제어전압변화로 보상된 출력 주파수(F_OUT)가 출력되게 된다.Therefore, when the R divider 102 outputs the divided reference frequency Fr to the phase comparator 104, and the N divider 110 outputs the comparison frequency Fp to the phase comparator 104, the phase comparator ( 104 compares two input frequencies to detect a positive phase difference or a negative phase difference between the two frequencies, and outputs a control current according to the phase difference to the loop filter 106. The loop filter 106 receives a control current from the phase comparator 104 and outputs a control voltage according to the control current to the VCO 108. Therefore, the VCO 108 outputs the output frequency F _OUT compensated by the minute control voltage change through the feedback loop.

도 2는 통상적인 위상동기루프회로의 분주된 기준 주파수(Fr), 비교 주파수(Fp)와, 위상 비교기(104)에서 출력되는 제어 전류(Icp), 그리고 락 검출 신호의 예를 나타낸 도면이다. 도 2를 참조하여 살펴보면, R분주기(102)가 출력하는 분주된 기준 주파수(Fr)의 위상과 N분주기(110)가 출력하는 비교 주파수(Fp)의 위상이 어긋나 있다가 점차 시간이 지남에 따라 같아지는 것을 보이고 있다. 위상 비교기(104)에서 이러한 두 주파수 간의 위상차가 검출되면, 그 위상차에 따른 제어 전류(Icp)가 루프 필터(108)로 출력된다. 그리고 이러한 위상차가 점차 줄어들어서 더 이상 발생하지 않게 되면 위상 비교기(104)에서 출력되는 락(Lock) 검출 신호에서 락이 검출되게 되는데, 이러한 락이 검출되면 분주된 표준 주파수(Fr)와 비교 주파수(Fp)는 동기가 된 것을 의미한다. 이러한 락 검출 신호에서 락이 검출되기까지 걸리는 시간을 락업 타임이라고 하며, 이 락업 타임 내에서는 RF장비가 기준 주파수(F_OSC)와 출력 주파수(F_OUT)가 동기되지 않은 상태이기 때문에 정상적인 동작을 할 수 없다. 따라서 이러한 락업 타임이 길다면 그 만큼 RF장비가 정상적인 동작을 할 수 없는 시간이 길어진다는 문제점이 있다.2 is a diagram showing an example of a divided reference frequency Fr, a comparison frequency Fp, a control current Icp output from the phase comparator 104, and a lock detection signal of a conventional phase-locked loop circuit. Referring to FIG. 2, the phase of the divided reference frequency Fr output by the R divider 102 and the phase of the comparison frequency Fp output by the N divider 110 are gradually shifted over time. Depending on what is being shown. When the phase comparator 104 detects a phase difference between these two frequencies, the control current Icp according to the phase difference is output to the loop filter 108. When the phase difference gradually decreases and no longer occurs, a lock is detected in a lock detection signal output from the phase comparator 104. When such a lock is detected, the divided standard frequency Fr and the comparison frequency Fp are detected. Means motivated. The time taken until the lock is detected in the lock detection signal is called a lockup time. Within this lockup time, the RF device can operate normally because the reference frequency (F _OSC ) and the output frequency (F _OUT ) are not synchronized. none. Therefore, if the lockup time is long, there is a problem in that the length of time that the RF equipment cannot operate normally.

그런데 위상동기루프회로는 안정적인 주파수원을 제공하는 것 이외에도 출력 주파수(F_OUT)를 분주하는 분주비(N)를 변화시킴으로써 출력 주파수(F_OUT)를 전혀 다른 주파수로 천이 시키는 역할을 하기도 한다. 예를 들어 현재 위상동기루프회로의 분주 기준 출력 주파수(Fr)는 80KH_Z, 출력 주파수(F_OUT)가 800MH_Z, 그리고 N분주기(108)의 분주비(N)가 1/10000로서 현재 동기가 되어있는 상태를 가정하였을 경우 N분주기(108)의 분주비(N)를 1/9900로 변화시킨다면 N분주기(108)에서는 80.8KH_Z의 비교 주파수(Fp)를 출력한다. 따라서 위상 비교기(104)는 이 두 주파수 80KH_Z와 80.8KH_Z를 비교하고, 그 두주파수의 차이인 -0.8KH_Z에 해당하는 제어 전류를 루프 필터(106)로 출력하고, 루프 필터(106)는 위상 비교기(104)로부터 출력되는 제어 전류를 입력 받아서 그 제어 전류에 따른 제어 전압을 VCO(108)로 출력한다. 따라서 VCO(108)에서는 처음 출력되던 800MH_Z의 출력 주파수(F_OUT)가, 8KH_Z에 N분주기(108)의 분주비(1/10000)의 역수인 10000을 곱한 8MH_Z가 낮아진 792MH_Z로 천이하게 된다.However, a phase locked loop circuit also serves to shift the stable frequency source in addition to providing the output frequency (F _OUT) frequency division ratio (N) the output frequency (F _OUT) by changing the frequency division to a different frequency. For example, the divided reference output frequency Fr of the current phase locked loop circuit is 80KH _Z , the output frequency F _OUT is 800MH _Z , and the division ratio N of the N divider 108 is 1/10000. Assuming that the state is set to 1, if the division ratio N of the N divider 108 is changed to 1/9900, the N divider 108 outputs a comparison frequency Fp of 80.8 KH _Z. Therefore, the phase comparator 104 compares these two frequencies 80KH _Z and 80.8KH _Z , outputs a control current corresponding to the difference of the two frequencies of -0.8KH _Z to the loop filter 106, and loop filter 106. The control unit receives a control current output from the phase comparator 104 and outputs a control voltage according to the control current to the VCO 108. Therefore, VCO 108, the output to the first output frequency of the 800MH _Z (F _OUT), the release is multiplied by the reciprocal of the division ratio 10000 (1/10000) of the N frequency divider 108 in the _Z 8KH 8MH lower 792MH _Z _Z It is a transition.

앞에서 설명한 예와 같이 VCO(108)에서 출력되는 출력 주파수(F_OUT)가 800MH_Z에서 792MH_Z로 천이하는 것을 주파수 도약이라 한다. 도 3은 위상동기루프회로를 이용해서 주파수를 도약 시킬 때에 주파수의 변화를 나타낸 도면이다. 도 3을 참조하여 살펴보면, 초기 주파수 F₁에서 주파수 F₂로 도약하는 경우, 기준 주파수에 동기 되어있는 F₁에서 주파수 도약에 따른 주파수의 위상을 고정시키기 위해 주파수가 F₂를 중심으로 흔들리다가 락업 타임이 지나면 주파수가 고정되는 것을 보이고 있다. 그러나 이러한 락업 타임은 기준 주파수(F_OSC)의 주기가 고정되어 있음에 따라서 그 시간적 길이가 고정되어 있었다. 그렇기 때문에 주파수 도약 시에 고정적인 소요시간이 되어 전체적인 주파수 도약 시간을 증가시킨다는 문제점이 있다.The output frequency (F _OUT) output from the VCO (108) as in the previously described example is referred to as the frequency hopping that the transition from 800MH _Z by 792MH _Z. FIG. 3 is a diagram showing a change in frequency when the frequency is hopped using a phase locked loop circuit. FIG. Referring to FIG. 3, when the frequency jumps from the initial frequency F ₁ to the frequency F ₂ , the frequency fluctuates around the F ₂ to fix the phase of the frequency according to the frequency jump from the F ₁ synchronized with the reference frequency. It shows that the frequency is fixed after the lockup time. However, this lock-up time was fixed in time length as the period of the reference frequency (F _OSC ) is fixed. Therefore, there is a problem in that the fixed time required for frequency hopping increases the overall frequency hopping time.

따라서 본 발명의 목적은 위상동기루프회로에서 출력 주파수를 기준 주파수에 동기시키는데 소요되는 락업 타임을 단축시킬 수 있도록 하는 장치를 제공함에 있다. Accordingly, an object of the present invention is to provide an apparatus for shortening the lockup time required for synchronizing an output frequency to a reference frequency in a phase locked loop circuit.

상술한 목적을 달성하기 위한 본 발명은, 기준 주파수를 발생하는 OSC(Oscilator)와, 상기 기준 주파수를 가변되는 제1 분주비로 분주하는 제1 분주기와, 입력되는 제어 전압에 따라 출력 주파수를 발생하는 VCO(Voltage Controlled Oscillator)와, 상기 출력 주파수를 가변되는 제2 분주비로 분주하는 제2 분주기와, 상기 제1, 제2 분주기에서 각각 출력되는 주파수들 간의 위상차를 검출하고, 상기 두 주파수의 위상 동기 여부를 나타내는 락 검출 신호와 상기 위상차에 대응되는 제어 전류를 출력하는 위상 비교기와, 상기 위상 비교기에서 출력된 상기 제어 전류에 대응되는 상기 제어 전압을 발생하여 상기 VCO에 인가하는 루프 필터와, 상기 락 검출 신호가 상기 위상 동기 상태를 나타내지 않는다면 상기 제1, 제2 분주비를 락업 타임 단축을 위한 분주비로 변경시키고, 이후 상기 락 검출 신호가 상기 위상 동기 상태를 나타낸다면, 변경된 상기 제1, 2 분주비를 복원시키는 분주기 제어부를 구비한다.The present invention for achieving the above object, an OSC (Oscilator) for generating a reference frequency, a first divider for dividing the reference frequency at a variable first division ratio, and generates an output frequency in accordance with the input control voltage A voltage controlled oscillator (VCO), a second divider for dividing the output frequency with a variable second divider ratio, and a phase difference between frequencies output from the first and second dividers, respectively, A phase comparator for outputting a lock detection signal indicating whether the phase is synchronized with the control current corresponding to the phase difference, a loop filter for generating the control voltage corresponding to the control current output from the phase comparator and applying it to the VCO; If the lock detection signal does not indicate the phase synchronization state, change the first and second division ratios to a division ratio for shortening a lock-up time, After the surface on which the lock detecting signal indicates the phase-locked state, and a frequency divider control section for reconstructing the first and second frequency division ratio is changed.

이하 본 발명의 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 도면들 중 동일한 구성 요소들은 가능한 한 어느 곳에서든지 동일한 부호들로 나타내고 있음에 유의해야 한다. 하기 설명 및 첨부 도면에서 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. It should be noted that the same elements in the figures are represented by the same numerals wherever possible. In the following description and the annexed drawings, detailed descriptions of well-known functions and configurations that may unnecessarily obscure the subject matter of the present invention will be omitted.

본 발명이 적용된 실시 예에 따른 위상동기루프회로의 블록 구성도를 나타내고 있는 도 4를 참조하여 살펴보면, 통상적인 위상동기루프회로의 구성과 같이 기준 주파수(F_OSC)를 발생하는 OSC(100), 기준 주파수(F_OSC)와 출력 주파수(F_OUT)의 위상차를 검출하고 그에 따른 제어 전류를 연결된 루프 필터(106)로 출력하는 위상 비교기(104), 위상 비교기(104)로부터 입력되는 제어 전류에 따른 제어 전압을 VCO(108)로 출력하는 루프 필터(106), 그리고 루프 필터(106)로부터 제어 전압을 입력 받아서 그 제어 전압에 따른 특정 주파수를 발생하는 VCO(108), VCO(108)로부터 입력되는 출력 주파수(F_OUT)를 일정 비율(N)로 분주하고, 출력 주파수(F_OUT)를 분주한 비교 주파수(Fp)를 위상 비교기(104)로 출력하기 위한 N분주기(110)와 OSC(100)로부터 입력되는 기준 주파수(F_OSC)를 일정 비율(R)로 분주하고, 분주된 기준 주파수(Fr)를 위상 비교기(104)로 출력하기 위한 R분주기(102), 그리고 R분주기(102)와 N분주기(110)를 제어하기 위한 분주기 제어부(400)를 구비한다.Referring to FIG. 4, which shows a block diagram of a phase-locked loop circuit according to an embodiment to which the present invention is applied, the OSC 100 generating a reference frequency F _OSC as in the configuration of a conventional phase-locked loop circuit, The phase comparator 104 and phase comparator 104 for detecting the phase difference between the reference frequency F _OSC and the output frequency F _OUT and outputting the control current according to the connected loop filter 106. A loop filter 106 for outputting a control voltage to the VCO 108, and a VCO 108 and a VCO 108 that receive a control voltage from the loop filter 106 and generate a specific frequency according to the control voltage. The N divider 110 and the OSC 100 for dividing the output frequency F _OUT at a constant ratio N and outputting the comparison frequency Fp dividing the output frequency F _OUT to the phase comparator 104. The reference frequency (F _OSC ) input from R divider 102 for dividing at the rate R, outputting the divided reference frequency Fr to the phase comparator 104, and for controlling the R divider 102 and the N divider 110. The frequency divider controller 400 is provided.

이러한 분주기 제어부(400)의 동작을 나타내는 도 5를 참조하여 살펴보면, 분주기 제어부(400)는 위상 비교기(104)로부터 락 검출 신호를 입력 받아, (500)단계에서 락이 검출되었는지를 확인한다. 그리고 락이 검출되었다면 계속 락이 검출되었는지를 확인한다. 그리고 (500)단계에서 락이 검출되지 않았다면 (502)단계에서 R분주기(102)로 R값을 일정수(K)배 증가시키는 분주기 제어신호를 출력하고, N분주기(110)로 N값을 일정수(K)배 증가시키는 분주기 제어신호를 출력하여, R분주기(102)의 분주비(R)와 N분주기(110)의 분주비(N)를 각각 일정수(K)배 한 분주비로 변경시킨다. Referring to FIG. 5 illustrating the operation of the divider control unit 400, the divider control unit 400 receives a lock detection signal from the phase comparator 104 and checks whether a lock is detected in operation 500. If a lock is detected, check whether the lock is detected. If the lock is not detected in operation 500, a divider control signal for increasing the R value by a predetermined number (K) times is output to the R divider 102 in operation 502, and the N value is input to the N divider 110. Outputs a divider control signal for increasing the predetermined number (K) times, and divides the division ratio R of the R divider 102 and the division ratio N of the N divider 110 by a predetermined number (K), respectively. Change to one division ratio.

따라서 락이 검출되지 않으면, 분주된 기준 주파수(Fr)와 비교 주파수(Fp)가 통상적인 위상동기루프회로에서 보다 일정수(K)배가 되는 고주파가 된다. 일 예를 들어 설명하면 OSC(100)에서 출력되는 기준 주파수(F_OSC)가 8MH_Z, R분주기(102)의 분주비가 1/100(즉, R은 1/100)일 때에 분주 기준 주파수(Fr)는 80KH_Z가 된다. 또한 VCO(108)에서 출력되는 출력 주파수(F_OUT)가 800MH_Z일 때 N분주기(110)의 분주비가 1/10000(즉, N은 1/10000)일 때 비교 주파수(Fp)는 80KH_Z가 출력되며, 출력 주파수(F_OUT)는 800MH_Z로 고정된다. 그러나 N분주기의 분주비를 1/9900으로 변화시킬 경우 출력 주파수(F_OUT)는 앞에서 통상적인 위상동기루프회로에서의 주파수 도약에 대한 설명에서와 같은 과정을 통해 792MH_Z로 도약하게 된다. 그런데 여기서 본 발명의 실시 예에 따라 R분주기(102)의 분주비(R)와 N분주기(110)의 분주비(N)를 분주기 제어부(400)의 분주기 제어신호(406,408)에 따라 2배(즉, K는 2)로 할 경우, R분주기(102)의 분주비(R)는 1/50이 되어 분주 기준 주파수(Fr')은 160KH_Z가 되고, N분주기(110)의 분주비(N)는 1/4950이 되어 비교 주파수(Fp')는 161.6KH_Z가 된다. 따라서 통상적인 위상동기루프회로에서 80KH_Z의 분주 기준 주파수(Fr)가 1초 동안 80000번의 진동이 이루어지는 데 반해 본 발명에서는 160KH_Z의 분주 기준 주파수(Fr')를 사용함으로써 1초 동안 160000번의 진동이 이루어진다. 따라서 위상동기루프회로의 동작에 따라 일정 시간동안 분주 기준 주파수와 비교 주파수를 동기 시키기 위해 두 주파수를 비교하는 횟수는 통상적인 위상동기루프회로에서보다 2배가 되며 따라서 분주 기준 주파수(Fr')에 비교 주파수(Fp')를 동기 시키는 데 소요되는 시간인 락업 타임(300)은 그만큼 단축된다. 여기서 사용한 예는 일정수(K)가 '2'인 경우를 들어 설명하였지만, 본 발명에서 언급하고 있는 일정수(K)는 '2'에 국한되는 것이 아니며, 이 일정수(K)는 본 발명이 적용되는 RF장비와 주파수의 상태에 따라 장비 시험을 통해 결정된 값을 사용하도록 한다.Therefore, if the lock is not detected, the divided reference frequency Fr and the comparison frequency Fp become a high frequency, which is a certain number (K) times higher than that in the conventional phase-locked loop circuit. Described, for example if the reference frequency (F _OSC) outputted from the OSC (100) 8MH _Z, R frequency divider 102, frequency division ratio of 1/100 (i.e., R is 1/100), a reference frequency when the frequency divider ( Fr) becomes 80KH _Z. In addition, when the output frequency (F _OUT ) output from the VCO 108 is 800MH _Z , when the division ratio of the N divider 110 is 1/10000 (that is, N is 1/10000), the comparison frequency (Fp) is 80KH _Z. Is output and the output frequency (F _OUT ) is fixed at 800MH _Z. However, if the frequency division ratio of the N divider is changed to 1/9900, the output frequency (F _OUT ) jumps to 792MH _Z through the same process as described above for the frequency hopping in the conventional phase-locked loop circuit. However, according to the exemplary embodiment of the present invention, the division ratio R of the R divider 102 and the division ratio N of the N divider 110 may be applied to the divider control signals 406 and 408 of the divider controller 400. Therefore, if it is doubled (that is, K is 2), the division ratio R of the R divider 102 becomes 1/50, and the division reference frequency Fr 'becomes 160KH _Z , and the N divider 110 ), The division ratio N is 1/4950, and the comparison frequency Fp 'is 161.6 KH _Z. Therefore, in the conventional phase-locked loop circuit, the frequency division frequency (Fr) of 80KH _Z oscillates 80000 times in one second, whereas in the present invention, the frequency reference frequency (Fr ') of 160KH _Z uses 160000 vibrations in one second. This is done. Therefore, according to the operation of the phase-locked loop circuit, the number of times of comparing the two frequencies for synchronizing the divided reference frequency and the comparison frequency for a predetermined time is twice that of the conventional phase-locked loop circuit, and thus compared to the divided reference frequency (Fr '). The lockup time 300, which is a time required to synchronize the frequency Fp ', is shortened by that amount. The example used here has been described in the case where the predetermined number K is '2', but the predetermined number K mentioned in the present invention is not limited to '2', and the predetermined number K is the present invention. Depending on the state of the RF equipment and frequency to which this applies, use the values determined by the equipment test.

그리고 분주기 제어부(400)는 (502)단계에서 R분주기(102)와 N분주기(110)의 분주비(R값과 N값)가 일정수(K)배 한 분주비로 변경되었다면, (504)단계로 진행하여 락이 검출되었는지 다시 확인한다. 그리고 락이 검출되었다면, 즉 분주된 기준 주파수(Fr)와 비교 주파수(Fp)가 동기가 된 상태라면, (508)단계로 진행하여 (502)단계에서 일정수(K)배 한 R분주기(102)와 N분주기(110)의 분주비인 R값과 N값을 다시 원래의 값으로 복원시키는 복원 제어신호를 R분주기(102)와 N분주기(110)로 각각 출력하여 R분주기(102)와 N분주기(110)의 분주비를 복원시킨다. 그리고 (500)단계로 진행하여 락이 검출되었는지를 다시 확인한다. 그러나 락이 검출되지 않는 상태, 즉 분주된 기준 주파수(Fr)와 비교 주파수(Fp)가 동기가 아직 이루어지지 않은 상태라면, (506)단계에서 현재 R분주기(102)와 N분주기(110)의 분주비(R값과 N 값)를 일정수(K)배로 변경한 상태를 그대로 유지하도록 하고, 다시 (504)단계에서 락이 검출되었는지를 확인한다. In step 502, if the frequency division ratio (R value and N value) of the R frequency divider 102 and the N frequency divider 110 is changed to a division ratio that is a predetermined number (K) times, ( Proceed to step 504) to check again whether a lock is detected. If the lock is detected, i.e., if the divided reference frequency Fr and the comparison frequency Fp are synchronized, the process proceeds to step 508, where an R divider 102 is multiplied by a predetermined number K in step 502. ) And an R control signal for restoring the R value and the N value, which are the division ratios of the N divider 110, to the original value, respectively, to the R divider 102 and the N divider 110, respectively. ) And the division ratio of the N divider 110. The process proceeds to step 500 where it is checked again whether a lock is detected. However, if the lock is not detected, that is, the divided reference frequency Fr and the comparison frequency Fp have not been synchronized yet, the current R divider 102 and the N divider 110 are performed in step 506. The state where the division ratio (R value and N value) of is changed to a certain number (K) times is maintained as it is, and it is checked again in step 504 whether a lock is detected.

도 6은 본 발명이 적용된 실시 예에 따른 위상동기루프회로의 분주된 기준 주파수(Fr'), 비교 주파수(Fp')와, 위상 비교기(104)에서 출력되는 제어 전류(Icp'), 그리고 락 검출 신호의 예를 나타낸 것이다. 이 도 6을 통상적인 위상동기루프회로의 분주된 기준 주파수(Fr), 비교 주파수(Fp)와, 위상 비교기(104)에서 출력되는 제어 전류(Icp), 그리고 락 검출 신호의 예를 보이고 있는 도 2와 비교하여 보면 락 신호가 검출되는 동안에는 분주 기준 주파수(Fr')와 비교 주파수(Fp')의 파장이 락 검출 신호에 락이 검출되지 않을 때에는 짧고, 락이 검출될 때에는 긴 것을 보이고 있다. 그러므로 락이 검출되지 않을 때에는 일정 시간 내에 통상적인 위상동기루프회로에서 두 주파수의 주기를 비교하는 횟수는 증가하게 되고, 따라서 두 주파수가 동기 되는 시간은 더 짧아지게 된다. FIG. 6 shows the divided reference frequency Fr ', the comparison frequency Fp', the control current Icp 'output from the phase comparator 104, and the lock of the phase-locked loop circuit according to the embodiment to which the present invention is applied. An example of the detection signal is shown. 6 shows an example of the divided reference frequency Fr, the comparison frequency Fp, the control current Icp output from the phase comparator 104, and the lock detection signal of the conventional phase-locked loop circuit. Compared with Fig. 2, the wavelengths of the divided reference frequency Fr 'and the comparison frequency Fp' are short when the lock detection signal is not detected while the lock signal is detected, and long when the lock signal is detected. Therefore, when the lock is not detected, the frequency of comparing the periods of the two frequencies in the conventional phase-locked loop circuit increases within a predetermined time, and thus the time for synchronizing the two frequencies becomes shorter.

또한 본 발명이 적용된 실시 예에 따른 위상동기루프회로를 이용한 주파수 도약시의 주파수의 예를 보이고 있는 도 7을, 통상적인 위상동기루프회로를 이용한 주파수 도약시의 주파수의 예를 보이고 있는 도 3과 비교하여 살펴보면, 도 7의 락업 타임이 분주 기준 주파수(Fr')와 비교 주파수(Fp')의 파장이 짧아짐에 따라 도 3의 락업 타임보다 단축된 것을 보이고 있다. 또한 락업 타임이 지나게 되면 다시 분주 기준 주파수(Fr)에 비교 주파수(Fp)의 분주비를 복원 시킴으로써 파장이 복원되어 최종적인 출력 주파수(F_OUT)가 도 3과 도 7에서 동일한 것을 보이고 있다.3 shows an example of a frequency when frequency hopping using a phase synchronous loop circuit according to an embodiment to which the present invention is applied, and FIG. 3 shows an example of a frequency when frequency hopping using a conventional phase synchronous loop circuit. In comparison, the lockup time of FIG. 7 is shorter than the lockup time of FIG. 3 as the frequency of the frequency division frequency Fr 'and the comparison frequency Fp' is shortened. In addition, when the lockup time passes, the wavelength is restored by restoring the division ratio of the comparison frequency Fp to the division reference frequency Fr, and thus the final output frequency F _OUT is the same in FIGS. 3 and 7.

따라서 본 발명은 분주된 기준 주파수(Fr')와 비교 주파수(Fp')가, 동기가 이루어지지 않았을 때에는 통상적인 위상동기루프회로에서의 주파수보다 일정수(K)배가 되는 고주파가 된다. 그러므로 통상적인 위상동기루프회로에서 보다 기준 분주 주파수(Fr')와 비교 주파수(Fp')의 파장이 짧아지고, 이에 따라 락업 타임은 단축된다. 그리고 락 검출 신호에서 락이 발생하면 분주기 제어부(400)가 분주 주파수(Fr)와 비교 주파수(Fp)가 동기 된 것으로 인식하여 R분주기(102)와 N분주기(110)의 분주비를 다시 원래의 분주비로 복원하도록 한다. 그러므로 본 발명의 실시 예에 따른 위상동기루프회로와 통상적인 위상동기루프회로에서 최종적으로 출력되는 출력 주파수(F_OUT)는 동일하지만, 본 발명의 실시 예에 따른 위상동기루프회로에서 소요되는 락업 타임은 단축된다.Therefore, in the present invention, when the divided reference frequency Fr 'and the comparison frequency Fp' are not synchronized, they become a high frequency which is a certain number (K) times that of the conventional phase-locked loop circuit. Therefore, the wavelength of the reference frequency division frequency Fr 'and the comparison frequency Fp' is shorter than that in the conventional phase-locked loop circuit, and thus the lockup time is shortened. When the lock occurs in the lock detection signal, the frequency divider controller 400 recognizes that the frequency division frequency (Fr) and the comparison frequency (Fp) are synchronized, and divides the division ratios of the R frequency divider 102 and the N frequency divider 110 again. Restore to the original dispensing ratio. Therefore, the output frequency F _OUT finally output from the phase-locked loop circuit and the conventional phase-locked loop circuit according to the embodiment of the present invention is the same, but the lock-up time required for the phase-locked loop circuit according to the embodiment of the present invention. Is shortened.

따라서 상술한 바와 같이 본 발명은 통상적인 위상동기루프회로에서 고정적으로 소요되는 시간인 락업 타임을 단축시킴으로써 RF장비가 정상적인 동작을 할 수 없는 시간을 단축시킨다는 효과가 있다. 또한 주파수 도약시에 전체적인 주파수 도약 시간을 단축시킨다는 효과가 있다. Therefore, as described above, the present invention has an effect of shortening the lock-up time, which is a fixed time required in a conventional phase-locked loop circuit, to shorten the time when RF equipment cannot operate normally. It also has the effect of reducing the overall frequency hopping time during frequency hopping.

도 1은 통상적인 위상동기루프회로의 블록 구성도,1 is a block diagram of a conventional phase locked loop circuit,

도 2는 통상적인 위상동기루프회로의 분주된 기준 주파수, 비교 주파수, 위상 비교기에서 출력되는 제어 전류, 그리고 락 검출 신호의 예시도,2 is an exemplary diagram of a divided reference frequency, a comparison frequency, a control current output from a phase comparator, and a lock detection signal of a conventional phase synchronous loop circuit.

도 3은 통상적인 위상동기루프회로를 이용한 주파수 천이시의 주파수의 예시도,3 is an exemplary diagram of frequencies at the time of frequency transition using a conventional phase-locked loop circuit;

도 4는 본 발명이 적용된 실시 예에 따른 위상동기루프회로의 블록 구성도,4 is a block diagram of a phase locked loop circuit according to an embodiment to which the present invention is applied;

도 5는 본 발명이 적용된 실시 예에 따른 위상동기루프회로의 분주기 제어부의 동작 흐름도,5 is an operation flowchart of a divider control unit of a phase synchronous loop circuit according to an embodiment to which the present invention is applied;

도 6은 본 발명이 적용된 실시 예에 따른 위상동기루프회로의 분주된 기준 주파수, 비교 주파수, 위상 비교기에서 출력되는 제어 전류, 그리고 락 검출 신호의 예시도,6 is an exemplary diagram of a divided reference frequency, a comparison frequency, a control current output from a phase comparator, and a lock detection signal of a phase locked loop circuit according to an embodiment to which the present invention is applied;

도 7은 본 발명이 적용된 실시 예에 따른 위상동기루프회로를 이용한 주파수 천이시의 주파수의 예시도.7 is an exemplary diagram of a frequency at the time of frequency transition using a phase-locked loop circuit according to an embodiment to which the present invention is applied.

Claims

In the phase locked loop circuit,

OSC (Oscilator) generating a reference frequency,

A first divider for dividing the reference frequency at a variable first divider ratio;

A voltage controlled oscillator (VCO) generating an output frequency according to an input control voltage;

A second divider for dividing the output frequency at a variable second divider ratio;

A phase comparator for detecting a phase difference between the frequencies output from the first and second dividers, and outputting a lock detection signal indicating whether the two frequencies are in phase synchronization and a control current corresponding to the phase difference;

A loop filter generating the control voltage corresponding to the control current output from the phase comparator and applying it to the VCO;

If the lock detection signal does not indicate the phase synchronization state, the first and second division ratios are changed to a division ratio for shortening the lock-up time. Then, if the lock detection signal indicates the phase synchronization state, the changed first, 2. An apparatus for shortening a lockup time in a phase locked loop circuit, comprising: a divider control unit for restoring a frequency division ratio.

The method of claim 1, wherein the division ratio for the lock-up time,

And a lock-up time in the phase-locked loop circuit, characterized in that the ratio is increased by a predetermined multiple of the first and second division ratios.

The method of claim 1, wherein the second division ratio,

And a division ratio for dividing the output frequency in order to synchronize the output frequency with the reference frequency, and a division ratio set in advance for frequency hopping.