KR100310969B1 - 패턴발생기 - Google Patents

Abstract

DUT의 미사용핀에 접속된 메모리블록까지도 이용할 수 있는 패턴발생기를 제공한다. 벡터발생제어부(1)로부터의 패턴어드레스와 제어테이블버퍼(2) 로부터의 제어신호에 의거하여 어드레스변환기(9)를 제어하여 패턴어드레스(PA)를 각각 복수비트의 어드레스(a,b 및 c)로 변환한다. m(DUT의 핀수 n의 정수배)개의 메모리블록(10)에 어드레스(a 또는 b)가 주어지고 대응하는 패턴데이터를 발생시킨다. 이들 메모리 블록으로부터 출력되는 패턴데이터를, 어드레스(c)에 의하여 액세스되는 n개의 시퀀스 레지스터(11)로부터 출력되는 시퀀스데이터에 의하여 선택하고, 프레임 프로세서(7)로 DUT(8)로 인가하는 패턴파형으로 변환한후, DUT의 대응하는 핀에 인가한다.

Description

패턴 발생기{PATTERN GENERATOR}

주지하는 바와같이, 반도체 디바이스를 테스트하기위한 반도체 디바이스 시험장치(일반적으로 디바이스 테스터 또는 IC 테스터라 불리운다)에는, 피시험반도체 디바이스(이하, DUT라 칭함)에 인가되는 소정 패턴의 테스트신호, 어드레스 신호, 제어신호 또는 논리비교수단에 주어지기 위한 소정 패턴의 기대치 신호등을 발생하는 패턴발생기가 사용되고 있다.

도 9는 종래 이 종류의 패턴발생기의 일예인 회로구성을 개략적으로 도시하는 블록도이다. 이 패턴발생기는, 벡터발생제어부(VGC: Vector Generation Control)(1)와, 제어테이블 버퍼(CTB: Control Table Buffer)(2), 테스트패턴내장부(TTB: Truth Table Buffer)(3), 스캔(주사)패턴발생기(SCPG: Scan Pattern Generator)(4), 프로그래밍 가능한 데이터 셀렉터(PDS: programmable Data Selector)(5), OR회로(6) 및 프레임 프로세서(FP: Frame Processor)(7)를 포함한다. 테스트패턴내장부(3), OR회로(6), 및 프레임프로세서(7)는 각각 DUT(8)의 핀수만큼 준비되어있다.

벡터발생제어부(1)에는 패턴프로그램에 있어서 패턴발생시퀀스를 제어하는 명령이 미리 내장되어있고, 일반적으로 테스트패턴내장부(3)에 있는 패턴데이터의 어드레스를 발생한다. 또 스캔패턴발생기(4)등을 제어한다. 더욱이, 테스트패턴내장부(3)에는 패턴발생기로부터 여러가지 테스트 패턴을 발생시키기 위하여 필요한 패턴데이터가 미리 내장되어있다.

제어테이블버퍼(2)에는 패턴프로그램중의 제어신호인 매치(일치) 모드의 지정명령이나 타이밍의 전환명령이 미리 내장되어있다. 매치모드란, DUT(8)의 출력신호가 기대치신호와 일치하였을때, 리얼타임에 기능테스트의 테스트패턴 발생시퀀스를 변경하는 모드를 말한다.

스캔패턴발생기(4)는, LSSD(Level Sensitive Scan design: 미국 IBM사에 의하여 개발된 스캔 설계기법의 하나)를 실현하기 위하여 필요한 스캔·패턴을 내장하고, 동시에 이것을 발생하기위한 추가선택할 수 있는 하드웨어이다. 스캔·패턴이란 스캔·패스(scan path) 테스트를 받을수 있는 디바이스에 부가되어있는 테스트핀에 인가하는 것을 말하고, 스캔·패스테스트란, 시프트레지스터가 DUT내의 논리회로의 모든 플립플롭을 시리즈(직렬)로 접속하여 동작시킴으로써, 모든 플립플롭을 등가 조립한 회로로 하여 테스트를 간단히하는 테스트 용이화수법을 말한다.

프로그래밍 가능한 데이터 셀렉터(5)는, 스캔패턴발생기(4)로부터 발생되는 스캔·패턴 혹은 테스트패턴을 DUT(8)의 임의의 핀에 할당하기 위한 하드웨어이다.

프레임 프로세서(7)는, DUT(8)의 각 핀에 인가하여야할 테스트 패턴의 파형을 프레임단위(1테스트 주기의 폭을 갖는 기본단위)로 생성하는 핀신호파형 생성부이다. 종래의 포맷·컨트롤러, 타이밍발생기, 논리비교기, 캘리브레이션유닛을 합친 것으로 구성되어있다. 종래의 공유 테스터(shared tester: 타이밍발생기, 기준전압 등의 복수의 리소스를 DUT의 각 핀에 대하여 공통으로 사용하는 형식의 디바이스 테스터)와 비교하여, DUT의 각 핀마다 독립된 자유로운 타이밍신호 및 파형을 출력할 수가 있다.

상기 구성의 종래 패턴발생기는 테스트패턴내장부(3), OR회로(6) 및 프레임 프로세서(7)를 각각 DUT(8)의 핀수와 같은 수만큼 준비하고, DUT(8)의 각핀에 대하여 하나의 테스트패턴내장부(3), OR회로(6) 및 프레임 프로세서(7)를 접속하고 있다. 즉, 테스트패턴내장부(3), OR회로(6), 및 프레임 프로세서(7)가 DUT(8)의 각각의 핀과 1대 1의 대응관계로 고정접속되어 있다. 이때문에 DUT(8)에 미사용핀이 있으면, 이 미사용핀의 수에 대응하는 수의 테스트패턴 내장부(3), OR회로(6), 및 프레임 프로세서(7)가 미사용핀에 접속된 채로 된다. 따라서, 미사용핀이 많은 경우에는 테스트패턴내장부(3), OR회로(6), 및 프레임 프로세서(7)의 상당한 수를 쓸데없이 사용하고 있는 것으로 된다.

그런데, DUT가 소수의 핀 밖에 사용하지않고, 미사용핀이 많을 때에도, 대용량의 테스트패턴을 필요로 하는 경우가 있다. 상술한 바와같이, 테스트패턴내장부(3)에는 미리 여러가지의 테스트 패턴이 내장되어 있으므로, 사용할 수 있는 테스트 패턴 내장부(3)의 수가 적으면, 대용량의 테스트 패턴을 발생시키는 것은 곤란하게된다.

이때문에, 상술한 바와같이 패턴발생기에 스캔패턴발생기(4) 및 프로그래밍 가능한 데이터 셀렉터(5)를 추가하고, 스캔패턴발생기(4)로부터 DUT(8)의 시험에 적합한 대용량의 테스트패턴을 발생시켜, 프로그래밍 가능한 데이터 셀렉터(5)에 의하여 스캔패턴발생기(4)로부터 출력되는 테스트 패턴을 DUT(8)의 임의의 핀에 할당하도록 하고 있다. 더욱이, 이 스캔패턴발생기(4)는 스캔·패스테스트를 실시하는 경우에도 사용되는 것은 말할 것도 없다. 그러나, 스캔패턴발생기(4)를 설치한 경우에는, 스캔패턴발생기(4)가 고가이므로 장치 전체가 고가로 되는 난점이 있다. 또, 스캔패턴발생기(4)로부터 테스트패턴을 발생시키기 위한 프로그램을 작성하여 내장해야 하고, 그위에, 제어신호도 내장할 필요가 있으므로, 작업이 번잡하게되고, 효율이 나쁜 결점이 있다. 게다가 스캔패턴발생기(4)로부터 테스트패턴을 발생시켰으므로 융통성이 결핍되는 결점도 있다.

발명의 개시

본발명의 하나의 목적은, DUT의 미사용핀에 접속된 패턴메모리를 이용가능하게 하고, 추가선택할 수 있는 하드웨어인 스캔패턴발생기를 사용하지않고 대용량의 테스트패턴을 발생할 수 있도록 패턴발생기를 제공하는 것이다.

본 발명의 다른 목적은 추가선택할 수 있는 하드웨어인 스캔패턴발생기를 필요로 하지 않는, 적은 비용, 및 대용량의 테스트 패턴을 발생할 수 있는 패턴발생기를 제공하는 것이다.

본 발명에 의하면, 패턴어드레스를 발생하는 어드레스 발생수단, 제어신호를발생하는 제어신호발생수단, 상기 제어신호발생수단으로부터의 제어신호에 의해 상기 어드레스 발생수단으로부터의 패턴 어드레스를 각각 복수비트로 이루어지는 적어도 제1 및 제2의 어드레스 신호로 변환하는 어드레스 변환수단, 및 소정의 패턴데이터가 미리 내장되어 있고, 상기 제1의 어드레스신호가 주어짐으로써 대응하는 패턴데이터를 발생하는 m(m은 피시험 반도체 디바이스의 핀수 n의 정수배)개의 메모리 수단, 상기 제2의 어드레스 신호가 주어짐으로써 미리 설정된 시퀀스의 데이터를 발생하는 n개의 시퀀스 레지스터, 및 상기 시퀀스 레지스터로부터 출력되는 시퀀스 데이터에 따라 상기 메모리수단을 선택하고 선택한 메모리수단의 패턴데이터에 의한 테스트 패턴을 피시험 반도체 디바이스의 대응하는 핀에 인가하는 n개의 선택수단을 구비하는 패턴발생기가 제공되어, 상기 목적이 달성된다.

본 발명의 제2 실시예에 있어서, 상기 n개의 각 시퀀스레지스터가 복수의 시퀀스를 설정할 수 있도록 구성되어 있고, 각 시퀀스레지스터에 주어지는 어드레스 신호에 따라 시퀀스의 하나가 선택되어 상기 선택수단에서 출력된다.

본 발명의 제3 실시예에 있어서, 피시험 반도체 디바이스의 스캔·패턴 인가용 핀을 제외한 다른 핀에 공급하는 비교적 소용량의 패턴을 발생시키기 위한 패턴데이터는 미리 내장된 n개의 패턴내장수단을 포함하고, 스캔·패턴은 상기 메모리수단에 의하여 발생하고, 스캔·패턴이외의 패턴은 상기 패턴 내장수단에 의하여 발생하도록 구성되어 있다.

바람직한 제1실시예에 있어서, 상기 n개의 선택수단은, 상기 시퀀스 레지스터로부터 출력되는 시퀀스 데이터에 따라 상기 메모리 수단을 선택하는 n개의 멀티플렉서와 이 멀티플렉서에 의하여 선택된 메모리 수단의 패턴데이터를 피시험 반도체 디바이스에 인가하는데 적합한 파형의 테스트 패턴으로 변환하여 피시험 반도체 디바이스의 대응하는 핀에 인가하는 n개의 프레임 프로세서로 구성되어 있다.

또, 상기 어드레스 변환수단은, 상기 제1 및 제2의 어드레스 신호에 더하여, 상기 메모리 수단을 액세스하는 제3의 어드레스 신호를 발생시키고, 이 제3의 어드레스 신호에 의하여 피시험 반도체 디바이스의 스캔·패턴인가용 핀에 공급되는 스캔·패턴에 대응하는 패턴데이터를 상기 메모리 수단으로부터 발생하도록 구성되어 있다.

게다가, 상기 어드레스 발생수단은, 상기 각 메모리수단에 들어있는 패턴데이터의 어드레스를 발생하는 벡터발생제어부이고, 상기 제어신호 발생수단은 상기 어드레스 변환수단을 제어하기위한 제어수단을 발생하는 제어테이블 버퍼이고, 이 제어테이블 버퍼로부터의 제어신호와 상기 벡터 발생제어부로부터의 패턴데이터 어드레스에 의해 상기 어드레스 변환수단을 제어하여 상기 어드레스 신호를 생성시키고, 상기 각 메모리수단이 메모리 블록이며, 상기 각 시퀀스 레지스터에는, 이 메모리 블록의 선택 순서가 피시험 반도체 디바이스의 각 핀마다 하나의 시퀀스로서 미리 설정되어 있다.

본 발명의 변형실시예에 있어서는, 상기 어드레스 변환수단, 상기 메모리수단, 상기 시퀀스 레지스터 및 상기 멀티플렉서로 구성된 회로가 복수개 설치되며, 각 회로로부터 각각 독립적으로 패턴이 발생할 수 있도록 구성되어 있다.

본 발명은 반도체 디바이스(예를들면 반도체 집적회로)를 테스트하기위한 반도체 디바이스 시험장치에 사용되고, 피시험 반도체 디바이스(일반으로 DUT라 불리우는)에 인가되는 소정 패턴의 테스트신호, 어드레스신호, 혹은 논리비교수단에 공급되는 소정의 패턴의 기대치 신호등을 발생하는 패턴발생기에 관한 것이다.

도 1은 본 발명에 의한 패턴발생기의 제1 실시예의 개략적인 구성을 도시한 블록도,

도 2는 도 1에 도시된 패턴발생기에 있어서, DUT의 모든 핀에 동용량의 메모리 블록에 할당하였을 경우에 어드레스(a)에 의한 메모리블록의 형태와, 시퀀스 레지스터에 설정된 메모리 블록 번호의 일예를 도시한 도면,

도 3은 도 1에 도시된 패턴발생기에 있어서, DUT의 일부 핀에 동용량의 메모리 블록을 할당하였을 경우에 어드레스(a)에 의한 메모리블록의 형태와, 시퀀스 레지스터에 설정된 메모리 블록 번호의 일예를 도시한 도면,

도 4는 도 1에 도시된 패턴발생기에 있어서, DUT의 사용핀수와, 핀마다의 패턴 용량과, 동작주파수와의 관계를 도시한 도면,

도 5는 도 1에 도시된 패턴 발생기에 있어서, DUT의 스캔용핀에 대용량의 메모리 블록을 할당하였을 경우에 어드레스(a,b)에 의한 메모리블록의 형태와, 시퀀스 레지스터에 설정된 메모리 블록번호의 일예를 도시한 도면,

도 6은 본 발명에 의한 패턴발생기의 제2 실시예의 개략적인 구성을 도시한 블록도,

도 7은 본 발명에 의한 패턴발생기의 제3 실시예의 개략적인 구성을 도시한 블록도,

도 8은 도 1에 도시된 제1 실시예를 확장한 변형된 개략적인 구성을 도시하는 블록도,

도 9는 종래 패턴 발생기의 일예로 개략적인 구성을 도시하는 블록도.

이하, 본 발명에 의한 패턴발생기의 실시예에 대하여 첨부도면을 참조하여 상세히 설명한다. 더욱이, 설명을 간명히 하기 위하여 도 1, 도 6, 도 7 및 도 8에서, 도 9와 대응하는 부분, 소자에는 같은 부호를 붙여 도시하고, 필요가 없는한 설명을 생략한다.

도 1은 본 발명에 따라서 패턴발생기의 제1 실시예의 개략적인 구성을 도시하는 블록도이다. 도 1에 도시하는 패턴발생기는 패턴데이터의 어드레스 신호(PA)가 발생하는 벡터 발생제어부(1), 제어신호(S)를 발생하는 제어테이블버퍼(2), 및 패턴데이터를 파형으로 변환하는 프레임 프로세서(7)를 구비하고 있다. 이 프레임 프로세서(7)는 DUT(8) 핀의 수(n)와 같은 수만큼 준비되어 있다.

게다가, 본 발명에 있어서, 패턴데이터를 갖는 m개(m는 n의 정수배인 수)의 메모리블록(10), 이 m개의 메모리블록(10)의 액세스 순서를 제어하는 DUT(8) 핀의 수(n)와 같은 수의 시퀀스 레지스터(11), m개 메모리블록(10)중 특정 하나를 선택하는 DUT의 핀의 수(n)와 같은 수를 갖는 멀티플렉서(MUX)(12), 및 패턴데이터의 어드레스신호(PA)를 제어테이블버퍼(2)로부터의 제어신호(S)에 의거하여 m개의 메모리블록(10)의 어드레스로 변환하는 어드레스 변환기(9)를 포함한다. 따라서, 시퀀스 레지스터(11)와 멀티플렉서(12)는 DUT(8) 각각의 핀과 1대1 대응관계에 있다.

벡터발생제어부(1)로부터 출력된 패턴데이터의 어드레스 신호(PA)와 제어테이블버퍼(2)로부터 출력된 제어신호(S)는 각각, 어드레스 변환기(9)에 의하여 상위p비트의 어드레스(a, b), 및 하위 q 비트의 어드레스(c)로 변환된다. 여기서p는 메모리 블록(10)의 1개의 어드레스 폭이고, q는 시퀀스 레지스터(11)의 1개의 용량을 액세스할 수 있는 비트폭이다.

어드레스(a)는, 메모리블록(10)중의 상기 종래기술에서 설명한 스캔·패턴발생을 위해 할당된 메모리블록 이외의 메모리블록을 액세스하기위한 것이고, 패턴데이터 어드레스신호(PA)의 상위 어드레스이다.

어드레스(b)는 스캔·패턴발생을 위하여 할당된 메모리블록을 액세스하기위한 것이고, 제어테이블버퍼(2)에서 발생된, 다음의 스캔·패턴을 발생시키기위한 제어신호에 의하여 증가된다.

어드레스(c)는 시퀀스레지스터(11)를 액세스하기위한 것이고, 패턴데이터 어드레스신호(PA)의 하위 어드레스이다.

m개의 메모리블록(10)에는 각각, 테스트패턴, 스캔·패턴등의 패턴을 발생시키기 위한 패턴데이터가 내장되어있고, 어드레스(a)가 주어짐으로써 내장된 패턴데이터가 판독된다.

상술한 바와같이 시퀀스 레지스터(11)는 DUT(8)의 핀의 수(n)와 같은 수의 n개가(1,2,…, n) 설치되어 있고, 도 2, 도 3 및 도 5에 도시되는 바와 같이, 각각의 시퀀스 레지스터에는, DUT(8)의 각 핀마다, 이 실시예에서 선택하는 메모리블록(10)의 번호(1,2,…, m)가 하나의 시퀀스로서 내장되어있다. 이 내장데이터는 어드레스(c)가 주어짐으로써 각 시퀀스 레지스터로부터 판독된다. 이 실시예에서 n개의 각 시퀀스레지스터(11)는 0에서 7까지의 8개의 데이터로 이루어지는 하나의 시퀀스를 내장할수 있도록 구성되어 있다. 따라서, 어드레스(c)는 각 시퀀스 레지스터에 내장된 8개의 데이터를 판독할 수 있는 비트폭(q)을 갖고 있다.

DUT(8) 핀의 수(n)와 같은 수인 n개(1,2,…,n)의 멀티플렉서(12)는 대응하는 시퀀스 데이터에 따라 m개의 메모리블록(10)으로부터 특정 메모리블록을 선택하고, 이 선택한 메모리 블록으로부터 출력되는 패턴데이터를 대응하는 프레임 프로세서에 공급한다. n개(1,2,…,n)의 각 프레임프로세서(7)는, 공급된 패턴데이터를 DUT(8)의 핀에 인가되는 파형으로 변환하고, DUT(8)의 대향하는 핀에 공급한다.

도 2는 DUT(8)의 모든 핀(1,2,…, n)에 같은 용량의 메모리블록을 할당한 경우의 어드레스(a)에 의한 메모리블록(10)의 형태와, 시퀀스 레지스터(11)에 설정된 메모리블록번호의 일예를, DUT(8)의 각 핀(1,2,…, n)과 대응시켜 도시한다. 이 예는 메모리블록의 수(m)를 DUT(8)의 핀의 수(n)의 2배로 설정한 경우, 즉 m=2n의 경우의 동작예이다.

메모리블록(10)은 DUT(8) 핀수의 2배이므로, 1핀당 2개의 메모리블록을 할당한다. 핀 1에 대하여는 메모리블록(1과 2)을, 핀 2에 대하여는 메모리블록(3과 4)을, 핀 3에 대하여는 메모리블록(5와 6)을, 이하 똑같이하여 각 핀에 2개의 메모리블록을 순차로 할당한다. 시퀀스 레지스터(11)는 핀 1에 대하여는 순서(1)에 대응하는 위치(0)로 메모리블록(1), 순서(2)에 대응하는 위치(1)에서 메모리블록(2), 순서(3)에 대응하는 위치(2)에서 메모리블록(1), 순서(4)에 대응하는 위치 3에서 메모리블록(2), 이하 메모리블록(1과 2)으로 순차 시퀀스위치(4∼7)에서 선택하도록 메모리블록번호가 내장된다. 나머지의 핀에 대하여도 꼭같다.

각 메모리블록의 용량은 같기 때문에, 하나의 메모리블록의 용량을 S(MW),최대동작주파수를 f(MHz)라 하면, 도 2의 경우에는 디바이스 테스터의 패턴용량은 2S(MW), 최대동작주파수는 2f(MHz)로 된다.

도 3은 DUT(8)의 일부의 핀, 이 예에서는 절반의 핀에 같은 용량의 메모리블록을 할당한 경우의 어드레스(a)에 의한 메모리블록(10)의 형태와, 시퀀스레지스터(11)에 설정된 메모리 블록 번호의 일예를, DUT(8)의 각핀(1,2,…,n)과 대응시켜서 도시하는 것이다. 이 예에서도 메모리블록의 수(m)는 DUT(8) 핀수(n)의 2배로 설정되어 있다.

메모리블록(10)은 DUT(8) 핀수의 2배이므로, 절반의 핀을 사용하는 경우에는 1핀당 4개의 메모리블록을 할당하는 것으로 된다. 도 3에서 핀(1,2,7,8)은 사용못하는 상태에 있고, 핀(3,4,5,6)이 사용되고 있는 것으로 가정하고 있다. 또, 사용 못하는 상태의 핀(1,2)에 대하여는 메모리 블록(10) 및 시퀀스 레지스터(11)에 함께 고정치「0」(Fix '0' 또는 '0')가 내장되고, 사용못하는 상태의 핀(7,8)에 대하여는 메모리블록(10) 및 시퀀스레지스터(11)에 함께 고정치「1」(Fix '1' 또는 '1')가 내장되어 있다. 메모리 블록에 내장된 이들 고정치 「0」및 고정치 「1」는 어드레스가 주어지지 않으므로 판독되지 않는다.

한편, 사용되고 있는 핀(3)에 대하여는 메모리블록(1,2,3,4)을, 핀(4)에 대하여는 메모리블록(5,6,7,8)을, 핀(5)에 대하여는 메모리블록(9,10,11,12)을 핀(6)에 대하여는 메모리블록(13,14,15,16)을 이하 똑같이하여 각 핀에 4개의 메모리블록을 순차로 할당한다. 시퀀스레지스터(11)는, 핀(3)에 대하여는 위치(0)에서 메모리블록(1), 위치(1)에서 메모리블록(2), 위치(2)에서 메모리블록(3), 위치(3)에서 메모리블록(4), 이하 같은 순서로 메모리블록(1,2,3,4)을 순차 위치에서 선택하도록 메모리블록번호가 내장된다. 나머지의 핀에 대하여도 꼭같다.

각 메모리블록의 용량은 같기 때문에, 하나의 메모리블록의 용량을 s(MW), 최대동작주파수를 f(MHz)라하면, 도 3의 경우에는 디바이스 테스터의 패턴용량은 4s(MW), 최대동작주파수는 4f(MHz)로 된다.

사용핀수가 1/4, 1/8, 1/16, 1/32, 1/64의 경우와 디바이스 테스터의 패턴용량, 최대동작주파수의 대응관계를, 상기 도 2 및 도 3에 도시한 대응관계와 함께, 도 4에 도시(Full은 모든 핀을 사용하는 경우)한다. 이 도면에서 사용하는 핀수가 적게 될수록, 디바이스 테스터의 패턴용량, 최대동작주파수는 크게 되는 것을 명확히 알 수 있다.

다음에, DUT(8)의 스캔·패턴이 인가되는 테스트핀에 대용량의 메모리를 할당하는 경우에 대하여 도 5를 참조하여 설명한다.

도 5는 DUT(8)의 스캔·패턴이 인가되는 테스트핀, 예를들면 핀(5)에 8개의 메모리블록을 할당하고, 테스트핀 이외의 다른 핀에 하나의 메모리블록을 할당한 경우의 어드레스(a,b)에 의한 메모리블록의 형태와, 시퀀스 레지스터에 설정된 메모리블록번호의 일예를, DUT(8) 각 핀(1,2,…, n)과 대응시켜 도시한 것이다. 이 예에서도 메모리블록의 수(m)는 DUT(8) 핀수(n)의 2배로 설정되어있다.

핀(1)에 대해서는 메모리블록(1)을, 핀(2)에 대해서는 메모리 블록(2)을, 핀(3)에 대해서는 메모리 블록(3)을, 핀(4)에 대해서는 메모리블록(4)을, 핀(5)에 대해서는 메모리블록(5,6,…,12) 8개를, 핀(6)에 대해서는 메모리블록(13)을, 이하똑같이하여 핀(7) 이후의 각 핀에 하나의 메모리블록을 순차로 할당한다. 시퀀스 레지스터(11)는, 핀(1)에 대해서는 시퀀스의 각 위치(0∼7)에서 메모리블록(1), 핀 (2)에 대해서는 각 위치(0∼7)에서 메모리블록(3), 핀(4)에 대해서는 각 위치(0∼7)에서 메모리블록(4), 핀(5)에 대하여는 위치(0)에서 메모리블록(5), 위치(1)에서 메모리블록(6), 위치(2)에서 메모리블록(7), 위치(3)에서 메모리블록(8), 이하 순차 위치(4∼7)에서 메모리블록(9∼12)을 선택하도록 메모리블록번호가 내장된다. 핀(6) 이후의 나머지의 핀에 대하여는 핀(1) 내지 핀(4)와 똑같다.

각 메모리블록의 용량은 같기 때문에, 하나의 메모리블록의 용량을 s(MW), 최대동작주파수를 f(MHz)라 하면, 도 5의 경우에 스캔·패스테스트 경우의 패턴용량은 8s(MW), 스캔·패스테스트 이외의 패턴용량은 s(MW), 최대동작주파수는 f(MHz)로 된다.

이와같이 본 발명에 의하면, DUT(8)의 사용하는 핀에 따라 디바이스 테스터의 패턴용량, 최고동작주파수를 변경할 수 있으므로 디바이스 테스터가 갖는 리소스를 헛되지 않게 이용할 수가 있다. 또, 메모리블록의 수(m)가 DUT(8)의 핀수(n)의 정수배로 설정되어 있으므로, 대용량의 테스트 패턴을 용이하게, 동시에 고속으로 발생할 수가 있으며, 또 멀티플렉서(12)에 의하여 패턴데이터를 바꾸지 않고 DUT(8)의 핀을 전환할 수 있으므로, 하나의 패턴데이터로 핀배치만 상이한 DUT를 측정할 수 있는 융통성이 있다. 게다가 스캔·패턴 발생기 및 프로그래밍가능한 데이터 셀렉터를 필요로 하지 않으므로 스캔·패스테스트를 행할 수가 있다.

도 6은 본 발명에 의한 패턴발생기의 제2 실시예의 개략적인 구성을 도시하는 블록도이다. 이 실시예에서는 시퀀스 레지스터(11)를 복수의 시퀀스(도시된 예에서는 3개의 시퀀스)를 갖도록 확장한 것으로, 같이 확장된 어드레스(c)에 의하여 각 시퀀스 레지스터의 복수의 시퀀스를 전환하여 사용할 수 있도록 구성한 것이다. 따라서, 이 실시예에서는 디바이스 테스터의 융통성이 더욱더 증가한다. 더욱이, 다른 구성은 도 1에 도시한 제1 실시예와 같기 때문에, 이 설명은 생략한다.

도 7은 본 발명에 의한 패턴발생기의 제 3 실시예의 개략적인 구성을 도시하는 블록도이다. 이 실시예에서는, 스캔·패턴 인가용의 DUT(8)의 테스트핀 이외의 핀에 출력하는 소용량의 패턴데이터를 내장하기위한 n개(1,2,…,n)의 패턴레지스터(13)를 추가하고, 스캔·패턴은 메모리블록(10)에 의하여 발생하며, 스캔·패턴 이외의 패턴은 이 패턴레지스터(13)에 의하여 발생할 수 있도록 구성한 것이다. 물론, 메모리블록(10)에 의하여 스캔·패턴 이외의 패턴이 발생하여도 좋다.

패턴레지스터(13)는 하나의 패턴 레지스터의 어드레스폭을 갖는 어드레스 신호(a')에 의하여 액세스된다. 게다가, 다른 구성은 도 1에 도시한 제1 실시예와 같기 때문에, 이 설명은 생략한다.

도 8은 도 1에 도시하는 제1 실시예를 확장한 변형된 일례의 개략적인 구성을 도시하는 블록도이다. 이 변형예에서는, 도 1에 도시한 어드레스 변환기(9), 메모리블록(10), 시퀀스레지스터(11) 및 멀티플렉서(12)로 구성된 회로를 복수로 설치하고, 각 회로마다 각각 독립된 패턴을 설정할 수 있도록 한 것이다. 이로서각 회로로부터 서로 상이한 패턴이 발생하는 것이 가능하게 되고, 여러가지 타입의 DUT 테스트를 행할 수가 있다. 게다가, 다른 구성은 도 1에 도시한 제1 실시예와 같기 때문에, 이 설명을 생략한다.

또한, 도 6, 도 7 및 도 8에 도시한 구성을 적당히 조합시켜도 좋다. 예를 들면, 도 6의 구성에 있어서, 어드레스 변환기(9), 메모리블록(10), 시퀀스 레지스터(11) 및 멀티플렉서(12)로 이루어지는 회로를 복수로 설치하고, 각 회로마다 각각 독립된 패턴을 설정할 수 있도록 하여도 좋고, 도 7의 구성에 있어서 어드레스 변환기(9), 메모리블록(10), 시퀀스 레지스터(11), 멀티플렉서(12) 및 패턴 레지스터로 이루어지는 회로를 복수로 설치하고, 각 회로마다 각각 독립된 패턴을 설정할 수 있도록 하여도 좋다. 또, 도 6과 도 7의 구성을 조합하여도 좋다.

이상의 설명에서 명백한 바와 같이, 본 발명에 의하면, DUT의 핀수와 같은 수의 시퀀스 레지스터를 설치하고, 패턴데이터를 내장한 메모리 블록의 액세스 순서를 제어하는 시퀀스를 이 시퀀스 레지스터에 설정하며, 이 시퀀스 레지스터로부터 출력되는 소정의 시퀀스의 데이터에 의해 메모리블록을 선택하여 DUT의 핀에 테스트패턴을 인가하도록 하였으므로, 종래기술에서 문제가 되던 DUT의 미사용핀에 접속된 메모리 블록까지도 이용할 수가 있다.

따라서, 고가의 스캔·패턴 발생기 및 프로그래밍 가능한 데이터 셀렉터를 설치할 필요가 없으므로 디바이스 시험장치 전체비용을 절감할 수 있다. 또 DUT의 임의의 핀에, 임의의 순서로, 임의의 메모리 블록으로부터의 테스트패턴을 인가하는 것이 가능하게 되므로, 융통성이 증가한다. 예를 들면, 멀티플렉서에 의하여패턴데이터를 바꾸지 않고 DUT의 핀을 전환할 수 있으므로, 하나의 패턴데이터로 핀 배치만 상이한 DUT를 측정할 수가 있다.

더욱더, 테스트하는 DUT의 타입에 따라 디바이스 시험장치의 패턴용량, 최고동작주파수를 변경할 수 있으므로, 디바이스 시험장치가 갖는 리소스를 헛되지 않게 이용할 수 있고, 동시에 대용량의 패턴을 고속으로 발생시킬 수가 있다는 이점도 있다.

Claims (8)

1. 패턴어드레스를 발생하는 어드레스 발생수단(VGC), 제어신호를 발생하는 제어신호발생수단(CTB), 상기 제어신호 발생수단으로부터의 제어신호에 의해 상기 어드레스 발생수단으로부터의 패턴 어드레스를 각각 복수비트로 이루어지는 적어도 제1 및 제2 어드레스 신호로 변환하는 어드레스 변환수단, 및 소정의 패턴데이터가 미리 내장되어 있고, 상기 제1 어드레스신호가 주어짐으로써 대응하는 패턴데이터를 발생하는 m(m는 피시험 반도체 디바이스의 핀수(n)의 정수배)개의 메모리 수단, 상기 제2의 어드레스 신호가 주어짐으로써 미리 설정된 시퀀스의 데이터를 발생하는 n개의 시퀀스 레지스터, 및 상기 시퀀스 레지스터로부터 출력되는 시퀀스 데이터에 따라 상기 메모리수단을 선택하고 선택한 메모리 수단의 패턴데이터에 의해 테스트 패턴을 피시험 반도체 디바이스의 대응하는 핀에 인가하는 n개의 선택수단을 구비하는 것을 특징으로 하는 패턴발생기.
2. 제 1 항에 있어서, 상기 n개의 각 시퀀스레지스터는 복수의 시퀀스를 설정할 수 있도록 구성되어있고, 각 시퀀스레지스터에 주어지는 어드레스 신호에 따라 시퀀스의 하나가 선택되어 상기 선택수단에 출력되는 것을 특징으로 하는 패턴 발생기.
3. 제 1 항에 있어서, 피시험 반도체 디바이스의 스캔·패턴 인가용 핀을 제외한 다른 핀에 공급하는 비교적 소용량의 패턴을 발생시키기 위한 패턴데이터는 미리 내장된 n개의 패턴내장수단을 또한 포함하고, 스캔·패턴은 상기 메모리수단에 의하여 발생하며, 스캔·패턴이외의 패턴은 상기 패턴내장수단에 의해 발생하도록 한 것을 특징으로 하는 패턴 발생기.
4. 제 1 항에 있어서, 상기 n개의 선택수단은, 상기 시퀀스 레지스터로부터 출력되는 시퀀스 데이터에 따라 상기 메모리 수단을 선택하는 n개의 멀티플렉서 및 이 멀티플렉서에 의하여 선택된 메모리수단의 패턴데이터를 피시험 반도체 디바이스에 인가하는데 적합한 파형의 테스트 패턴으로 변환하여 피시험 반도체 디바이스의 대응하는 핀에 인가하는 n개의 프레임 프로세서로 구성되어 있는 것을 특징으로 하는 패턴 발생기.
5. 제 1 항에 있어서, 상기 어드레스 변환수단은, 상기 제1 및 제2의 어드레스 신호에 더하여, 상기 메모리수단을 액세스하는 제3의 어드레스 신호를 발생하고, 이 제3의 어드레스 신호에 의해 피시험 반도체 디바이스의 스캔·패턴인가용 핀에 공급되는 스캔·패턴에 대응하는 패턴데이터를 상기 메모리수단으로부터 발생시키도록 한 것을 특징으로 하는 패턴 발생기.
6. 제 1 항에 있어서, 상기 어드레스 발생수단은 상기 각 메모리수단에 내장된 패턴데이터의 어드레스를 발생하는 벡터발생제어부이고, 상기 제어신호 발생수단은상기 어드레스 변환수단을 제어하기위한 제어수단을 발생하는 제어테이블 버퍼이며, 이 제어테이블 버퍼로부터의 제어신호와 상기 벡터 발생제어부로부터의 패턴데이터 어드레스에 의해 상기 어드레스 변환수단을 제어하여 상기 어드레스 신호를 생성시키고, 상기 각 메모리수단은 메모리 블록이며, 상기 각 레지스터에는, 이 메모리 블록의 선택 순서가 피시험 반도체 디바이스의 각 핀마다 하나의 시퀀스로서 미리 설정되어 있는 것을 특징으로 하는 패턴 발생기.
7. 제 1 항에 있어서, 상기 어드레스 발생수단은 상기 각 메모리수단에 내장된 패턴데이터의 어드레스를 발생하는 벡터발생제어부이고, 상기 제어신호 발생수단은 상기 어드레스 변환수단을 제어하기위한 제어수단을 발생하는 제어테이블 버퍼이고, 이 제어테이블 버퍼로부터의 제어신호와 상기 벡터 발생제어부로부터의 패턴데이터 어드레스에 의해 상기 어드레스 변환수단을 제어하여 상기 어드레스 신호를 생성시키고, 상기 각 메모리수단은 메모리 블록이며, 상기 각 시퀀스 레지스터에는, 이 메모리 블록의 선택 순서가 피시험 반도체 디바이스의 각 핀마다 하나의 시퀀스로서 미리 설정되어 있고,

   상기 n개의 선택수단은, 상기 n개의 시퀀스 레지스터로부터 출력되는 시퀀스 데이터에 따라 상기 메모리 수단을 선택하는 n개의 멀티플렉서 및 이 멀티플렉서에 의하여 선택된 메모리 수단의 패턴데이터를 피시험 반도체 디바이스에 인가하는데 적합한 파형의 테스트 패턴으로 변환하여 피시험 반도체 디바이스의 대응하는 핀에 인가하는 n개의 프레임 프로세서로 구성되어 있는 것을 특징으로 하는 패턴 발생기.
8. 제 4 항에 있어서, 상기 어드레스 변환수단, 상기 메모리수단, 상기 시퀀스 레지스터 및 상기 멀티플렉서로 구성된 회로를 복수조로 설치하고, 각조의 회로로부터 각각 독립된 패턴을 발생할 수 있도록 구성한 것을 특징으로 하는 패턴 발생기.