KR100544213B1

KR100544213B1 - 데이터 직렬변환기를 구비한 반도체 테스터

Info

Publication number: KR100544213B1
Application number: KR1019997007555A
Authority: KR
Inventors: 브라운벤자민제이.; 도날드슨존에프.; 구시노우커트비.
Original assignee: 테라다인 인코퍼레이티드
Priority date: 1997-02-20
Filing date: 1998-02-02
Publication date: 2006-01-23
Also published as: EP0961936B1; DE69806904T2; EP0961936A1; DE69806904D1; JP4008041B2; US5923675A; WO1998037428A1; JP2001512575A; KR20000075496A

Abstract

본 반도체 테스터는 내장형 메모리의 테스트를 용이하게 하는 특징이 있다. 그 회로는 알고리즘식으로 발생되도록 테스트가능하지만, 반도체 디바이스의 스캔 테스트 구조와 결합하여 사용될 수 있다. 프로그램과 디버그 시간은 상당히 감소될 수 있다.

테스터, 메모리, 직렬 변환기, 데이터, 프로그램, 스캔, 멀티플렉서, 알고리즘 패턴 발생기

Description

데이터 직렬변환기를 구비한 반도체 테스터{SEMICONDUCTOR TESTER WITH DATA SERIALIZER}

본 발명은 일반적으로 반도체 소자를 시험하는 것에 관한 것이고, 보다 상세하게는 메모리를 포함한 반도체 소자의 시험에 관한 것이다.

반도체는 일반적으로 제조시에 충분히 시험된다. 자동 시험 장비(일명 "테스터")는 반도체 디바이스를 시험하는데 사용된다. 테스터는 다수의 신호를 발생시키고 측정할 수 있다. 각 신호는 시험되는 디바이스의 하나의 리드선에 접속된다. 각각의 신호는 임의의 디바이스가 테스터에 접속되어 시험되도록 프로그래밍될 수 있다.

VLSI 반도체 회로용 테스터는 다수의 채널을 포함하고 있다. 최신 테스트 시스템에서, 각 채널의 회로는 하나의 테스트 신호를 발생시키거나 측정하고, 각 채널은 독자적으로 프로그래밍될 수 있다.

도 1은 종래의 VLSI 테스터(130)를 블록도 형태로 도시하고 있다. 테스터 (130)는 다수의 구동기(136) 또는 비교기(138)를 포함하고 있고, 그들 각각은 피시험 디바이스(DUT)(112)의 하나의 리드선(116)에 접속되어 있다.

구동기(136) 또는 비교기(138) 각각은 하나의 채널을 나타낸다. 도 1은 각각의 채널을 형성하는 단일 구동기(136) 또는 단일 비교기(138)를 도시하고 있다. 한 층 더, 모든 채널은 동일하고, 항상, 테스트 신호를 구동하거나 측정하도록 프로그래밍될 수 있다. 또한, 각 채널은 신호가 DUT(112)에 제공되거나 측정되는 시간을 제어하도록 프로그래밍될 수 있는 회로를 포함하고 있다. 이러한 회로는 명료화를 위해 생략되어 있다.

벡터 패턴 메모리(132)는 시험 패턴을 저장하고 있다. 시험 패턴은 일련의 벡터 또는 벡터의 패턴으로 이루어져 있다. 벡터는 테스터(130)의 모든 채널에 대한 데이터 값의 세트이다. 테스터(130)내의 타이밍 회로(도시 생략)에 의해 하나의 벡터가 테스터의 동작의 각 사이클동안에 실행될 수 있다. 벡터의 실행은 데이터가 벡터 패턴 메모리로부터 판독되고 모든 채널의 동작을 제어하는데 사용된다는 것을 의미한다. 도 1은 벡터 패턴 메모리(132)로부터의 값이 구동기(136)와 비교기(138)에 인가되는 것을 도시하고 있다.

비교기(138)의 출력은 불량(failure) 프로세서(134)에 제공된다. 벡터 패턴 메모리(132)로부터의 데이터는 DUT(112)가 적당히 동작하고 있는지를 검출하여 비교기(138)가 어떤 값인지를 명시하고 있다. 그 다음, 비교기(138)의 출력은 DUT(112)가 페일(fail)인지를 표시한다. 불량 프로세서(134)는 단순히 이러한 값을 저장하는 메모리일 수 있다. 불량 프로세서(134)는 테스터 동작의 특정 사이클동안에 비교기(138)로부터 데이터를 선택적으로 저장하기 위해 보다 복잡한 논리 함수를 수행할 수 있다. 명료화를 위해, 불량 프로세서(134)의 회로는 상세히 도시되어 있지 않다.

도 1은 반도체 디바이스를 시험할 때의 특정 문제점을 설명하고 있다. DUT(112)는 보드위에 메모리(118,120)와 논리부(114)를 포함하고 있다. DUT(112)내에서, 메모리(118,120)는 논리부(114)에 접속되어 있다. 그러나, 메모리(118,120)는 DUT(112)의 리드선(116)에 접속될 수 없는 다수의 어드레스와 데이터 입력을 포함하고 있다. 따라서, DUT(112)가 패키지되면, 메모리(118,120)의 입력부와 출력부로의 액세스가 불가능하다.

도 1은 이러한 문제점의 한 가지 가능한 해결책을 도시하고 있다. 특별히, 도 1은 소위 "스캔 테스트(scan testing)"를 도시하고 있다. 스캔 테스트에 있어서, DUT(112)는 각각의 메모리에 접속된 스캔 입력 리드선(116_in)과 스캔 출력 리드선(116_out)을 구비하고 있다. 메모리(118,120)는 그 내부 입력 라인 또는 출력 라인에 접속된 "스캔 레지스터(도시 생략)"를 구비하고 있다. 스캔 입력 리드선(116_in)에 인가된 데이터는 스캔 레지스터로 시프팅된다. 이러한 방식으로, 모든 입력 라인에 대한 데이터는 단일 리드선을 통해 직렬 데이터 스트림으로서 제공될 수 있다.

그 과정은 메모리(118 또는 120)의 출력을 측정하기 위해 역으로 반복된다. 메모리(118 또는 120)의 내부 출력 라인의 데이터 값은 스캔 레지스터로 래치된다. 이러한 값은 스캔 출력 리드선(116_out)을 통해 한번에 1 비트씩 시프트 아웃된다.

테스터(130)는 어떠한 형태의 신호를 가상적으로 발생시키도록 프로그래밍될 수 있다. 따라서, 필요한 데이터를 직렬 스트림으로서 제공하고 그 측정치를 분석하는 벡터 패턴으로 프로그래밍될 수 있다. 이러한 접근법의 단점은 메모리용 시험 프로그램을 기록하는 것이 복잡하다는 것이다.

메모리의 내부 라인은 보통 논리 라인과 동일 순서로 되어 있지 않다. 예를 들어, 메모리는 라인이 논리적으로 D0...D15의 순서인 데이터 버스를 구비할 수 있다. 또한 라인이 논리적으로 A0...A7의 순서인 어드레스 버스를 구비할 수 있고, 추가로 몇몇 제어 신호선을 구비할 수 있다. 디바이스가 설계될 때, 데이터 버스, 어드레스 버스 및 제어 신호에 대응하는 라인은 어떤 순서를 나타낼 수 있고, 인터리브될 수 있다. 따라서, 직렬 데이터 패턴을 발생시키는 것은 복잡할 수 있다. 예를 들어, 제 1 비트는 데이터 비트(D4)일 수 있고, 다음 비트는 어드레스 비트(A5)일 수 있다. 상황을 보다 복잡하게 하면, 메모리(118,120)는 그 내부 입력 라인, 출력 라인, 및 제어 라인이 상이한 물리적 배치도를 가질 수 있다. 따라서 메모리(118)를 시험하기 위해 기록된 벡터 패턴은 메모리(118,120)가 논리적으로 등가일지라도 메모리(120)를 시험하기에는 유용하지 않을 것이다.

스캔 테스트를 사용하는 것에 대한 대안은 도 2에 도시된 바와 같이 각 메모리에 포트를 제공하는 것이다. 메모리의 입력 라인과 출력 라인은 리드선(216)을 통해 액세스가능할 수 있다. DUT(212)는 특정 리드선(216)이 메모리(218)의 내부 라인에 접속될 수 있도록 구성될 수 있다. 이런 리드선은 동시에 논리부(214)에 접속되는 이중 용도를 가지고 있지만, 시험을 위해서만 사용되는 특정 제어 신호에 응답하여, 메모리(218)의 내부 라인에 접속하도록 전환될 수 있다.

메모리(218)에 포트가 제공되면, 메모리(218)의 하나의 위치에 대응하는 모든 비트는 동시에 기록 및 판독될 수 있다.

도 2는 개량된 것을 도시하고 있다. 알고리즘 패턴 발생기(252)는 테스터 (230)내에 포함되어 있다. 알고리즘 패턴 발생기(252)는 일련의 데이터 값 및 그들 값이 메모리(218)를 완전히 시험하도록 판독 또는 기록되어야 하는 메모리(218)내 어드레스를 발생시키는 회로이다. 예를 들어, 메모리는 1과 0의 교대 패턴을 가진 메모리 워드내의 모든 위치에 기록함으로써 시험될 수 있다. 메모리내의 값이 역으로 판독될 때, 동일 패턴이 반복될 수 있다. 그 다음 그 패턴은, 1이 0으로 대체되고, 0이 1로 대체되는 상태로 인버터되고, 그 과정은 반복될 수 있다. 이러한 패턴은 이러한 패턴을 발생시키도록 프로그래밍된 회로에 의해 발생될 수 있다. 실제 패턴이 저장될 필요는 없다. 그러나, 이러한 접근법이 작용하는 것에 있어서, 메모리는 포트를 통해 액세스될 필요가 있다.

알고리즘 패턴 발생기(252)를 테스터(230)에 포함시키기 위해, 일련의 멀티플렉서(250)가 각각의 채널에 사용된다. 소위 "대체(alternative) 데이터원" 멀티플렉서라 불리우는 멀티플렉서에 의해 각각의 채널은 알고리즘 패턴 발생기(252)로부터의 데이터와 벡터 패턴 메모리(232)로부터의 데이터를 선택할 수 있다. 멀티플렉서는 알고리즘 패턴 발생기(252)가 어느 채널에든 접속되도록 허용한다.

알고리즘 패턴 발생기와 스캔 테스트법의 장점을 결합시키는 것이 가장 바람직하다는 것을 알 수 있다. 특히, 메모리 시험용 테스터를 고속으로 프로그래밍할 수 있는 것이 가장 바람직하다. 메모리를 시험하기 위해 벡터를 저장하는 대용량 벡터 패턴 메모리를 전용으로 하지 않는 것이 바람직하다. 추가로, 내부 메모리로의 액세스를 위한 포트를 DUT에 제공할 필요가 없게 하고자 한다. 그러나, 이러한 기술의 장점을 결합시겨 테스터를 고비용으로 하지 않는 것이 필요하다.

상기 사항을 배경으로, 본 발명의 목적은 내장형 메모리를 시험하도록 간단히 프로그래밍될 수 있는 반도체 소자용 테스터를 제공하는 것이다.

본 발명의 다른 목적은 내장형 메모리용 스캔 테스트 신호를 간단히 발생시킬 수 있는 테스터를 제공하는 것이다.

본 발명의 다른 목적은 테스트 프로그램의 용이한 디버그를 이용하는 프로그래밍 포맷으로 메모리 테스트 옵션을 가진 반도체 소자용 테스터를 제공하는 것이다.

상기 목적과 기타 목적은 데이터 직렬 변환기에 접속된 패턴 발생기를 구비한 테스터로 이루어진다. 데이터 직렬 변환기 회로는 피시험 디바이스의 스캔 리드선에 인가하기 위한 직렬 스트림으로 테스트 워드를 변환한다.

일실시예에서, 데이터 직렬 변환기 회로는 패턴 발생기의 출력이 직렬 데이터 스트림의 순서로 나타나게 하는 선택 회로를 포함하고 있다.

본 발명은 다음의 상세한 설명과 첨부된 도면을 참조하여 보다 더 이해할 수 있다.

도 1은 내장형 메모리를 가진 반도체 소자를 스캔 테스트하는데 사용되는 종래의 테스터의 블록도,

도 2는 내장형 메모리와 테스트 포트를 가진 반도체 소자를 시험하는데 사용되는 종래의 테스터의 블록도,

도 3은 본 발명의 테스터의 블록도, 및

도 4는 도 3의 데이터 직렬 변환기 회로의 블록도.

도 3은 알고리즘식으로 간단히 발생된 데이터로 내장형 메모리를 스캔 테스트할 수 있는 테스터(330)를 도시하고 있다. 아래에 설명되는 바와 같이, 이러한 특징으로 인해 테스트 프로그램은 급속히 개발되고 있다. 또한 테스트 엔지니어가 테스트 프로그램을 디버그하여야 할 때 시간이 절약된다.

테스터(330)는 종래의 기술과 모두 동일하게, 벡터 패턴 메모리(332), 불량 프로세서(334), 및 알고리즘 패턴 발생기(352)를 포함하고 있다. 테스터(330)는 구동기(336)와 비교기(338)를 포함하는 다수의 채널을 가지고 있다. 구동기(336)와 비교기(338)용 데이터원은 대체 데이터원 멀티플렉서(350)에 의해 선택된다.

그러나, 테스터(330)는 직렬 변환기 회로(410)를 구비하고 있는 수개의 채널을 가지고 있다. 이러한 채널은 피시험 디바이스(312)상의 스캔 입력 리드선(316_in)과 스캔 출력 리드선(316_out)에 접속될 수 있다. 직렬 변환기 회로(410)는 알고리즘식으로 발생된 테스트 데이터를 스캔 테스트에 사용하기 적합한 형태로 변환한다. 환언하면, 데이터는 스캔 인(in) 그리고 스캔 아웃(out)하는 직렬 데이터 스트림으로 변환되어야 한다. 보다 중요하게, 직렬 변환기(410)의 출력에서의 비트는 특정 채널에 접속된 스캔 체인에서 특정 메모리를 테스트하는데 필요한 순서를 가지고 있어야 한다. 이러한 이유로, 각각의 직렬 변환기 회로(410)는 테스트 패턴의 소정 비트가 원하는 순서로 인가될 수 있도록 프로그래밍될 수 있어야 한다.

도 3은 4개의 직렬 변환기(410)를 도시하고 있다. 직렬 변환기 회로의 수는 본 발명에서 중요하지 않다. 바람직하게는, 단일 피시험 디바이스상의 수개의 스캔 체인으로부터의 데이터를 동시에 스캔 인 그리고 스캔 아웃할 수 있도록 수개의 직렬 변환기 회로가 존재한다. 바람직한 실시예에서, 모든 16개의 채널에 대해 하나의 직렬 변환기 회로(410)가 있다.

종래에서와 동일하게, 알고리즘 패턴 발생기(352)의 출력부는 어드레스부와 데이터부를 포함하고 있다. 어드레스는 피시험 메모리의 어드레스 라인에 인가되는 신호를 나타낸다. 데이터부는 피시험 메모리의 데이터 라인에 공급되는 데이터를 나타낸다. 예를 들어, 알고리즘 패턴 발생기(352)는 32개의 어드레스 라인을 발생시킨다. 이러한 어드레스 라인은 각각의 직렬 변환기에 버스 방식으로 접속되어 있다. 알고리즘 패턴 발생기는 바람직한 실시예에서 두 개의 데이터 라인을 제공한다. 종래의 테스터에서, 피시험 메모리의 데이터 라인에 접속된 각 채널은 그 데이터 라인중 하나에 접속되어 있다. 이러한 데이터 라인의 값을 변경함으로써, 데이터 라인에 접속된 메모리내의 셀이 시험될 수 있다.

설명되는 실시예에서, 알고리즘 패턴 발생기(352)로부터의 어드레스 라인은 직렬 변환기 회로(410) 각각에 동작한다. 도 3에 도시된 바와 같이, 각각의 직렬 변환기 회로(410)는 하나의 채널과 직렬상태이다. 그 채널에 적합한 알고리즘 패턴 발생기로부터의 데이터 라인은 또한 직렬 변환기에 입력된다.

직렬 변환기 회로(410)는 데이터 값 및 피시험 메모리용 어드레스의 스트링인 알고리즘 패턴 발생기(352)의 출력을 받아들인다. 예를 들어, 간단한 테스트 패턴은 피시험 메모리내의 모든 다른 워드의 제 1 비트가 값을 번갈아 바꾸게 하는 것이다. 종래의 기술에서 이것은 데이터 라인 1에 접속된 채널이 제 1 데이터 라인에 접속되도록 테스터를 구성함으로써 행해진다. 모든 다른 데이터 라인에 접속된 채널은 다른 데이터 라인에 접속될 수 있다. 테스트가 행해질 때, 알고리즘 패턴 발생기는 순차적으로 증가하는 어드레스를 출력할 수 있다. 각각의 새로운 어드레스에 대해서, 제 1 데이터 라인의 값은 인버트될 것이다. 이러한 방식으로, 모든 다른 워드의 제 1 비트는 인버트될 것이다.

동일 유형의 패턴은 스캔 입력부를 통해 액세스될 수 있더라도 메모리를 테스트하는데 사용될 수 있다. 적당한 순서로 스캔 입력에 적당한 값을 제공할 필요가 있다. 직렬 변환기 회로(410)는 이러한 기능을 수행한다. 도 3에 도시된 바와 같이, 직렬 변환기(410)를 포함한 채널내의 대체 데이터원 선택 멀티플렉서(350)는 직렬 변환기의 출력 또는 알고리즘 패턴 발생기(352)의 출력을 선택할 수 있다. 이러한 방식으로, 테스터(330)는 종래의 기술과 동일하게 동작될 수 있거나, 직렬 변환기(410)로 동작하도록 구성될 수 있다.

도 4를 참조하면, 직렬 변환기(410)의 블록도가 도시되어 있다. 직렬 변환기 (410)는 복수의 멀티플렉서(412)를 구비한 것으로 도시되어 있다. 여기서, 8개의 멀티플렉서(412)가 도시되어 있다. 멀티플렉서(412)는 알고리즘 패턴 발생기(352)로부터 어드레스 라인을 입력으로서 수신한다. 직렬 변환기 제어 레지스터(418)는 8개의 어드레스 라인이 메모리(420)에서의 어드레스 입력으로서 작동하는 것으로 선택되도록 프로그래밍되어 있다.

바람직한 실시예에서, 32개의 어드레스 라인중 8개의 어드레스 라인의 값은 개별 어드레스 카운터(414)에 의해 발생된다. 전형적으로, 이러한 라인은 멀티플렉서(412)에 의해 선택될 수 있다. 상기 제어 레지스터는 종래의 기술과 동일하게, 테스터(330)를 제어하는 컴퓨터 워크 스테이션에 의해 프로그래밍된다.

어드레스 카운터(414)는 오버리드(over ride) 제어 회로(416)에 의해 제어된다. 오버리드 제어 회로는 스캔 체인의 길이로 프로그래밍된다. 예를 들어, 특정 피시험 메모리가 4K×64 메모리이면, 12개의 어드레스 라인, 64개의 데이터 입력, 및 하나의 제어 신호를 가질 수 있다. 따라서, 단일 핀이 부품내로 스캔하는데 사용되면, 알고리즘 패턴 발생기(352)에 의해 발생된 각각의 값에 대해 총 77개의 값이 핀내로 스캔되도록 요구된다. 카운터(414)는 오버리드 제어 회로(416)에 의해 프리셋되어 스캔 체인에서의 값의 수를 카운트할 수 있다.

멀티플렉서(412)의 출력은 메모리(420)로의 어드레스 입력이다. 메모리 (420)는 스캔 체인에서의 레지스터의 순서로 프로그래밍된다. 메모리(420)의 제 1 값은 알고리즘 패턴 발생기(352)로부터의 34개의 라인중 어느 라인이 스캔 체인의 최종 레지스터에 대한 데이터를 포함하고 있는지를 나타낸다. 메모리(420)내의 다음 값은 알고리즘 패턴 발생기(352)로부터의 34개의 라인중 어느 라인이 스캔 체인에서의 다음 레지스터에 대한 데이터를 포함하고 있는지를 나타낸다.

테스터(330)가 특정 유형의 반도체 소자를 테스트하도록 셋업될 때 메모리(420)에는 필요한 값이 로딩된다. 테스터(330)는 컴퓨터 워크 스테이션(도시 생략)에 의해 제어된다. 테스터(330)는 보통 특정 유형의 부품을 테스트하도록 설정되고, 그 다음 그런 유형의 다수의 부품이 테스트된다. 이러한 셋업 프로세스의 부분으로서, 메모리(420)와 같은 메모리와 제어 레지스터에는 데이터가 로딩된다. 메모리(420)에 로딩된 데이터는 테스트되는 부품의 유형에 대해 특정적이고, 피시험 메모리의 데이터 라인과 내부 어드레스가 스캔 체인에서 접속되는 순서에 대한 정보로부터 유도된다.

메모리(420)의 출력은 멀티플렉서(422)를 제어한다. 멀티플렉서(422)는 알고리즘 패턴 발생기(352)로부터의 34개의 라인중 적당한 하나를 선택하고, 멀티플렉서(424,426)로 패스한다.

멀티플렉서(424,426)의 출력은 대체 데이터원 선택 멀티플렉서(350)를 통해 직렬 변환기를 포함한 채널내의 구동기(236) 또는 비교기(238)로 진행한다. 직렬 변환기 회로(410)이 사용될 때, 멀티플렉서(424,426)는 멀티플렉서(422)의 출력을 선택하도록 구성된다. 그러나, 직렬 변환기(410)는 알고리즘 패턴 발생기(352)로부터 바로 데이터를 패스하기 위해 멀티플렉서(424,426)를 제어함으로써 효과적으로 디스에이블될 수 있다.

두개의 멀티플렉서(424,426)가 종래의 기술과 호환하여 제공된다. 비교기를 제어하기 위해, 두개의 데이터 라인이 필요하다. 비교기는 그 입력이 논리 HI 또는 논리 LO일 경우 기대치와 일치함을 지시하도록 동작될 수 있다. 대안으로, 비교기는 "돈 케어(don't care)" 상태로 설정될 수 있다. 이것은 그 입력이 입력값에 무관하게 기대치 상태와 일치함을 나타낼 수 있음을 의미한다. 따라서, 두개의 데이터 비트가 이러한 3개의 가능한 동작 조건을 나타내는데 필요하다; 하나의 비트는 비교기가 "돈 케어" 상태에 있는지를 표시한다. 다른 하나의 비트는 기대치를 나타낸다. "돈 케어" 비트는 알고리즘 패턴 발생기(352)로부터의 라인중 소정 라인상에 나타난다.

직렬 변환기(410)가 비교기로 구성된 채널에서 사용될 때, 멀티플렉서(426)는 "돈 케어" 비트를 패스하도록 구성되어 있다. 멀티플렉서(424)는 멀티플렉서 (422)의 출력으로부터의 데이터 비트를 패스하도록 구성되어 있다. 직렬 변환기(410)가 구동기로 구성된 채널에서 사용될 때, 단 하나의 데이터 비트가 필요하다. 따라서, 멀티플렉서(424,426)의 출력은 동일하고, 양 멀티플렉서는 멀티플렉서(422)의 출력을 선택하도록 구성된다.

멀티플렉서(424,426)는 출력 제어 레지스터(428)로부터 제어된다. 직렬 변환기 제어 레지스터(418)에 대해서와 같이, 출력 제어 레지스터(428)에는 테스터(330)가 특정 테스트에 대해서 셋업될 때 값이 로딩된다. 이러한 값은 테스터(330)를 제어하는 컴퓨터 워크 스테이션(도시 생략)으로부터 전송된다.

동작시, 직렬 변환기(410)에 의해 내장형 메모리(318, 또는 320)는, 메모리의 제한된 수의 테스트 포인트가 피시험 디바이스(312)상에 존재한다는 사실에도 불구하고, 알고리즘 패턴 발생기(252)를 이용하여 테스트될 수 있다. 알고리즘 패턴 발생기는 내장형 메모리에 대한 테스트 패턴을 발생시키도록 쉽게 프로그래밍될 수 있다. 사실, 동일 크기의 내장형 메모리에 대하여 동일 프로그래밍이 사용될 수 있다. 이러한 프로그램은 발전되어 디버그될 수 있다. 개별 디바이스인 프로그램부를 구비함으로써 프로그램이 절약되고, 여러 유형의 디바이스를 테스트하는데 사용될 수 있다. 임의의 디바이스를 테스트하기 위해 프로그램을 기록하거나 디버그하는데 시간이 보다 감소한다.

추가로 디버그 시간이 절약된다. 직렬 변환기가 사용될 때, 내장형 메모리에 대한 테스트 데이터는 논리 형식으로 발생된다. 모든 데이터 라인은, 피시험 메모리에 나타나는 순서와 무관하게, 논리 그룹으로 다루어질 수 있다. 유사하게, 어드레스 라인은, 내장형 메모리의 어드레스 라인의 물리적 위치와 무관하게, 그룹으로서 취급된다. 데이터와 어드레스 값이 논리 형식일 때 인간이 테스트 프로그램을 디버그하기 쉽고 빠르다.

시험되는 각 내장형 메모리의 각 스캔 체인과 연관된 직렬 변환기(410)는 개별적으로 프로그래밍된다. 직렬 변환기 회로(410)는, 메모리상에서 테스트하는 수와 무관하게, 각각의 스캔 체인에 대하여 한번 프로그래밍된다. 따라서, 추가로 절약하게 된다. 이것은 본 발명의 아키텍처에 의해 얻어진다.

일실시예를 설명하였지만, 다수의 대체 실시예 또는 수정이 가능하다. 예를 들어, 멀티플렉서(412)는 카운터로부터 유도되는 라인을 선택한다고 설명되어 있다. 어드레스 메모리(420)에 사용된 모든 라인이 카운터로부터 또는 동일 카운터로부터 유도될 필요는 없다. 메모리(420)는 8개의 어드레스 라인으로 도시되어 있고, 최대 256 비트의 길이까지 스캔 체인을 조정할 수 있다. 스캔 체인이 그렇게 길지 않다면, 메모리(420)는 다른 기능용으로 추가로 사용될 수 있다. 하나의 가능한 기능은 종래의 "토포 인버트(topo invert)"를 실행하는 것이다. 일부 메모리는 메모리의 일부 셀이 전하를 저장함으로써 논리 1 그리고 전하를 저장하지 않음으로써 논리 0을 나타내도록 설계되어 있다. 다른 셀은 반대로 행함으로써 데이터를 표현한다. 알고리즘 패턴 발생기(352)로부터의 적어도 하나의 라인은 하나의 데이터 값을 나타낸다. 종종, 데이터 라인은, 한쌍 중 하나의 라인이 제 1 라인의 인버트를 포함하는 한쌍으로 나타난다. 데이터가 전하를 저장함으로써 논리 1를 나타내는 셀에 제공될 때, 제 1 라인이 사용된다. 데이터가 전하의 부재로 논리 1를 나타내는 셀에 제공될 때, 제 2 라인이 사용된다. 일명 토포 라인의 다른 라인은, 특정 셀에 대하여, 정규 데이터 또는 인버트된 데이터가 필요한지를 나타낸다. 종래의 테스터는 토포 라인을 기초로 한 이러한 라인 중에서 선택하기 위해 개별 회로를 포함하고 있다. 메모리(420)로의 어드레스 입력의 일부로서 멀티플렉서(412)에 의해 토포 라인이 선택되게 함으로써 두개의 라인 사이에서 선택될 수 있다. 메모리(420)는 토포 비트의 값에 근거하여, 인버트된 또는 그렇지 않은 적당한 데이터 라인을 선택하도록 프로그래밍되어 있다.

메모리의 특정 수의 비트와 크기가 제한된 것이 아니라 설명용으로 제공되어 있다는 것을 알 수 있다. 예를 들어, 알고리즘 패턴 발생기(352)로부터의 두 개의이상의 데이터 라인이 있을 수 있다.

또한, 테스터에 적합한 바람직한 하드웨어 아키텍처가 도시되어 있다. 그러나, 다른 아키텍처를 가진 직렬 변환기 회로가 사용될 수 있다. 예를 들어, 채널은 양방향일 필요가 없다. 일부 채널이 신호를 구동하고 일부 채널이 신호를 수신한다는 것이 가능하다.

추가로, 직렬 변환기 회로(410)는 추가로 벡터 패턴 메모리를 이용하여 테스 트하는데 사용될 수 있다는 것을 알 수 있다. 멀티플렉서(350)는 직렬 변환 데이터와 벡터 패턴 메모리의 데이터사이에서 전환하는데 사용될 수 있다. 이러한 방식으로, 소자를 테스트하는데 상당히 유연하게 대처할 수 있다.

추가로, 도 3은 직렬 변환기 회로(310)가 알고리즘 패턴 발생기로부터만 데이터를 수신하는 것을 도시하고 있다. 직렬 변환기는 다른 소스로부터 데이터를 수신할 수 있다. 예를 들어, 직렬 변환기의 입력은 다중화될 수 있다.

또한, 직렬 변환기는 알고리즘식으로 발생된 데이터와 결합하여서만 사용된다는 것이 설명되어 있다. 내장형 메모리는 알고리즘식으로 발생된 데이터로 부분적으로 그리고 벡터 패턴으로부터의 데이터에 의해 부분적으로 테스트될 수 있다. 예를 들어, 데이터와 어드레스 신호는 알고리즘식으로 발생되고, 기록 제어와 같은 제어 신호는 벡터 패턴 메모리로부터 유도될 수 있다.

따라서, 본 발명은 첨부한 청구항의 범위와 사상에만 제한되어야 한다.

Claims

반도체 디바이스용 테스터에 있어서, 상기 반도체 디바이스는 적어도 하나의 스캔 체인을 통해 액세스가능한 어드레스 라인과 데이터 라인을 갖는 내장형 메모리 및 적어도 하나의 스캔 체인에 접속된 복수의 테스트 포인트를 구비하고 있고,

상기 테스터는,

복수의 출력 신호를 병렬로 발생시키는 알고리즘 패턴 발생기;

테스트 포인트에 접속하도록 되어 있는 복수의 채널로서, 각각의 채널은 테스트 포인트 중 하나에서 신호를 구동 또는 수신할 수 있는 상기 복수의 채널; 및

출력 신호를 적어도 하나의 스캔 체인을 따라 내장형 메모리의 데이터 라인 및 어드레스 라인으로 변환하는 복수의 직렬 변환기 회로;를 포함하고,

각각의 직렬 변환기 회로는,

알고리즘 패턴 발생기의 복수의 출력 신호를 수신하도록 접속된 복수의 데이터 입력부, 복수의 채널 중 하나의 채널에 접속된 적어도 하나의 데이터 출력부, 및 제어 입력부를 구비한 멀티플렉서; 및

멀티플렉서의 제어 입력부에 접속된 데이터 출력부 및 복수의 어드레스 라인을 갖는 어드레스 입력부를 구비한 메모리;를 포함하는 것을 특징으로 하는 테스터.
제 1 항에 있어서, 직렬 변환기 회로는 데이터 출력부 및 복수의 데이터 입력부를 각각 갖는 복수의 제 2 멀티플렉서를 더 포함하고, 상기 복수의 제 2 멀티플렉서의 데이터 출력부는 메모리의 어드레스 입력부에 접속되어 있고, 상기 데이터 입력부는 알고리즘 패턴 발생기로부터의 복수의 출력 신호의 적어도 일부에 접속되어 있는 것을 특징으로 하는 테스터.
제 1 항에 있어서, 메모리의 어드레스 라인에 접속된 카운터를 더 포함하는 것을 특징으로 하는 테스터.
제 3 항에 있어서, 적어도 하나의 스캔 체인 중 하나의 길이를 근거로 카운터를 설정하는 수단을 더 포함하는 것을 특징으로 하는 테스터.
제 1 항에 있어서, 상기 메모리는 내장형 메모리의 어드레스 라인과 데이터 라인이 액세스될 수 있는 적어도 하나의 스캔 체인 중 하나에서의 순서와 알고리즘 패턴 발생기로부터의 복수의 출력 신호 사이의 매핑을 저장하는 것을 특징으로 하는 테스터.
제 1 항에 있어서, 패턴 메모리를 더 포함하고, 채널의 일부는 직렬 변환기 회로 중 하나의 출력과 패턴 메모리의 출력 사이에서 선택하도록 구성된 멀티플렉서를 포함하는 것을 특징으로 하는 테스터.
제 1 항에 있어서, 직렬 변환기 회로의 수는 채널 수보다 적은 것을 특징으로 하는 테스터.
제 1 항에 있어서, 알고리즘 패턴 발생기의 복수의 출력 신호는 버스를 통해 복수의 직렬 변환기 회로의 각각의 멀티플렉서의 복수의 데이터 입력부에 접속되는 것을 특징으로 하는 테스터.
제 1 항에 있어서, 복수의 채널중 일부는 신호를 구동하도록 구성되어 있고, 복수의 채널중 일부는 신호를 수신하도록 구성되어 있는 것을 특징으로 하는 테스터.
테스터로 반도체 디바이스를 테스트하는 방법에 있어서, 반도체 디바이스는 적어도 하나의 스캔 체인을 통해 액세스가능한 어드레스 라인과 데이터 라인을 갖는 내장형 메모리 및 적어도 하나의 스캔 체인에 접속된 복수의 테스트 포인트를 구비하고 있고, 상기 테스터는,

알고리즘 패턴 발생기;

테스트 포인트에 접속하도록 되어 있는 복수의 채널로서, 각각의 채널은 테스트 포인트 중 하나에서 신호를 구동 또는 수신할 수 있는 상기 복수의 채널; 및

메모리를 각각 포함하는 복수의 직렬 변환기 회로;를 포함하고,

상기 테스트 방법은,

내장형 메모리의 어드레스 라인과 데이터 라인이 스캔 체인에서 접속되어 있는 순서를 나타내는 데이터를 직렬 변환기 회로의 메모리 중 적어도 하나에 로딩하는 단계;

스캔 체인에 접속된 피시험 반도체 디바이스상의 테스트 포인트에 채널을 접속하는 단계;

내장형 메모리의 데이터 라인과 어드레스 라인에 대한 값의 스트림을 발생시키도록 알고리즘 패턴 발생기를 작동시키는 단계; 및

메모리에 로딩된 데이터에 의해 지정된 순서에 따라 선택하여 어드레스 라인과 데이터 라인에 대한 값을 채널에 라우팅하도록 직렬 변환기 회로를 작동시키는 단계;를 포함하는 것을 특징으로 하는 테스트 방법.
제 10 항에 있어서, 테스터는

복수의 출력을 갖는 패턴 메모리; 및

패턴 메모리의 복수의 출력 중 하나의 출력과 복수의 직렬 변환기 회로 중 하나의 회로의 출력 사이에서 선택하도록 구성된 복수의 채널 중 적어도 일부에 접속된 복수의 멀티플렉서;를 포함하는 것을 특징으로 하는 테스트 방법.
제 11 항에 있어서, 직렬 변환기 회로 중 적어도 하나와 패턴 메모리로부터 데이터를 동시에 제공하는 단계를 더 포함하는 것을 특징으로 하는 테스트 방법.
적어도 하나의 스캔 체인을 통해 액세스가능한 어드레스 라인과 데이터 라인을 가진 내장형 메모리를 구비한 반도체 디바이스용 테스터에 있어서,

a) 내장형 메모리에 인가될 어드레스 비트와 데이터 비트의 패턴을 알고리즘식으로 발생시키는 수단;

b) 데이터 입력부와 출력부를 가진 구동기를 구비한 제 1 채널 회로;

c) 신호 입력부, 데이터 입력부, 및 출력부를 가진 비교기를 구비한 제 2 채널 회로;

d) 패턴을 알고리즘식으로 발생시키고, 프로그래밍가능한 순서에 따라, 어드레스 비트와 데이터 비트를 제 1 채널의 데이터 입력부에 순차적으로 인가하는 수단의 출력을 수신하는 제 1 수단; 및

e) 패턴을 알고리즘식으로 발생시키고, 프로그래밍가능한 순서에 따라, 어드레스 비트와 데이터 비트를 제 2 채널의 데이터 입력부에 순차적으로 인가하는 수단의 출력을 수신하는 제 2 수단;을 포함하는 것을 특징으로 하는 테스터.
제 13 항에 있어서, 상기 수신하는 제 1 수단은 상기 프로그래밍가능한 순서에 관한 정보를 저장하는 메모리를 포함하는 것을 특징으로 하는 테스터.
제 14 항에 있어서, 어드레스 입력을 메모리에 제공하는 카운터를 더 포함하고, 카운터는 상기 수신하는 제 1 수단에 접속되어 있는 것을 특징으로 하는 테스터.
제 15 항에 있어서, 상기 수신하는 제 1 수단은

a) 복수의 멀티플렉서로서, 멀티플렉서는 제어 입력부, 복수의 입력 라인, 및 출력 라인을 각각 갖고, 복수의 입력 라인은 각각의 제 1 및 제 2 부분을 갖고, 제 1 부분은 카운터에 접속되고, 복수의 입력 라인 중 제 2 부분은 패턴을 알고리즘식으로 발생시키는 수단으로부터의 출력을 수신하도록 접속되고, 출력 라인은 메모리의 어드레스 입력부에 접속되는 상기 복수의 멀티플렉서; 및

b) 복수의 멀티플렉서의 제어 입력부에 접속된 프로그래밍가능한 제어 레지스터;를 더 포함하는 것을 특징으로 하는 테스터.