KR100309645B1 - 반도체장치 및 그 제조방법 - Google Patents
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Abstract
본 발명은 반도체장치 및 그 제조방법에 관한 것으로서, 특히, 저농도 도핑영역(lightly doped drain)을 반도체기판에 형성하고 고농도 도핑된 소스/드레인은 별도의 도전층에 형성하며 이러한 도전층의 소정 부위를 제거하여 게이트와 고농도 도핑영역을 동일한 레벨에 형성하여 공정을 단순화한 자동정렬된 모스소자 및 그 제조방법에 관한 것이다. 본 발명의 구조는 반도체기판과, 반도체기판의 소정 부위 표면에 위치하는 게이트절연막과, 게이트절연막을 중심으로 서로 이격되어 대향하며 반도체기판 위에 접하는 제 1 및 제 2 도전층과, 제 1 및 제 2 도전층의 대향 측면에 형성된 측벽 스페이서와, 제 1 및 제 2 도전층과 접하는 반도체기판에 형성된 저농도 도핑영역과, 게이트절연막 및 측벽 스페이서와 접하는 게이트전극을 포함하여 이루어진다. 또한,본 발명에 따른 반도체장치의 제조방법은 반도체기판의 소정부위를 노출시키고 상부 표면이 제 1 절연막으로 보호되며 노출된 반도체기판 표면을 중심으로 서로 이격되는 도핑된 제 1 및 제 2 반도체층을 반도체기판 위에 동시에 형성하는 단계와, 제 1 및 제 2 반도체층의 대향 측면에 각각 제 1 측벽스페이서를 형성하는 단계와, 노출된 반도체기판 표면과 제 1 측벽스페이서 표면에 각각 게이트절연막과 제 2 측벽스페이서를 형성하고, 동시에, 제 1 및 제 2 반도체층과 반도체기판이 접하는 반도체기판 부위에 저농도 도핑영역을 형성하는 단계와, 게이트절연막 및 제 2 측벽스페이서가 형성하는 공간에 제 3 도전층으로 게이트를 형성하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체장치 및 그 제조방법에 관한 것으로서, 특히, 저농도 도핑영역(lightly doped drain)을 반도체기판에 형성하고 고농도 도핑된 소스/드레인은 별도의 도전층에 형성하며 이러한 도전층의 소정 부위를 제거하여 게이트와 고농도 도핑영역을 동일한 레벨에 형성하여 공정을 단순화한 자동정렬된 모스소자 및 그 제조방법에 관한 것이다.
일반적으로 저농도도핑영역을 갖는 엘디디(LDD, lightly doped drain) 구조의 트랜지스터는 먼저 게이트를 패터닝한 다음 게이트를 마스크로 하여 엘디디 형성용 이온주입을 실시한 후 측벽스페이서를 게이트 측면에 형성한 다음 이를 이요한 이언주입으로 고농도 도핑영역을 형성하므로서 트랜지스터를 제조한다. 또한, 소스/드레인 전극들을 형성하기 위하여 별도의 전극을 형성한다.
그러나 반도체소자의 집적도가 증가함에 따라 엘디디 소자의 경우에 있어서도 디자인 룰이 축소되어 소자의 졍션의 깊이도 점점 얕게 형성된다. 따라서, 소자 제조의 써말버짓(thermal budget)이 중요한 요소가된다. 즉, 소자제조 공정온도를 가능한 낮춘 상태에서 얕은 졍션을 확보하고, 게이트와 드레인의 중첩을 충분하게 하기 위하여 경사이온주입(tilt ion implant) 등의 방법을 사용한다. 그리고, 소스/드레인 전극을 형성하기 위한 콘택 형성공정의 정렬마진도 감소한다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체장치의 트랜지스터 제조방법을 도시하는 단면도이다.
도 1a를 참조하면, p형 반도체기판(1) 상에 열산화 방법으로 제 1 버퍼산화막(2)을 형성하고, 이 버퍼용 제 1 산화막(2) 상에 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 질화실리콘을 증착하여 마스크층(3)을 형성한다. 그리고, 포토리쏘그래피(photolithography) 방법으로 반도체기판(1)의 소자격리영역이 노출되도록 마스크층(3)인 질화막(3)을 선택적으로 제거하여 소자격리영역과 활성영역을 한정한다.
그리고, 1000℃ 정도의 온도에서 노출된 기판(1) 표면을 열산화시켜 필드산화막(4)을 7000Å 이상의 두께로 형성한다. 또는, 필드산화막(4) 형성 전에 채널스톱의 효과를 증가시키기 위하여 붕소 이온주입을 E13 정도의 오더(order)로 노출된 반도체기판(1)을 도핑시킨다.
도 1b를 참조하면, 잔류한 질화막과 제 1 산화막을 제거한 다음 노출된 기판(1)의 표면에 희생용 산화막으로 제 2 산화막(5)을 400Å 정도의 두께로 형성하여 문턱전압조절용 이온주입시의 마스킹재료로 사용한다.
필요한 경우 포토레지스트패턴(6)을 이용하여 이온주입부위를 한정한 다음 문턱전압용 이온주입을 노출된 부위의 활성영역상에 실시한다.
도 1c를 참조하면, 제 2 산화막(5)을 제거한 다음 노출된 기판(1)의 표면에 게이트절연막으로 제 3 산화막(7)을 성장시켜 형성한다.
게이트절연막(7)인 제 3 산화막(7)의 표면을 포함하는 기판의 전면에 게이트로 사용될 도핑된 폴리실리콘층(8)을 약 4000Å의 두께로 형성한다.
도 1d를 참조하면, 폴리실리콘층(8) 위에 포토레지스트를 도포한 후 사진식각공정으로 폴리실리콘층(8)과 제 3 산화막(7)의 소정부위를 제거하여 게이트(8)를 패터닝한다.
도 1e를 참조하면, 게이트(8)를 마스크로 이용한 n 형 불순물이온주입을 기판(1)의 전면에 E15 오더로 실시하여 소스/드레인(11)을 형성한다. 이때 CMOS 형성 등의 경우에 있어서는 이온주입 부위를 한정하는 마스크(9)를 형성하여 소스/드레인을 형성한다.
이후, 도시되지는 아니하였으나 기판(1)의 전면에 층간절연층을 형성하고 소정부위에 콘택홀을 형성하고 금속배선 등을 형성한 후 패시베이션층을 형성하여 반도체장치를 제조한다.
그러나, 상술한 종래기술의 필드산화막을 이용한 트랜지스터 및 그 제조방법에서는 반도체소자의 집적도가 증가함에 따라 엘디디 소자를 형성하기 위하여 저농도 및 고농도 불순물 도핑공정 등의 이중 도핑공정이 필요하고, 불순물 확산공정이 필요하며, 소스/드레인 전극을 별도의 콘택공정으로 형성하므로 마진확보가 곤란하고, 게이트를 패터닝하는 공정이 필요하며, 또한 게이트 측벽이 통상적으로 단일층으로 형성되므로 게이트와 측벽스페이서간에 핫-캐리어(hot carrier)가 트랩되는 등의 문제점이 있다.
따라서, 본 발명의 목적은 엘디디소자의 제조공정을 단순화하고 엘디디영역, 소스/드레인 전극 및 게이트 등이 자동정렬된 반도체장치 및 그 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위해 본 발명의 구조는 반도체기판과, 반도체기판의 소정 부위 표면에 위치하는 게이트절연막과, 게이트절연막을 중심으로 서로 이격되어 대향하며 반도체기판 위에 접하는 제 1 및 제 2 도전층과, 제 1 및 제 2 도전층의 대향 측면에 형성된 측벽 스페이서와, 제 1 및 제 2 도전층과 접하는 반도체기판에 형성된 저농도 도핑영역과, 게이트절연막 및 측벽 스페이서와 접하는 게이트전극을 포함하여 이루어진다.
상기 목적을 달성하기 위하여 본 발명에 따른 반도체장치의 제조방법은 반도체기판의 소정부위를 노출시키고 상부 표면이 제 1 절연막으로 보호되며 노출된 반도체기판 표면을 중심으로 서로 이격되는 도핑된 제 1 및 제 2 반도체층을 반도체기판위에 동시에 형성하는 단계와, 제 1 및 제 2 반도체층의 대향 측면에 각각 제 1 측벽스페이서를 형성하는 단계와, 노출된 반도체기판 표면과 제 1 측벽스페이서 표면에 각각 게이트절연막과 제 2 측벽스페이서를 형성하고, 동시에, 제 1 및 제 2 반도체층과 반도체기판이 접하는 반도체기판 부위에 저농도 도핑영역을 형성하는 단계와, 게이트절연막 및 제 2 측벽스페이서가 형성하는 공간에 제 3 도전층으로 게이트를 형성하는 단계를 포함하여 이루어진다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체장치의 트랜지스터 제조방법을 도시하는 단면도
도 2는 본 발명에 따라 제조된 반도체장치의 트랜지스터의 단면도
도 3a 내지 도 3h는 본 발명의 실시예에 따른 반도체장치의 트랜지스터 제조방법을 도시하는 공정단면도
본 발명은 그 제조방법에 있어서, 반도체기판인 실리콘기판 위에 도핑된 폴리실리콘과 산화막을 차례로 형성한 다음, 산화막의 소정 부위를 제거하여 게이트가 형성될 부위의 상부 폴리실리콘을 노출시키는 윈도우를 형성한다.
잔류한 산화막에 형성된 윈도우를 통하여 노출된 폴리실리콘을 등방성 식각으로 제거하여 기판 표면의 일부를 노출시키는 홀을 형성한 다음, 노출된 폴리실리콘의 측면에 질화막으로 제 1 측벽 스페이서를 형성하고 열산화공정을 실시하여 노출된 기판 표면에 게이트산화막을 형성함과 동시에 측벽스페이서 표면에 역시 산화막으로 이루어진 제 2 측벽 스페이서를 형성한다. 따라서, 측벽스페이서는 질화막/산화막으로 적층된 구조를 갖는다. 이때, 제 1 측벽스페이서 형성 후 채널용 이온주입을 실시한다.
그리고, 측벽스페이서가 형성된 홀을 매립하도록 도전층을 위 구조 전면에 형성하여 트랜지스터의 제조를 완료한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2는 본 발명에 따라 제조된 반도체장치의 트랜지스터의 단면도로서, 소자격리를 위한 필드산화막이 형성되지 아니한 구조를 나타낸다.
도 2 를 참조하면, 활셩영역과 격리영역을 정의하는 산화막으로 이루어진 소자격리용 필드절연막(21)이 형성된 실리콘기판(20) 위에 도핑된 폴리실리콘으로 이루어진 소스/드레인의 고농도 도핑영역(220)이 서로 이격되어 위치하고, 이러한 소스/드레인 고농도 도핑영역(220) 사이에는 활성영역의 중앙부위의 기판(20) 표면 위에 게이트산화막(270)이 위치하고, 대향하고 있는 소스/드레인 고농도 도핑영역(220) 측면에는 질화막(250)과 산화막(271)으로 이루어진 적층 구조의 측벽스페이서(250,271)을 개재시킨 게이트전극(28)이 위치한다. 이때, 게이트산화막(270) 하부 기판(20)에는 채널용 이온도핑층(26)이 매립되어 있고, 게이트전극(270)은 산화막패턴(230)을 개재시킨 게이트라인으로 연결된다. 산화막패턴(230)은 소스/드레인의 고농도 도핑영역(220)과 게이트라인(28)을 절연시키는 역할을 한다.
즉, 게이트산화막(270)을 중심으로 양측면 상부에 소스/드레인의 고농도 도핑영역(220)이 위치하며, 소스/드레인의 고농도 도핑영역(220)과 같은 레벨(level)에 게이트전극(28)이 위치한다.
또한, 고농도 도핑영역인 소스/드레인(220)과 기판(20)의 계면에는 소스/드레인의 저농도 도핑영역인 엘디디영역(272)이 형성되어 있다.
따라서, 게이트전극(28), 적층구조의 측벽스페이서(250,271), 게이트산화막(270), 엘디디영역(272), 고농도 도핑영역(220)으로 이루어진 모스형(MOS) 트랜지스터가기판(20)에 형성되어 있다.
따라서 본 구조에 의한 트랜지스터는 엘디디영역(272)은 기판(20)에 위치하고 소스/드레인의 고농도 도핑영역(220)이 기판(20) 상부에 위치하므로 별도의 소스/드레인 전극 형성공정없이 소스/드레인 고농도 도핑영역(220)을 이루는 도전층을 전극으로 이용하므로 콘택마진이 크게 확보되며, 게이트전극(28)의 디멘션을 조절하여 게이트와 드레인의 중첩부위를 제어할 수 있으므로 소자의 최적화에 유리하고, 게이트, 엘디디영역 및 고농도 도핑영역 등이 자동으로 정렬되므로 소자크기의 미세화에 유리한 마진을 제공하며, 도핑된 폴리실리콘의 도핑이온을 확산시켜 엘디디영역을 형성하므로 졍션(shallow junction)깊이를 얕게 형성하기 용이하고, 측벽스페이서(250,271)를 적층구조로 형성하므로 핫-캐리어에 강한 구조를 갖는다.
도 3a 내지 도 3h는 본 발명의 실시예에 따른 반도체장치의 트랜지스터 제조방법을 도시하는 공정단면도이다.
도 3a를 참조하면, 소자의 활성영역과 필드영역을 정의하는 필드절연막(21)이 형성된 반도체기판(20)인 실리콘기판(20)상에 불순물 이온이 도핑된 반도체층으로 폴리실리콘층(22)을 화학기상증착법(CVD, chemical vapor deposition)으로 증착하여 형성한다.
그리고, 도핑된 폴리실리콘층(22) 식각마스크로 이용될 수 있는 절연물질로 산화막을 폴리실리콘층(22) 위에 역시 CVD법으로 증착하여 제 1 절연층(23)을 형성한다.
도 3b를 참조하면, 제 1 절연층 위에 포토레지스트를 도포한 다음 노광 및 현상을실시하여 게이트전극 형성 부위에 대응하는 제 1 절연층의 소정 부위를 노출하는 포토레지스트패턴(24)을 정의한다.
그리고, 포토레지스트패턴(24)을 식각마스크로 이용하는 식각을 노출된 제 1 절연층에 실시하여 제거되어야 할 폴리실리콘층(22)의 표면을 노출시킨다. 즉, 폴리실리콘층(22)중 모스소자의 소스/드레인 영역이 되는 고농도 도핑영역을 제외한 폴리실리콘층 부위, 또는, 게이트전극 및 게이트 측벽스페이서가 형성될 공간을 마련하기 위하여 제거되어야 할 폴리실리콘층 표면을 노출시키는 제 1 절연층패턴(230)을 건식식각을 포함하는 이방성식각으로 형성한다. 이때, 노출되는 폴리실리콘층(22) 부위는 이후, 등방성식각으로 제거될 것이므로 노출되는 기판 표면의 일방향이 모스소자의 채널길이 방향이 되므로 이러한 요소를 고려하여 제 1 절연막패턴(230)의 제거 부위 크기를 결정한다.
도 3c를 참조하면, 포토레지스트패턴을 산소 애슁(O2ahing) 등의 방법으로 제거한 다음, 잔류한 신화막으로 이루어진 제 1 절연막패턴(230)을 식각마스크로 이용하여 노출된 폴리실리콘층을 제거하여 반도체기판(20)의 채널영역이 형성될 부위를 노출시키는 윈도우(W)를 형성한다. 이때, 식각방법은 기판표면을 식각정지층으로 이용하는 습식식각을 포함하는 등방성식각으로 실시하며, 식각된 폴리실리콘층(220)의 프로필은 제 1 절연막패턴(230)의 모서리 끝 부분에서 밑으로 파고든 언더컷(undercut)된 형상을 갖게 된다. 따라서, 등방성식각에 의한 도핑된 폴리실리콘층(220)의 하부의 기판과 접하는 날카로운 형상에 따라 엘디디(lightly doped drain)영역을 이루는 저농도 도핑영역의 크기가 자동정렬되어 결정된다. 즉, 고농도 도핑영역(220)의 도판트(dopant)가 기판과 접하는 계면을 통과하여 기판으로 확산되어 엘디디영역을 형성하게 되는 것이다.
따라서, 이러한 형상에 따라 게이트와 드레인간의 중첩부위가 용이하게 조절되므로 LDD 또는 GILD 구조의 소자제작이 용이해진다.
또한, 잔류한 폴리실리콘층(220)은 윈도우(W)에 의하여 서로 분리되어 각각 소스/드레인의 고농도 도핑영역(220)이 된다.
도 3d를 참조하면, 잔류한 폴리실리콘층(220)인 고농도 도핑영역(220)이 형성하는 빈 공간, 즉, 윈도우 부위를 완전히 매립하도록 실리콘 질화막으로 제 2 절연층(25)을 CVD법으로 제 1 절연층패턴(230)위에 증착하여 형성한다. 이는 적층구조의 측벽스페이서(sidewall spacer)의 하부층을 형성하기 위해서이다.
도 3e를 참조하면, 질화막으로 이루어진 제 2 절연층에 습식식각을 포함하는 등방성식각을 실시하여 고농도 도핑영역(윈도우 측면에 소정 두께의 잔류한 제 2 절연층(250)으로 이루어진 제 1 측벽스페이서(250)를 형성한다. 이때, 기판(20) 표면이 노출되도록 기판 표면을 식각정지층으로 이용한다.
도 3f를 참조하면, 노출된 기판(20) 부위가 채널영역이 되므로, 채널형성용 이온주입을 기판의 전면에 실시하여 채널이온 매몰층(26)을 형성한다.
도 3g를 참조하면, 노출된 기판 표면에 게이트절연막(270)을 형성하기 위하여 산소 부위기에서 열산화공정(thermal oxidation)을 실시한다. 따라서, 노출된 기판(20) 표면의 실리콘과 산소가 결합하여 노출된 기판 표면에 게이트산화막(270)을 형성한다. 동시에, 산소 분위기에서 열공정을 실시하므로 실리콘 질화막(250)인 제 1 측벽스페이서(250)의 표면에도 산화막으로 이루어진 자동정렬된 제 2 측벽스페이서(271)가 형성되어 제 1 및 제 2 측벽스페이서(250,271)로 구성되는 적층 구조의 게이트 측벽스페이서(250,271)가 형성된다. 따라서, 일반적으로 폴리실리콘 게이트전극 형성 후 측벽스페이서를 만드는 공정에서 게이트전극/측벽스페이서 계면의 불안정한 상태에 기인하는 핫-캐리어 트랩(hot-carrier trapping) 현상이, 본 발명에서는 적층 구조의 이중 측벽스페이서(250,271)를 형성하므로 상기 계면상태가 안정되므로 핫-캐리어 트랩에 대한 내성이 강화된다.
또한, 이러한 열공정에 의하여 전술한 바와 같이 고농도 도핑영역(220)의 도판트 이온들이 기판과 접하는 계면을 통하여 기판(20)으로 확산되어 엘디디영역인 자동정렬된 저농도 도핑영역(272)을 형성할 수 있고, 이온주입이 아닌 확산공정으로 그 영역을 형성하므로 얕은 졍션(shallow junction)을 용이하게 형성하며, 별도의 이온주입공정을 요하지 않으므로 그 형성공정이 단순해진다.
도 3h를 참조하면, 게이트전극을 포함하는 게이트라인(28)을 형성하기 위하여 윈도우에 형성된 게이트절연막(270) 및 제 2 측벽스페이서(271) 표면을 포함하는 제 1 절연층패턴(230)의 전면에 도핑된 폴리실리콘 등의 도전층을 형성하여 자동정렬된 게이트(28)를 형성한다. 즉, 윈도우에 형성된 게이트전극(28)이 측벽스페이서를 이용하여 자동정렬되는 방식으로 형성되므로 얼라인 마진(alignment margin)이 매우 양호하고, 전술한 바와 같이 소스/드레인 콘택도 고농도 도핑영역(220)을 이용할 수 있으므로 전체적으로 소자의 크기를 감소시킬 수 있다.
이후, 도시되지는 아니하였으나 기판의 전면에 층간절연층을 형성하고 소정부위에비어홀 등을 형성하고 금속배선 등을 형성한 후 패시베이션층을 형성하여 반도체장치를 제조한다.
따라서, 본 발명은 엘디디소자의 제조공정을 단순화하고 엘디디영역, 소스/드레인 콘택 및 게이트전극을 자동정렬된 형태로 형성하므로 소자의 집적도 향상에 유리하고, 핫-캐리어 트랩에 대한 내성이 강한 반도체 소자를 제공하는 장점이 있다.
Claims (8)
- 반도체기판과,상기 반도체기판의 소정 부위 표면에 위치하는 게이트절연막과,상기 게이트절연막을 중심으로 서로 이격되어 대향하며 상기 반도체기판 위에 접하는 제 1 및 제 2 도전층과,상기 제 1 및 제 2 도전층의 대향 측면에 형성된 측벽 스페이서와,상기 제 1 및 제 2 도전층과 접하는 상기 반도체기판에 형성된 저농도 도핑영역과,상기 게이트절연막 및 상기 측벽 스페이서와 접하는 게이트전극으로 이루어진 반도체장치.
- 청구항 1 에 있어서, 상기 제 1 및 제 2 도전층은 도핑된 반도체층으로 이루어진 것이 특징인 반도체장치.
- 청구항 1 에 있어서, 상기 측벽 스페이서는 적층구조로 이루어진 것이 특징인 반도체장치.
- 청구항 1 에 있어서, 상기 제 1 및 제 2 도전층은 소스/드레인의 고농도 도핑영역인 것이 특징인 반도체장치.
- 반도체기판의 소정부위를 노출시키고 상부 표면이 제 1 절연막으로 보호되며 상기 노출된 반도체기판 표면을 중심으로 서로 이격되는 도핑된 제 1 및 제 2 반도체층을 상기 반도체기판 위에 동시에 형성하는 단계와,상기 제 1 및 제 2 반도체층의 대향 측면에 각각 제 1 측벽스페이서를 형성하는 단계와,노출된 상기 반도체기판 표면과 상기 제 1 측벽스페이서 표면에 각각 게이트절연막과 제 2 측벽스페이서를 형성하고, 동시에, 상기 제 1 및 제 2 반도체층과 상기 반도체기판이 접하는 상기 반도체기판 부위에 저농도 도핑영역을 형성하는 단계와,상기 게이트절연막 및 제 2 측벽스페이서가 형성하는 공간에 제 3 도전층으로 게이트를 형성하는 단계로 이루어진 반도체장치의 제조방법.
- 청구항 5에 있어서, 상기 게이트절연막, 제 2 측벽스페이서 및 상기 저농도 도핑영역은 상기 반도체기판에 열산화공정을 실시하여 형성하는 것이 특징인 반도체장치의 제조방법.
- 청구항 5에 있어서, 상기 제 1 및 제 2 도전층은 고농도로 도핑된 폴리실리콘을 등방성식각으로 패터닝하여 형성하는 것이 특징인 반도체장치의 제조방법.
- 청구항 5에 있어서, 상기 제 1 내지 제 2 측벽 스페이서는 각각 질화막 및 산화막으로 형성하는 것이 특징인 반도체장치의 제조방법.
Priority Applications (1)
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| KR1019990037732A KR100309645B1 (ko) | 1999-09-06 | 1999-09-06 | 반도체장치 및 그 제조방법 |
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| KR1019990037732A KR100309645B1 (ko) | 1999-09-06 | 1999-09-06 | 반도체장치 및 그 제조방법 |
Publications (2)
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| KR20010026424A KR20010026424A (ko) | 2001-04-06 |
| KR100309645B1 true KR100309645B1 (ko) | 2001-11-05 |
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ID=19610278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019990037732A KR100309645B1 (ko) | 1999-09-06 | 1999-09-06 | 반도체장치 및 그 제조방법 |
Country Status (1)
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| KR (1) | KR100309645B1 (ko) |
-
1999
- 1999-09-06 KR KR1019990037732A patent/KR100309645B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010026424A (ko) | 2001-04-06 |
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