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KR100284744B1 - 고속 어드레스 디코더를 구비하는 반도체 메모리장치 및 이의 어드레스 디코딩 방법 - Google Patents

고속 어드레스 디코더를 구비하는 반도체 메모리장치 및 이의 어드레스 디코딩 방법 Download PDF

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KR100284744B1
KR100284744B1 KR1019990001649A KR19990001649A KR100284744B1 KR 100284744 B1 KR100284744 B1 KR 100284744B1 KR 1019990001649 A KR1019990001649 A KR 1019990001649A KR 19990001649 A KR19990001649 A KR 19990001649A KR 100284744 B1 KR100284744 B1 KR 100284744B1
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KR
South Korea
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signal
row address
master signal
internal
memory device
Prior art date
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KR1019990001649A
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Inventor
허낙원
문병식
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윤종용
삼성전자주식회사
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Publication date
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Abstract

외부 마스터 신호가 활성화된 시점부터 워드라인 인에이블 신호가 활성화되는 시점까지의 시간이 짧은, 즉 워드라인이 선택되는 동작이 빠른 반도체 메모리장치 및 이의 어드레스 디코딩 방법이 개시된다. 상기 어드레스 디코딩 방법에 따라 동작하는 상기 반도체 메모리장치에서는 프리디코더가, 외부 마스터 신호의 비활성화 상태 동안에 정확하게는 내부 마스터 신호의 비활성화 동안에, 로우 어드레스를 미리 프리디코딩하여 프리디코드된 로우 어드레스를 출력한다. 내부신호 발생기는, 상기 외부 마스터 신호의 활성화에 응답하여, 상기 내부 마스터 신호를 활성화시키고 상기 내부 마스터 신호와 무관하게 인에이블 신호를 활성화시킨다. 메인디코더는, 상기 인에이블 신호의 활성화에 응답하여, 상기 프리디코드된 로우 어드레스를 디코딩하여 복수개의 메모리셀들중 대응되는 메모리셀에 대한 워드라인 인에이블 신호를 활성화시킨다.

Description

고속 어드레스 디코더를 구비하는 반도체 메모리장치 및 이의 어드레스 디코딩 방법{Semiconductor memory device in cluding high speed address dacoder and address decoding method thereof}
본 발명은 반도체 메모리장치에 관한 것으로, 특히 고속 어드레스 디코더를 구비하는 반도체 메모리장치 및 이의 어드레스 디코딩 방법에 관한 것이다.
PC, 멀티미디어 씨스템의 발전에 따라 고속 반도체 메모리장치에 대한 요구가 더욱 증대되고 있다. 이에 따라 반도체 메모리장치의 동작속도를 향상시키기 위한 여러 가지 방법들이 시도되고 있다. 반도체 메모리장치의 동작속도를 향상시키기 위해서는, 데이터패쓰(Data Path), 즉 외부에서 인가되는 데이터를 메모리셀에 기입하기 위한 기입(Write) 데이터패쓰와 메모리셀에 저장된 데이터를 외부로 독출하기 위한 독출(Read) 데이터패쓰에서 신호의 전달속도를 증가시키는 것이 필요하다. 또한 외부에서 인가되는 어드레스, 특히 로우 어드레스를 빠른 속도로 디코딩하여 로우, 즉 워드라인을 빨리 선택함으로써 메모리셀을 고속으로 선택하는 것이 필요하다.
도 1은 종래의 로우 어드레스 디코더를 구비하는 반도체 메모리장치의 블락도이고, 도 2는 도 1에 도시된 종래기술의 동작 타이밍도이다. 반도체 메모리장치에서 로우 어드레스(RAi)는 외부 마스터 신호, 즉 로우 어드레스 스트로브 신호()의 활성화보다 소정의 시간, 즉 어드레스 셋업 시간(tAS) 만큼 앞서서 입력되도록 사양화되어 있다.
도 1 및 도 2를 참조하면, 내부 마스터신호 발생기(13)는 상기 로우 어드레스 스트로브 신호()가 논리'로우'로 활성화될 때 내부 마스터신호(PR)을 논리'하이'로 활성화시킨다. 다음에 로우 프리디코더(11)는 상기 내부 마스터신호(PR)가 논리'하이'로 활성화된 후에 상기 로우 어드레스(RAi)를 프리디코딩하여 프리디코드된 로우 어드레스(DRAij)를 논리'하이'로 활성화시킨다. 다음에 인에이블 신호 발생기(15)가 상기 내부 마스터신호(PR)가 논리'하이'로 활성화된 다음 소정의 시간(tF)이 지난 후에 인에이블 신호(PNBLS)를 논리'하이'로 활성화시킨다. 다음에 로우 메인디코더(17)는 상기 인에이블 신호(PNBLS)가 논리'하이'로 활성화된 후에 상기 프리디코드된 로우 어드레스(DRAij)를 디코딩하여 워드라인 인에이블 신호(NWEi)를 논리'하이'로 활성화시킨다. 다음에 상기 워드라인 인에이블 신호(NWEi)가 활성화되면, 대응되는 워드라인이 선택되어 활성화되고 이에 따라 메모리셀 어레이(19)에서 대응되는 메모리셀이 선택된다.
상술한 바와 같이 도 1에 도시된 종래의 로우 어드레스 디코더를 구비하는 반도체 메모리장치에서는, 상기 로우 어드레스 스트로브 신호()에 응답하여 발생되는 상기 내부 마스터신호(PR)가 활성화된 후에 상기 로우 프리디코더(11)가 상기 로우 어드레스(RAi)를 프리디코딩하고, 또한 상기 내부 마스터신호(PR)가 소정의 시간(tF) 만큼 지연되어 발생되는 상기 인에이블 신호(PNBLS)가 활성화된 후에 상기 로우 메인디코더(17)가 상기 프리디코드된 로우 어드레스(DRAij)를 디코딩하므로, 상기 로우 어드레스 스트로브 신호()가 활성화된 시점부터 상기 워드라인 인에이블 신호(NWEi)가 활성화되는 시점까지의 시간이 비교적 길다.
다시말해, 로우, 즉 워드라인이 선택되는 동작이 비교적 느리다. 이로 인하여 메모리셀이 선택되는 동작이 느려지게 되고, 반도체 메모리장치의 고속동작이 저해되게 된다.
따라서 본 발명이 이루고자하는 기술적 과제는, 고속 어드레스 디코더를 구비하는 반도체 메모리장치를 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 반도체 메모리장치에서의 고속 어드레스 디코딩 방법을 제공하는 데 있다.
도 1은 종래의 로우 어드레스 디코더를 구비하는 반도체 메모리장치의 블락도
도 2는 도 1에 도시된 종래기술의 동작 타이밍도
도 3은 본 발명에 따른 반도체 메모리장치의 블락도
도 4는 도 3에 도시된 로우 프리디코더의 상세 블락도
도 5는 도 4에 도시된 단위 프리디코더의 회로도
도 6은 도 3에 도시된 로우 메인디코더의 회로도
도 7은 도 3에 도시된 본 발명에 따른 반도체 메모리장치의 동작 타이밍도
상기의 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리장치는, 복수개의 메모리셀들을 포함하는 메모리셀 어레이, 외부 마스터 신호의 활성화에 응답하여, 내부 마스터 신호를 활성화시키고 상기 내부 마스터 신호와 무관하게 인에이블 신호를 활성화시키는 내부신호 발생기, 상기 내부 마스터 신호의 비활성화 상태 동안에, 로우 어드레스를 미리 프리디코딩하여 프리디코드된 로우 어드레스를 출력하는 프리디코더, 및 상기 인에이블 신호의 활성화에 응답하여, 상기 프리디코드된 로우 어드레스를 디코딩하여 상기 복수개의 메모리셀들중 대응되는 메모리셀에 대한 워드라인 인에이블 신호를 활성화시키는 메인디코더를 구비하는 것을 특징으로 한다.
상기의 기술적 과제를 달성하기 위한 본 발명에 따른 다른 구성의 반도체 메모리장치는, 복수개의 메모리셀들을 포함하는 메모리셀 어레이, 외부 마스터 신호의 활성화에 응답하여, 내부 마스터 신호를 활성화시키는 내부신호 발생기, 상기 내부 마스터 신호의 비활성화 상태 동안에, 로우 어드레스를 미리 프리디코딩하여 프리디코드된 로우 어드레스를 출력하는 프리디코더, 및 상기 내부 마스터 신호의 활성화에 응답하여, 상기 프리디코드된 로우 어드레스를 디코딩하여 상기 복수개의 메모리셀들중 대응되는 메모리셀에 대한 워드라인 인에이블 신호를 활성화시키는 메인디코더를 구비하는 것을 특징으로 한다.
상기의 다른 기술적 과제를 달성하기 위한 본 발명에 따른 어드레스 디코딩 방법은, 내부 마스터 신호의 비활성화 상태 동안에, 로우 어드레스를 미리 프리디코딩하여 프리디코드된 로우 어드레스를 발생하는 단계, 외부 마스터 신호의 활성화에 응답하여, 상기 내부 마스터 신호를 활성화시키는 단계, 상기 외부 마스터 신호의 활성화에 응답하여, 상기 내부 마스터 신호와 무관하게 인에이블 신호를 활성화시키는 단계, 및 상기 인에이블 신호의 활성화에 응답하여, 상기 프리디코드된 로우 어드레스를 디코딩하여 대응되는 메모리셀에 대한 워드라인 인에이블 신호를 활성화시키는 단계를 구비하는 것을 특징으로 한다.
상기의 다른 기술적 과제를 달성하기 위한 본 발명에 따른 다른 구성의 어드레스 디코딩 방법은, 내부 마스터 신호의 비활성화 상태 동안에, 로우 어드레스를 미리 프리디코딩하여 프리디코드된 로우 어드레스를 발생하는 단계, 외부 마스터 신호의 활성화에 응답하여, 상기 내부 마스터 신호를 활성화시키는 단계, 및 상기 내부 마스터 신호의 활성화에 응답하여, 상기 프리디코드된 로우 어드레스를 디코딩하여 대응되는 메모리셀에 대한 워드라인 인에이블 신호를 활성화시키는 단계를 구비하는 것을 특징으로 한다.
따라서 상기 본 발명에 따른 반도체 메모리장치 및 어드레스 디코딩 방법에서는, 상기 외부 마스터 신호가 활성화된 시점부터 상기 워드라인 인에이블 신호가 활성화되는 시점까지의 시간이 짧아진다. 즉 워드라인이 선택되는 동작이 빨라진다. 이에 따라 메모리셀이 선택되는 동작이 빨라질 수 있고, 결국 반도체 메모리장치의 고속동작이 가능해 진다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예에 한정되는 것으로 해석되어져서는 안된다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 도면상에서 동일한 부호 및 번호는 동일한 요소를 지칭한다.
도 3은 본 발명에 따른 반도체 메모리장치의 블락도이고, 도 7은 도 3에 도시된 본 발명에 따른 반도체 메모리장치의 동작 타이밍도이다. 상기 본 발명에 따른 반도체 메모리장치는 본 발명에 따른 어드레스 디코딩 방법에 따라 동작한다.
도 3을 참조하면, 상기 본 발명에 따른 반도체 메모리장치는, 로우 프리디코더(31), 내부신호 발생기(33), 로우 메인디코더(35), 및 메모리셀 어레이(37)를 구비한다.
도 3 및 도 7을 참조하면, 상기 로우 프리디코더(31)는 로우 어드레스 스트로브 신호()의 비활성화 상태(논리'하이') 동안에, 좀더 정확하게는 내부 마스터 신호(PR)의 비활성화 상태(논리'로우') 동안에, 로우 어드레스(RAi)를 미리 프리디코딩하여 프리디코드된 로우 어드레스(DRAij)를 래치한다. 즉, 상기 로우 프리디코더(31)는 어드레스 셋업 시간(tAS) 동안에 로우 어드레스(RAi)를 미리 프리디코딩하여 프리디코드된 로우 어드레스(DRAij)를 래치한다. 상기 로우 어드레스(RAi)는 외부에서 입력되는 신호이거나 또는 내부에서 발생되는 신호이다.
통상의 반도체 메모리장치에서 상기 로우 어드레스(RAi)는 도 7의 타이밍도에 도시된 바와 같이 상기 로우 어드레스 스트로브 신호()의 활성화, 즉 논리'하이'로부터 논리'로우'로의 천이보다 어드레스 셋업 시간(tAS) 만큼 앞서서 입력되도록 사양화되어 있으며, 이는 당업계에서 통상의 지식을 가진자에게 널리 알려진 사실이다.
상기 내부신호 발생기(33)는 상기 로우 어드레스 스트로브 신호()의 활성화에 응답하여, 즉 논리'하이'로부터 논리'로우'로의 천이를 감지하여, 내부 마스터 신호(PR)를 논리'하이'로 활성화시킨다. 또한 상기 내부신호 발생기(33)는 상기 내부 마스터 신호(PR)와 무관하게 상기 로우 어드레스 스트로브 신호()의 활성화에 응답하여 인에이블 신호(PNBLS)를 논리'하이'로 활성화시킨다.
상기 로우 메인디코더(35)는 상기 인에이블 신호(PNBLS)의 활성화에 응답하여 상기 프리디코드된 로우 어드레스(DRAij)를 디코딩하여 워드라인 인에이블 신호(NWEi)를 논리'하이'로 활성화시킨다. 도 3에서는 상기 로우 메인디코더(35)가 상기 인에이블 신호(PNBLS)의 활성화에 응답하도록 구성되어 있으나, 상기 로우 메인디코더(35)가 상기 내부 마스터 신호(PR)의 활성화에 응답하여 상기 프리디코드된 로우 어드레스(DRAij)를 디코딩하도록 구성될 수도 있다.
다음에 상기 워드라인 인에이블 신호(NWEi)가 활성화되면, 대응되는 워드라인(도시되지 않았음)이 선택되어 활성화되고 이에 따라 메모리셀 어레이(37)에서 대응되는 메모리셀이 선택된다.
따라서 상술한 본 발명에 따른 반도체 메모리장치에서는, 상기 로우 프리디코더(31)가 상기 로우 어드레스 스트로브 신호()의 비활성화 상태동안에, 정확하게는 상기 내부 마스터 신호(PR)의 비활성화 상태(논리'로우') 동안에 상기 로우 어드레스(RAi)를 미리 프리디코딩하고, 상기 로우 메인디코더(35)가 상기 인에이블 신호(PNBLS)에 응답하여 상기 프리디코드된 로우 어드레스(DRAij)를 디코딩하므로, 상기 로우 어드레스 스트로브 신호()가 활성화된 시점부터 상기 워드라인 인에이블 신호(NWEi)가 활성화되는 시점까지의 시간이 짧아진다.
다시말해, 로우, 즉 워드라인이 선택되는 동작이 빨라진다. 이에 따라 메모리셀이 선택되는 동작이 빨라질 수 있고, 결국 반도체 메모리장치의 고속동작이 가능해 진다.
도 4는 도 3에 도시된 로우 프리디코더의 상세 블락도이다.
도 4를 참조하면, 상기 로우 프리디코더는, 상기 내부 마스터신호(PR)의 비활성화 상태 동안에 로우 어드레스(RA[0:1], RA[2:4], RA[5:6])중 대응되는 비트들을 각각 미리 프리디코딩하여 대응되는 프리디코드된 로우 어드레스(DRA01<0:3>, DRA234<0:7>, DRA56<0:3>)을 래치하는 3개의 단위 프리디코더(41,43,45)를 포함한다. 여기에서는 일례로 3개의 단위 프리디코더를 포함하는 경우가 도시되어 있지만, 그 이상 또는 그 이하의 단위 프리디코더를 포함할 수 있음은 자명하다.
도 5는 도 4에 도시된 단위 프리디코더의 회로도이다. 여기에서는 상기 단위 프리디코더(41)의 경우가 도시되어 있다.
도 5를 참조하면, 상기 단위 프리디코더는, 낸드게이트들(ND1, ND2), 전송게이트들(T1, T2), 및 래치들(L1, L2)를 포함한다.
상기 낸드게이트(ND1)는 로우 어드레스 비트들(RA0, RA1)의 상보 비트들(RA0B, RA1B)을 입력으로 하고, 상기 전송게이트(T1)는 상기 내부 마스터신호(PR)의 비활성화 상태, 즉 논리'로우' 동안에 상기 낸드게이트(ND1)의 출력을 전송한다. 상기 래치(L1)는 상기 전송게이트(T1)의 출력을 래치하여 상기 프리디코드된 로우 어드레스 비트(DRA01<0>)을 출력한다.
상기 낸드게이트(ND2)는 상기 로우 어드레스 비트들(RA0, RA1)을 입력으로 하고, 상기 전송게이트(T2)는 상기 내부 마스터신호(PR)의 비활성화 상태, 즉 논리'로우' 동안에 상기 낸드게이트(ND2)의 출력을 전송한다. 상기 래치(L2)는 상기 전송게이트(T2)의 출력을 래치하여 상기 프리디코드된 로우 어드레스 비트(DRA01<3>)을 출력한다.
다시말해, 상기 단위 프리디코더는, 상기 내부 마스터신호(PR)의 비활성화 상태(논리'로우') 동안에 로우 어드레스 비트들(RA[0:1])을 미리 프리디코딩하여 대응되는 프리디코드된 로우 어드레스 비트들(DRA01<0:3>)을 래치한다.
도 6은 도 3에 도시된 로우 메인디코더의 회로도이다.
도 6을 참조하면, 상기 로우 메인디코터는, 제어신호(PDPX)에 응답하여 노드(N)를 전원전압(VDD)으로 프리차지하는 피모스 프리차지 트랜지스터(P1), 상기 노드(N)와 접지전압(VSS) 사이에 직렬로 접속되는 엔모스 트랜지스터들(N1 내지 N4), 및 상기 노드(N)의 값을 래치하여 상기 워드라인 인에이블 신호(NWEi)를 출력하는 래치(L3)를 포함한다.
여기에서 상기 엔모스 트랜지스터(N1)의 게이트에는 상기 프리디코드된 로우 어드레스 비트(DRA01〈i〉, i=0 내지 3)가 인가되고, 상기 엔모스 트랜지스터(N2)의 게이트에는 상기 프리디코드된 로우 어드레스 비트(DRA234〈i〉, i=0 내지 7)가 인가된다. 또한 상기 엔모스 트랜지스터(N3)의 게이트에는 상기 프리디코드된 로우 어드레스 비트(DRA56〈i〉, i=0 내지 3)가 인가되고, 상기 엔모스 트랜지스터(N4)의 게이트에는 상기 인에이블 신호(PNBLS)가 인가된다.
좀더 설명하면, 상기 로우 메인디코더에서는 상기 인에이블 신호(PNBLS)가 논리'하이'로 활성화되고 상기 프리디코드된 로우 어드레스(DRA01〈i〉, DRA234〈i〉, DRA56〈i〉)가 논리'하이'가 될 때 상기 엔모스 트랜지스터들(N1 내지 N4)이 모두 턴온되어 상기 노드(N)가 논리'로우'가 된다. 이에 따라 상기 래치(L3)의 출력, 즉 상기 워드라인 인에이블 신호(NWEi)가 논리'하이'로 활성화된다.
또한 상술하였듯이 상기 로우 메인디코더가 상기 내부 마스터 신호(PR)의 활성화에 응답하도록, 상기 엔모스 트랜지스터(N4)의 게이트에 상기 인에이블 신호(PNBLS) 대신에 상기 내부 마스터 신호(PR)가 인가될 수 있다.
결론적으로 상술한 바와 같이 본 발명에 따른 반도체 메모리장치에서는, 상기 로우 프리디코더(31)가 상기 로우 어드레스 스트로브 신호()의 비활성화 상태동안에, 정확하게는 상기 내부 마스터 신호(PR)의 비활성화 상태(논리'로우') 동안에 상기 로우 어드레스(RAi)를 미리 프리디코딩하고, 상기 로우 메인디코더(35)가 상기 인에이블 신호(PNBLS)에 응답하여 상기 프리디코드된 로우 어드레스(DRAij)를 디코딩한다.
이에 따라 상기 로우 어드레스 스트로브 신호()가 활성화된 시점부터 상기 워드라인 인에이블 신호(NWEi)가 활성화되는 시점까지의 시간이 짧아진다. 다시말해, 로우, 즉 워드라인이 선택되는 동작이 빨라진다. 따라서 메모리셀이 선택되는 동작이 빨라질 수 있고, 결국 반도체 메모리장치의 고속동작이 가능해 진다.
상술한 바와 같이 본 발명에 따른 반도체 메모리장치에서는 워드라인이 선택되는 동작이 빨라지며, 이에 따라 메모리셀이 선택되는 동작이 빨라질 수 있고, 결국 반도체 메모리장치의 고속동작이 가능해 지는 장점이 있다.

Claims (10)

  1. 복수개의 메모리셀들을 포함하는 메모리셀 어레이;
    외부 마스터 신호의 활성화에 응답하여, 내부 마스터 신호를 활성화시키고 상기 내부 마스터 신호와 무관하게 인에이블 신호를 활성화시키는 내부신호 발생기;
    상기 내부 마스터 신호의 비활성화 상태 동안에, 로우 어드레스를 미리 프리디코딩하여 프리디코드된 로우 어드레스를 출력하는 프리디코더; 및
    상기 인에이블 신호의 활성화에 응답하여, 상기 프리디코드된 로우 어드레스를 디코딩하여 상기 복수개의 메모리셀들중 대응되는 메모리셀에 대한 워드라인 인에이블 신호를 활성화시키는 메인디코더를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  2. 제1항에 있어서, 상기 외부 마스터 신호는 외부에서 입력되는 로우 어드레스 스트로브 신호인 것을 특징으로 하는 반도체 메모리장치.
  3. 제1항에 있어서, 상기 프리디코더는,
    상기 로우 어드레스의 소정의 비트들을 논리조합하여 출력하는 복수개의 논리게이트들;
    상기 내부 마스터 신호의 비활성화 상태 동안에 상기 논리게이트들의 출력을 전송하는 복수개의 전송게이트들; 및
    상기 전송게이트들의 출력을 래치하고 래치된 값들을 상기 프리디코드된 로우 어드레스로서 출력하는 복수개의 래치들을 구비하는 것을 특징으로 하는 반도체 메모리장치.
  4. 복수개의 메모리셀들을 포함하는 메모리셀 어레이;
    외부 마스터 신호의 활성화에 응답하여, 내부 마스터 신호를 활성화시키는 내부신호 발생기;
    상기 내부 마스터 신호의 비활성화 상태 동안에, 로우 어드레스를 미리 프리디코딩하여 프리디코드된 로우 어드레스를 출력하는 프리디코더; 및
    상기 내부 마스터 신호의 활성화에 응답하여, 상기 프리디코드된 로우 어드레스를 디코딩하여 상기 복수개의 메모리셀들중 대응되는 메모리셀에 대한 워드라인 인에이블 신호를 활성화시키는 메인디코더를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  5. 제4항에 있어서, 상기 외부 마스터 신호는 외부에서 입력되는 로우 어드레스 스트로브 신호인 것을 특징으로 하는 반도체 메모리장치.
  6. 제4항에 있어서, 상기 프리디코더는,
    상기 로우 어드레스의 소정의 비트들을 논리조합하여 출력하는 복수개의 논리게이트들;
    상기 내부 마스터 신호의 비활성화 상태 동안에 상기 논리게이트들의 출력을 전송하는 복수개의 전송게이트들; 및
    상기 전송게이트들의 출력을 래치하고 래치된 값들을 상기 프리디코드된 로우 어드레스로서 출력하는 복수개의 래치들을 구비하는 것을 특징으로 하는 반도체 메모리장치.
  7. 내부 마스터 신호의 비활성화 상태 동안에, 로우 어드레스를 미리 프리디코딩하여 프리디코드된 로우 어드레스를 발생하는 단계;
    외부 마스터 신호의 활성화에 응답하여, 상기 내부 마스터 신호를 활성화시키는 단계;
    상기 외부 마스터 신호의 활성화에 응답하여, 상기 내부 마스터 신호와 무관하게 인에이블 신호를 활성화시키는 단계; 및
    상기 인에이블 신호의 활성화에 응답하여, 상기 프리디코드된 로우 어드레스를 디코딩하여 대응되는 메모리셀에 대한 워드라인 인에이블 신호를 활성화시키는 단계를 구비하는 것을 특징으로 하는 반도체 메모리장치의 어드레스 디코딩 방법.
  8. 제7항에 있어서, 상기 외부 마스터 신호는 외부에서 입력되는 로우 어드레스 스트로브 신호인 것을 특징으로 하는 반도체 메모리장치.
  9. 내부 마스터 신호의 비활성화 상태 동안에, 로우 어드레스를 미리 프리디코딩하여 프리디코드된 로우 어드레스를 발생하는 단계;
    외부 마스터 신호의 활성화에 응답하여, 상기 내부 마스터 신호를 활성화시키는 단계; 및
    상기 내부 마스터 신호의 활성화에 응답하여, 상기 프리디코드된 로우 어드레스를 디코딩하여 대응되는 메모리셀에 대한 워드라인 인에이블 신호를 활성화시키는 단계를 구비하는 것을 특징으로 하는 반도체 메모리장치의 어드레스 디코딩 방법.
  10. 제9항에 있어서, 상기 외부 마스터 신호는 외부에서 입력되는 로우 어드레스 스트로브 신호인 것을 특징으로 하는 반도체 메모리장치.
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