KR100258364B1 - 반도체 소자의 콘택 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 콘택 제조방법에 관한 것으로, 게이트전극의 상부에 마스크 절연막 패턴이 적층되어 있는 구조로 형성하고, 비트라인 콘택 및 전하저장전극 콘택으로 예정되는 부분에 반도체기판과 접촉되는 비트라인 콘택 플러그 및 전하저장전극 콘택 플러그를 형성하여 상기 비트라인 콘택 플러그 및 전하저장전극 콘택 플러그와 접촉하는 비트라인 콘택 및 전하저장전극 콘택을 형성함으로써 좁은 면적 내의 인접한 워드라인과 공정 마진을 확보하고 정션 누설전류를 감소시키며, 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.
Description
본 발명은 반도체소자의 콘택 제조방법에 관한 것으로, 특히 고집적 소자의 제조 공정시 전하저장전극 콘택과 비트라인 콘택 형성시 반도체기판에 접촉되는 전하저장전극 콘택 플러그 및 비트라인 콘택 플러그를 형성한 다음, 상기 전하저장전극 콘택 플러그 및 비트라인 콘택 플러그와 접촉되는 전하저장전극 콘택 및 비트라인 콘택을 형성함으로써 좁은 면적내에서 인접층과의 공정 마진을 확보하고, 정션 누설전류가 적은 콘택을 형성하며, 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술에 관한 것이다.
최근의 반도체 장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체 장치의 제조 공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.
상기 감광막 패턴의 분해능(R)은 축소노광장치의 광원의 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture:NA, 개구수)에 반비례한다.
[R=k*λ/NA, R=해상도, λ=광원의 파장, NA=개구수]
여기서, 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를 들어 파장이 436 및 365㎚인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 각각 약 0.7, 0.5㎛ 정도가 한계이고, 0.5㎛ 이하의 미세 패턴을 형성하기 위해 파장이 작은 원자외선, 예를 들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광 장치를 이용하거나, 공정 상의 방법으로는 노광마스크를 위상 반전 마스크를 사용하는 방법과, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘.(contrast enhancement layer: 이하 CEL이라 함) 방법이나 두층의 감광막 사이에 에스.오.지.(spin on glass: SOG) 등의 중간층을 개재시킨 삼층레지스트(Tri layer resist: 이하 TLR 라 함) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.
또한, 상하의 도전배선을 연결하는 콘택홀은 소자가 고집적화 되어감에 따라 자체의 크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스펙트비(aspect ratio)가 증가한다. 따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택을 형성하기 위하여 제조 공정에서의 마스크들 간의 정확하고, 엄격한 정렬이 요구되어 공정여유도가 감소된다.
이러한 콘택홀은 간격 유지를 위하여 마스크 정렬시의 오배열의 여유(misalignment tolerance), 노광공정시의 렌즈 왜곡(lens distortion), 마스크 제작 및 사진식각 공정시의 임계크기 변화, 마스크간의 정합 등과 같은 요인들을 고려하여 마스크를 형성한다.
종래 기술에 따른 반도체소자의 콘택 제조방법에 관하여 살펴보면 다음과 같다.
먼저, 반도체기판의 원하는 부분에 원하는 불순물의 종류를 이온주입하여 웰과 트랜지스터의 채널 부분 및 소자분리 영역의 아래 부분에 원하는 형태로 불순물이 존재하도록 한 후, 상기 반도체기판에서 소자분리 영역으로 예정되어 있는 부분상에 소자분리 산화막을 형성하고, 나머지 반도체기판에 게이트 산화막과 제1다결정실리콘층, 실리사이드막 및 마스크 절연막을 순차적으로 형성한 후, 게이트전극 패턴닝 마스크를 사용하여 마스크 절연막과 실리사이드막 및 제1다결정실리콘층을 순차적으로 식각하여 제1다결정실리콘층 패턴과 실리사이드막 패턴으로된 게이트전극과 그 상부에 적층되어 있는 마스크 절연막 패턴을 형성한다.
그 다음, 상기 게이트전극 양측의 반도체기판에 엘.디.디.(lightly doped drain : LDD) 영역이 되는 저농도 불순물층을 형성한 후, 상기 제1다결정실리콘층 패턴과 실리사이드막 패턴 및 마스크 절연막 패턴의 측벽에 CVD 방법으로 산화막을 전면도포 및 전면 이방성 식각하여 절연 스페이서를 형성한다.
그 후, 상기 스페이서 양측의 반도체기판에 고농도 불순물영역을 형성하고, 상기 구조의 전표면에 제2다결정실리콘층을 형성한다.
그 다음, 상기 소자분리 산화막이나 마스크 절연막 상의 제2다결정실리콘층을 사진식각하여 제거함으로써 반도체기판의 상부에만 남도록한 후에 상기 구조의 전표면에 층간절연막을 형성한다.
이어서, 상기 반도체기판에서 콘택으로 예정되어 있는 부분상의 층간절연막을 제거하여 비트선 콘택홀과 전하저장전극 콘택홀을 형성하되, 상기 제2다결정실리콘층 패턴이 식각장벽층이 되고, 노출되는 제2다결정실리콘층을 제거하고, 상기 콘택홀의 측벽에 절연을 위한 절연 스페이서를 형성한후, 상기 콘택홀을 메우는 비트선과 전하저장전극을 형성한다.
상기와 같이 종래기술에 따른 반도체소자의 콘택 제조방법은, 워드라인과 워드라인 사이의 간격이 계속 좁아지는 고집적화에 따라 그 사이에 콘택을 형성하기 위한 공정마진이 감소되고, 콘택 형성후 콘택과 인접한 워드라인과의 접촉을 방지하기 위하여 콘택 안에 절연스페이서를 형성해야 하지만 콘택이 너무 좁아서 절연스페이서가 형성될 여유가 없으며, 상기 절연 스페이서 형성시 콘택의 정션이 심한 손상을 입는 등 공정수율 및 소자동작의 신뢰성을 떨어드리는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 비트라인 콘택 및 전하저장전극 콘택으로 예정되어 있는 부분에 비트라인 콘택 플러그 및 전하저장전극 콘택 플러그를 형성한 다음, 상기 비트라인 콘택 플러그와 전하저장전극 콘택 플러그와 접촉되는 비트라인 콘택과 전하저장전극 콘택을 형성하여 좁은 면적 내에서 형성되는 콘택과 인접한 워드라인들과의 접촉을 방지하고, 정션 누설전류를 감소시키며, 비트라인을 질화막으로 감싸이도록 형성하여 전계전자방출표시소자와의 단락을 방지하여 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자의 콘택 제조방법을 제공하는데 그 목적이 있다.
도 1 내지 도 6 은 본 발명에 따른 반도체소자의 콘택 제조방법을 도시한 단면도.
<도면의 주요부분에 대한 부호의 설명>
11 : 반도체기판 12 : 소자분리 산화막
13 : 게이트 산화막 14 : 소오스/드레인
15 : 제1다결정실리콘층 17 : 실리사이드막
19 : 마스크 절연막 21 : 제1절연막
23 : 제1감광막패턴 25 : 제2다결정실리콘층
25a : 비트라인 콘택 플러그 25b : 전하저장전극 콘택플러그
27 : 제2감광막 패턴 29 : 제2절연막
31 : 제3절연막 33 : 비트라인
35 : 실리콘 질화막 36 : 질화막 스페이서
37 : 제4절연막 39 : 전하저장전극
이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 콘택 제조방법은,
마스크 절연막 패턴이 적층되어 있는 게이트 전극을 반도체기판 상에 형성하는 공정과,
상기 반도체기판의 셀부로 예정되어 있는 부분의 마스크 절연막 패턴과 게이트 전극의 측벽에 제1절연막 스페이서를 형성하는 공정과,
상기 반도체기판의 셀부에서 비트라인 콘택 및 전하저장전극 콘택으로 예정되는 부분에 도전체로 형성된 비트라인 콘택 플러그 및 전하저장전극 콘택 플러그를 형성하는 공정과,
상기 반도체기판의 주변회로부의 마스크 절연막 패턴과 게이트 전극의 측벽에 제1절연막 스페이서를 형성하고, 반도체기판에 소오스/드레인 정션을 형성하는 공정과,
상기 구조의 전표면에 제2절연막을 형성하는 공정과,
상기 비트라인 콘택 플러그와 접촉되는 비트라인을 형성하는 공정과,
상기 구조 상부에 제3절연막을 형성하여 평탄화시키는 공정과,
상기 전하저장전극 콘택 플러그와 접촉되는 전하저장전극을 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1 내지 도 6 은 본 발명의 제1실시예에 따른 반도체소자의 콘택 제조방법을 도시한 단면도이다.
먼저, 반도체기판(11)의 원하는 부분에 원하는 불순물의 종류를 이온주입하여 웰과 트랜지스터의 채널 부분 및 소자분리 영역의 아래 부분에 원하는 형태로 불순물이 존재하도록 한 후, 상기 반도체기판(11)에서 소자분리 영역으로 예정되어 있는 부분상에 소자분리 산화막(12)을 형성하고, 전표면에 게이트 산화막(13)과 제1다결정실리콘(15), 실리사이드막(17) 및 마스크 절연막(19)을 순차적으로 형성한 후, 게이트 전극 패턴닝 마스크를 사용하여 마스크 절연막(19)과 실리사이드막(17) 및 제1다결정실리콘층(15)을 순차적으로 식각하여 제1다결정실리콘층(15) 패턴과 실리사이드막(17) 패턴으로 형성된 게이트 전극과 그 상부에 적층되어 있는 마스크 절연막(19) 패턴을 형성한다. 이때, 상기 마스크 절연막(19)은 산화막 또는 질화막으로 형성하고, 실리사이드막(17)은 전이금속, 예를 들어 Ti, Mo, Nb, Ta, Cr, W 등의 실리사이드막으로 형성하여 게이트전극의 저항을 감소시킨 것으로서 W등의 내열성 금속을 사용할 수도 있고, 금속의 사용없이 단층의 다결정실리콘으로 게이트전극을 형성할 수도 있다.
그 다음, 상기 구조 전 표면에 제1절연막(21)을 형성하고, 그 상부에 셀부를 노출시키는 제1감광막 패턴(23)을 형성한다. 이때, 상기 제1절연막(21)은 실리콘 질화막으로 형성한다. (도 1참조).
그 후, 상기 제1감광막 패턴(23)을 식각마스크로 상기 셀부에 형성되어 있는 제1절연막(21)을 전면 이방성 식각하여 상기 제1다결정실리콘층(15) 패턴과, 실리사이드막(17) 패턴 및 마스크 절연막(19) 패턴의 측벽에 제1절연막(21) 스페이서를 형성하고, 상기 제1절연막(21) 스페이서 양측의 반도체기판(11)에 소오드/드레인(14)을 형성한 후, 상기 제1감광막 패턴(23)을 제거한다. 여기서 상기 소오스/드레인(14)을 엘.디.디 구조로 형성할수도 있으며, 이를 위하여는 게이트전극 패턴닝후 저농도 불순물을 주입하면된다. (도 2참조).
그리고, 상기 구조의 전면에 제2다결정실리콘층(25)을 형성한 다음, 전면적으로 식각공정을 실시함으로써 불필요하게 두껍게 형성된 상기 제2다결정실리콘층(25)을 제거하여 평탄화시킨 후, 상기 셀부의 제2다결정실리콘층(25) 상부에 비트라인 콘택 플러그 및 전하저장전극 콘택 플러그로 예정된 부분을 보호하는 제2감광막 패턴(27)을 형성한다. (도 3참조).
그 다음, 상기 제2감광막 패턴(27)을 식각마스크로 사용하여 상기 노출되어있는 제2다결정실리콘층(25)을 제거함으로써 반도체기판(11)의 소오스/드레인에 접촉하는 비트라인 콘택 플러그(25a) 및 전하저장전극 콘택 플러그(25b)를 형성하고, 상기 제2감광막 패턴(27)을 제거한다.
그 후, 상기 셀부를 보호하고 주변회로부를 노출시키는 제3감광막 패턴(도시안됨)을 형성하고, 상기 주변회로부의 제1절연막(12)을 전면 이방성 식각하여 상기 제1다결정실리콘(15) 패턴과 실리사이드막(17) 패턴 및 마스크 절연막(19) 패턴의 측벽에 제1절연막(13) 스페이서를 형성한 다음, 상기 주변회로부의 반도체기판(11)에 이온주입 공정을 실시하여 소오스/드레인을 형성하고, 상기 제3감광막 패턴을 제거한다. (도 4참조.)
다음, 상기 구조 전표면에 절연을 위한 제2절연막(29)을 형성하고, 그 상부에 제3절연막(31)을 형성하여 평탄화시킨다. 여기서, 상기 제2절연막(29)은 아이.피.오.(inter poly oxide:IPO)를 사용하고, 제3절연막(31)은 비.피.에스.지.(borophospho silicate glass:BPSG)를 사용하여 형성한다.
그 다음, 상기 비트라인 콘택 플러그(25a) 상의 제3 및 제2절연막(31)(29)을 순차적으로 제거하여 셀부의 비트라인 콘택 플러그와 주변회로부의 게이트전극 및 반도체기판(11)을 노출시키는 콘택홀을 형성하고, 상기 콘택홀을 통해 노출되어 있는 비트라인 콘택 플러그(25a)와 게이트전극 및 반도체기판(11)과 접촉되는 비트라인(33)을 형성한다. 이때, 상기 비트라인(33)은 마스크 질화막(35)과 질화막 스페이서(36)로 둘러 싸이 도록 형성한다. 이는 후속 전하저장전극 형성 공정시의 단락을 방지하기 위한 것이다. (도 5참조).
그후, 상기 구조의 전표면에 제4절연막(37)을 형성하고, 전하저장전극 콘택 플러그(25b)상의 제4 내지 제2 절연막(37),(31),(29)를 순차적으로 제거하여 전하저장전극 콘택홀을 형성하고, 상기 전하저장전극 콘택홀을 매립하는 전하저장전극(39)을 형성한다. 여기서 상기 비트라인 및 전하저장전극 콘택 플러그를 노출시키는 콘택홀의 측벽에 절연 스페이서를 형성하여 절연을 확실하게 할 수도 있다. (도 6참조).
상기와 같은 콘택 플러그를 구비하고 비트선이 질화막이 둘러싸여 있는 반도체소자는 콘택 형성의 공정마진이 증가되고, 접합누설전류가 감소되며, 비트라인과 전하저장전극간의 단락이 방지된다.
본 발명의 제2실시예에 대하여 살펴보면 다음과 같다.
먼저, 도2까지의 공정을 순차적으로 진행한 후, 전면에 증착된 제2다결정실리콘층에서 콘택플러그로 예정되어있는 부분상에 절연막 패턴을 형성하고, 상기 절연막 패턴의 측벽에 절연막 스페이서를 형성하고, 상기 절연막 패턴과 절연막 스페이서를 식각 마스크로하여 상기 제2다결정실리콘층을 패턴닝하여 비트라인 및 전하저장전극 콘택 플러그를 형성하고 후속 공정을 진행하여 소자를 완성하는 것이다. 이는 제1실시예에 비하여 더욱 콘택 면적이 감소되는 효과가 있다.
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 콘택 제조방법은, MOSFET를 게이트전극과 그 상부에 마스크 절연막 패턴이 적층되어 있고 절연 스페이서를 구비하는 구조로 형성하고, 비트라인 콘택 및 전하저장전극 콘택으로 예정되는 부분에 반도체기판과 접촉되는 비트라인 콘택 플러그 및 전하저장전극 콘택 플러그를 형성하여 상기 비트라인 콘택 플러그 및 전하저장전극 콘택 플러그와 접촉하는 비트라인 및 전하저장전극을 형성함으로써 좁은 면적 내의 인접한 워드라인과의 공정 마진을 확보하고, 접합의 식각에 의한 손상을 방지하여 접합 누설전류를 감소시키며, 그에 따른 반도체소자의 고집적화를 가능하게 하는 이점이 있다.
Claims (8)
- 마스크 절연막 패턴이 적층되어 있는 게이트 전극을 반도체기판 상에 형성하는 공정과,상기 반도체기판의 셀부로 예정되어 있는 부분의 마스크 절연막 패턴과 게이트 전극의 측벽에 제1절연막 스페이서를 형성하는 공정과,상기 반도체기판의 셀부에서 비트라인 콘택 및 전하저장전극 콘택으로 예정되는 부분에 도전체로 형성된 비트라인 콘택 플러그 및 전하저장전극 콘택 플러그를 형성하는 공정과,상기 반도체기판의 주변회로부의 마스크 절연막 패턴과 게이트 전극의 측벽에 제1절연막 스페이서를 형성하고, 반도체기판에 소오스/드레인 정션을 형성하는 공정과,상기 구조의 전표면에 제2절연막을 형성하는 공정과,상기 비트라인 콘택 플러그와 접촉되는 비트라인을 형성하는 공정과,상기 구조 상부에 제3절연막을 형성하여 평탄화시키는 공정과,상기 전하저장전극 콘택 플러그와 접촉되는 전하저장전극을 형성하는 공정을 포함하는 반도체소자의 콘택 제조방법.
- 제 1 항에 있어서,상기 게이트전극을 다결정실리콘층과 실리사이드의 이중 구조로 형성하는 것을 특징으로하는 반도체소자의 콘택 제조방법.
- 제 1 항에 있어서,상기 제1절연막은 실리콘 질화막인 것을 특징으로 하는 반도체소자의 콘택 제조방법.
- 제 1 항에 있어서,상기 비트라인 콘택 플러그는 다결정실리콘층을 사용하여 형성하는 것을 특징으로 하는 반도체소자의 콘택 제조방법.
- 제 1 항에 있어서,상기 비트라인 콘택 플러그 및 전하저장전극 콘택 플러그는 2개의 마스크를 이용하여 형성하는 것을 특징으로 하는 반도체소자의 콘택 제조방법.
- 제 1 항에 있어서,상기 콘택 플러그의 패턴닝 공정시 도전층의 상부에 절연막과 그 측벽에 형성되어있는 절연 스페이서를 식각 마스크로 이용하여 패턴닝함으로써 콘택 공정마진을 증가시키는 것을 특징으로하는반도체소자의 콘택 제조방법.
- 제 1 항에 있어서,상기 전하저장전극 콘택 플러그를 노출시키는 콘택홀의 측벽에 절연막 스페이서를 형성하는 것을 특징으로 하는 반도체소자의 콘택 제조방법.
- 제 1 항에 있어서,상기 제2절연막을 산화막과 BPSG의 이중막으로 형성하는 것을 특징으로하는 반도체소자의 콘택 제조방법.
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Cited By (1)
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|---|---|---|---|---|
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