KR100258575B1

KR100258575B1 - 노어형 반도체 메모리 장치 및 그 장치의 데이터 독출 방법

Info

Publication number: KR100258575B1
Application number: KR1019970079448A
Authority: KR
Inventors: 장철웅
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1997-12-30
Filing date: 1997-12-30
Publication date: 2000-06-15
Also published as: JPH11250685A; KR19990059250A; US6044033A; JP3847994B2; TW407275B

Abstract

본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 반도체 메모리 장치의 독출 방법에 관한 것으로서, 복수 개의 메모리 셀 블록과; 행방향으로 배열되는 복수 개의 워드 라인들과; 열방향으로 배열되는 복수 개의 제 1 비트 라인들과; 상기 각 메모리 셀 블록은 상기 워드 라인들과 각각 대응되고, 상기 제 1 비트 라인들 양단에 병렬로 접속되는 복수 개의 메모리 셀들을 구비하며; 열 방향으로 배열되는 복수 개의 제 2 비트 라인들과; 상기 제 2 비트 라인들은 짝수 번째 배열되는 메인 비트 라인들과 홀수 번째 배열되는 그라운드 라인들을 구비하며; 상기 메인 비트 라인들에 선택적으로 바이어스 전압과 접지 전압을 인가하기 위한 제 1 바이어스 및 접지 선택 회로와; 상기 그라운드 라인들에 선택 적으로 바이어스 전압과 접지 전압을 인가하기 위한 제 2 바이어스 및 접지 선택 회로와; 상기 메인 비트 라인을 선택하기 위한 선택 신호들을 발생하는 칼럼 디코더와; 상기 어드레스 신호에 응답하여 메인 비트 라인을 선택하는 Y 패스 게이트와; 상기 선택된 메인 비트 라인과 선택된 셀에 대응되는 제 2 비트 라인들의 전압 레벨을 감지하여 셀의 데이터를 출력하는 감지 증폭 회로와; 외부로부터 어드레스 신호를 인가받아 상기 제 1 및 제 2 바이어스/접지 선택 회로를 위한 선택 신호들을 발생하는 바이어스/접지 선택 제어 회로를 포함한다. 이와 같은 장치에 의해서 데이터 독출시 센싱 마진과 센싱 속도를 향상시킬 수 있다.

Description

노어형 반도체 메모리 장치 및 그 장치의 데이터 독출 방법(NOR type semiconductor memory device and read method thereof)

본 발명은 반도체 메모리 장치에 관한 것으로서, 구체적으로는 단일 비트(single bit) 또는 멀티 비트(multi bit) 데이터를 저장하기 위한 노어형 메모리 셀들을 구비한 반도체 메모리 장치 및 그것의 데이터를 독출하기 위한 방법이다.

도 1은 노어형 반도체 메모리 장치의 어레이 구성을 보여주는 회로도이다.

도 1을 참조하면, 노어 구조로 된 메모리 셀들을 구비한 어레이의 계층적인(hierarchical) 비트 라인 시스템에 대한 기술은 1988. 8월 일본 도쿄에서 개최된 Symposium on VLSI Circuit에서, Digest of Technical Paper, on pp. 85-88에 "16Mb ROM Design Using Bank Select Architecture"라는 제목으로 게재된 바 있다. NOR형 마스크 롬(mask rom)의 계층적인 비트 라인 시스템에 대해서 상기 문헌에 상세히 기재되어 있다. 데이터 독출 동작은 크게 3개의 구간들, 즉 비트 라인 프리챠아지 구간과 데이터 감지 구간과 데이터 출력 구간으로 분류된다. 독출 동작에 대한 프리챠아지 구간에서는 선택되는 셀에 저장된 데이터를 읽어 내기 위해서 메인 비트 라인들(MB0∼MBi) 일정 전압 레벨로 프리챠아지하기 위한 구간이며, 데이터 감지 구간에서는 선택된 셀이 온셀(on-cell)인지, 오프셀(off-cell)인지를 판독하기 위해 이에 대응되는 메인 비트 라인의 전압 레벨을 감지한다. 마지막으로 데이터 출력 구간에서는 감지된 상기 데이터를 외부로 출력한다.

다시 도 1을 참조하여 데이터 독출 동작을 상세하게 설명하면 다음과 같다.

메모리 블록 중 셀의 데이터를 감지하기 위해 전원전압 레벨인 한 쌍의 뱅크 선택 신호(BSO5, BSE4)와 선택된 워드 라인(WL0)으로 전원전압을 인가한다. 상기 한 쌍의 뱅크 선택 신호(BSO5, BSE4)로 인해 메인 비트 라인(MB5)이 선택되고, 그로 인해 상기 메인 비트 라인(MB5)과 워드 라인(WL0)에 관련되는 셀의 데이터(M81)가 감지 증폭기(SA5)를 통해 감지된다. 즉, 선택된 셀이 온셀인 경우 선택된 메인 비트 라인(MB5)의 전압 레벨은 전류 통로(current path)를 통해 프리챠아지 레벨보다 낮아지고, 이와 반대로 선택된 셀이 오프셀인 경우 메인 비트 라인(MB5)의 전압 레벨은 프리챠아지 레벨을 유지하게 된다. 그러므로 감지 증폭기(S/A5)는 메인 비트 라인(MB5)의 전압 레벨을 감지하므로써 셀의 데이터를 출력한다.

상기와 같은 방법으로 워드 라인(WL0)과 1번째 어레이 블록(BLK0)의 뱅크 선택 신호(BSO5)와 셀(M81)이 선택되고 상기 선택된 셀이 온셀이라면, 이에 대응되는 메인 비트 라인(MB5) 외에도 상기 뱅크 선택 신호(BSO5)로 인해 인접한 메인 비트 라인(MB3)에 대응되는 셀(M41)이 선택된다. 인접한 비트 라인(MB3)에 대응되는 셀이 오프 셀이고 선택된 워드 라인(WL0)에 공통으로 접속되는 나머지 셀들(M51, M61, M71)이 온셀이라면 동일한 워드 라인에 접속된 메모리 셀들(M51, M61, M71)을 통해 전류 통로가 형성되어 독출하고자 하는 셀에 대응되는 서브 비트 라인으로 전류(SB8)가 유입된다. 그러므로 SB9는 전류가 SB8을 통해 빠지지 못해 전위가 높아져 감지 증폭기(SA5)가 오프셀로 잘못 감지하는 문제점이 발생하게 된다.

또, 독출하고자 하는 셀(M81)이 오프 셀이고 인접한 셀들(M91, M101, M111)이 온셀이라면 선택된 셀(M81)에 대응되는 프리챠아지 레벨의 메인 비트 라인(MB5)은 동일한 워드 라인(WL0)에 접속되는 셀들(M91, M101, M111)을 통해 인접한 메인 비트 라인(MB6)으로 누설 전류(leakage current)가 흘러 선택된 메모리 셀(M81), 즉 오프 셀에 대한 센싱 마진을 저하시키는 요인이 된다. 그러므로 상기 NOR 형 마스크 롬의 데이터 센싱 마진과 센싱 속도가 저하되는 문제점이 발생하게 된다.

따라서, 본 발명의 목적은 오프셀에 대한 데이터 센싱 마진 및 센싱 속도를 향상시킬 수 있는 반도체 메모리 장치 및 독출 방법을 제공하는 데 있다.

도 1은 종래 기술에 따른 노어형 반도체 메모리 장치의 어레이 구성을 보여주는 회로도:

도 2는 본 발명의 실시예에 따른 노어형 반도체 메모리 장치의 구성을 보여주는 회로도:

도 3a는 본 발명의 실시예에 따른 메모리 셀 어레이 및 그 주변 회로의 구성을 보여주는 회로도:

도 3b는 본 발명의 실시예에 따른 메모리 셀 어레이 및 그 주변 회로의 구성을 보여주는 회로도;

도 4a 및 도 4b는 칼럼 디코더의 구성을 보여주는 회로도:

도 5는 바이어스 및 그라운드 선택 제어 신호를 발생하는 회로의 구성을 보여주는 회로도:

도 6a는 제 1 바이어스 및 그라운드 선택 제어 회로의 구성을 보여주는 블록도:

도 6b는 제 2 바이어스 및 그라운드 선택 제어 회로의 구성을 보여주는 블록도:

도 7은 Y-패스 게이트의 구성을 보여주는 회로도:

도 8a내지 도 8c는 본 발명의 실시예에 따른 비트 라인들의 전압레벨을 개략적으로 보여주는 블록도:

*도면의 주요부분에 대한 부호 설명

100 : 메모리 셀 어레이 200 : 칼럼 디코더

300 : Y-패스 게이트

400 : 제 1 바이어스/접지 선택 제어 회로

420 : 제 1 바이어스/접지 선택 제어 회로

500 : 제 1 바이어스/접지 선택 회로

520 : 제 2 바이어스/접지 선택 회로 600 : 감지 증폭기

(구성)

상술한 바와 같은 목적을 달성하기 위한 일 특징에 의하면, 복수 개의 메모리 셀 블록과; 행방향으로 배열되는 복수 개의 워드 라인들과; 열방향으로 배열되는 복수 개의 제 1 비트 라인들과; 상기 각 메모리 셀 블록은 상기 워드 라인들과 각각 대응되고, 상기 제 1 비트 라인들 양단에 병렬로 접속되는 복수 개의 메모리 셀들을 구비하며; 열 방향으로 배열되는 복수 개의 제 2 비트 라인들과; 상기 제 2 비트 라인들은 짝수 번째 배열되는 메인 비트 라인들과 홀수 번째 배열되는 그라운드 라인들을 구비하며; 상기 메인 비트 라인들에 선택적으로 바이어스 전압과 접지 전압을 인가하기 위한 제 1 바이어스 및 접지 선택 회로와; 상기 그라운드 라인들에 선택 적으로 바이어스 전압과 접지 전압을 인가하기 위한 제 2 바이어스 및 접지 선택 회로와; 상기 메인 비트 라인을 선택하기 위한 선택 신호들을 발생하는 칼럼 디코더와; 상기 어드레스 신호에 응답하여 메인 비트 라인을 선택하는 Y 패스 게이트와; 상기 선택된 메인 비트 라인과 선택된 셀에 대응되는 제 2 비트 라인들의 전압 레벨을 감지하여 셀의 데이터를 출력하는 감지 증폭 회로와; 외부로부터 어드레스 신호를 인가받아 상기 제 1 및 제 2 바이어스/접지 선택 회로를 위한 선택 신호들을 발생하는 바이어스/접지 선택 제어 회로를 포함한다.

바람직한 실시예에 있어서, 상기 제 1 및 제 2 바이어스/접지 선택 회로는 메모리 블록과 동일한 복수 개의 블록으로 나누어진다.

바람직한 실시예에 있어서, 상기 제 1 및 제 2 바이어스/접지 선택 회로는 메인 비트 라인과 그라운드 라인을 연결하기 위한 스위치들을 포함한다.

바람직한 실시예에 있어서, 상기 스위치들은 메인 비트 라인과 그라운드 라인 각각에 대해 한 쌍씩 병렬로 접속되는 MOS 트랜지스터들을 포함한다.

바람직한 실시예에 있어서, 상기 스위치들은 선택된 블록 내에서 상기 칼럼 디코더로부터의 제 1 선택 신호에 응답하는 NMOS 트랜지스터들과; 상기 선택된 메모리 블록과 인접한 메모리 블록들에 인가되는 제 2 및 제 3 선택 신호에 응답하는 NMOS 트랜지스터들을 포함한다.

바람직한 실시예에 있어서, 제 1 및 제 2 바이어스/접지 선택 회로는 선택된 메인 비트 라인의 일측에 배열되는 서브 비트 라인 및 메인 비트 라인들에 바이어스 선택 신호를 인가하고, 상기 메인 비트 라인의 타측에 배열되는 서브 비트 라인 및 메인 비트 라인들에 접지 선택 신호를 인가한다.

본 발명의 또 다른 일 특징에 의하면, 데이터를 저장하기 위한 복수 개의 메모리 셀 블록, 메인 비트 라인 및 그라운드 라인들, 서브 비트 라인들, 비트 라인을 선택하기 위한 어드레스 신호를 발생하는 칼럼 디코더, 상기 비트 라인 및 그라운드 라인들에 선택적으로 바이어스/접지 전압을 인가하기 위한 신호를 발생하는 바이어스/접지 선택 제어 회로, 상기 바이어스/접지 선택 제어 회로로부터의 신호에 응답하여 비트 라인 및 그라운드 라인에 바이어스 및 접지 전압을 인가하는 바이어스/접지 선택 회로, 메인 비트 라인을 선택하기 위한 Y 패스 게이트, 그리고 셀의 데이터를 감지하기 위한 감지 증폭 회로를 포함하는 반도체 메모리 장치의 독출 방법에 있어서, Y- 패스 게이트를 통해 선택된 메인 비트 라인에 대응되는 셀의 데이터를 감지하는 단계와; 상기 선택된 메인 비트 라인 일측에 배열되는 그라운드 라인 및 메인 비트 라인들에 바이어스 전압을 인가하는 단계와; 상기 선택된 메인 비트 라인 타측에 배열되는 그라운드 라인 및 메인 비트 라인들에 접지 전압을 인가하는 단계를 포함하는 것을 특징으로 한다.

바람직한 실시예에 있어서, 상기 바이어스/접지 선택 제어 회로는 그라운드 라인에 바이어스 전압 및 접지 전압을 인가하기 위한 바이어스/접지 선택 회로에 대응되는 것을 특징으로 한다.

바람직한 실시예에 있어서, 상기 바이어스/접지 선택 제어 회로는 메인 비트 라인에 바이어스 전압 및 접지 전압을 인가하기 위한 바이어스/접지 선택 회로에 대응되는 것을 특징으로 한다.

바람직한 실시예에 있어서, 상기 바이어스/접지 선택 회로는 선택된 그라운드 라인 및 메인 비트 라인을 접지 레벨과 바이어스 전압레벨로 챠아지시키기 위한 MOS 트랜지스터들과; 선택된 메모리 블록에서 그라운드 라인 및 메인 비트 라인을 전기적으로 절연내지 연결시키기 위한 MOS 트랜지스터들을 포함하는 것을 특징으로 한다.

바람직한 실시예에 있어서, 상기 MOS 트랜지스터들은 그라운드 라인 및 메인 비트 라인 각각에 병렬로 한 쌍씩 대응되며, 상기 MOS 트랜지스터들은 제 1 선택 신호와 제 2 선택 신호를 게이트로 인가받는 상단 NMOS 트랜지스터들과 하단 NMOS트랜지스터들을 구비하고, 동일한 블록 내의 상단 NMOS 트랜지스터들은 제 1 선택 신호를 인가받고, 하단 NMOS 트랜지스터들은 인접하는 양측의 블럭에 인가되는 두 개의 제 2 선택 신호들을 인가받는 것을 특징으로 한다.

바람직한 실시예에 있어서, 상단 NMOS 트랜지스터들은 인접하는 양 블록에도 인가되는 두 개의 제 1 선택 신호들을 인가받고, 하단 NMOS 트랜지스터들은 선택된 블록 내에서 하나의 제 2 선택 신호를 동시에 인가받는 것을 특징으로 한다.

이와 같은 장치 및 방법에 의해서, 데이터 독출시에 누설 전류를 차단할 수 있으며, 그와 동시에 데이터 센싱 마진과 센싱 속도를 향상시킬 수 있다.

(실시예)

이하 본 발명의 바람직한 실시예에 따른 참조도면 도 2 내지 도 8c에 의거하여 설명한다.

도 3a 및 도 3b을 참조하면, 선택된 메인 비트 라인을 제외한 나머지 메인 비트 라인과 그라운드 라인을 바이어스 및 접지 선택 회로를 통해 상기 라인들을 선택적으로 바이어스 전압레벨과 접지 레벨로 유지한다. 그로 인해 오프셀 센싱시 누설 전류를 차단할 수 있고, 온셀 센싱시 이웃하는 셀들로부터 유입되는 전류의 양을 줄일 수 있다.

본 발명은 64비트 라인을 갖는 4개의 메모리 블록들을 갖는 반도체 메모리 장치와 독출 방법에 관하여 설명하며, 이는 그 이상의 메모리 블록들을 갖는 반도체 메모리 장치에서도 동일하게 적용됨을 유의해야 한다.

도 2는 본 발명의 실시예에 따른 NOR형 반도체 메모리 장치의 구성을 보여주는 블록도이다.

NOR형 반도체 메모리 장치는 메모리 셀 어레이 블록(memory cell array block) (100)과, 칼럼 디코더(column decoder) (200), Y-패스 게이트(Y-pass gate) (300), 제 1 및 제 2 바이어스/ 접지 선택 제어 회로(bias and ground selection control circuit) (400) (420), 그리고 제 1 및 제 2 바이어스/접지 선택 회로(bias and ground selection circuit) (500) (520)과 감지 증폭기(sense amplifier) (600)를 구비한다.

상기 칼럼 디코더(200), 제 1 및 제 2 바이어스/접지 선택 제어 회로(400) (420)로 어드레스 신호들(Ai)이 인가될 때, 신호들(YAj), (YBk), (Blj), (Gj)이 발생한다. 그리고 상기 신호들(YAj), (YBk)이 인가되는 Y-패스 게이트(300)는 메인 비트 라인(MB1, MB3, ‥‥, MB64)들중 하나를 선택하여 감지 증폭기(600)를 통해 선택된 셀의 데이터를 감지한다. 상기 제 1 및 제 2 비이어스/접지 선택 제어 회로들(400) (420)는 외부로부터 인가되는 어드레스 신호들(Ai)을 디코딩한 신호들(BYAj)를 내부적으로 발생하고, 이와 상기 신호 YAj를 조합하여 바이어스 선택 신호(Blj) 및 접지 선택 신호(Gj)를 출력한다.

그리고 상기 (YBk), (Blj), (Gj)를 인가받은 제 1 및 제 2 바이어스/접지 선택 회로(500) (520)들은 선택된 메인 비트 라인을 기준으로 그것의 일측에 배열되는 비트 라인들은 일정 전압을 유지하도록 하고, 선택된 메인 비트 라인의 타측에 배열되는 비트 라인들은 접지 레벨을 유지하도록 한다.

도 3a 및 도 3b는 노어형 반도체 메모리 장치의 어레이와 그 주변 회로의 구성을 보여주는 회로도이다.

메모리 셀 어레이(100)는 복수 개의 어레이 블록들(Blockj)을 구비하고 있으므로 이하 j번째 어레이 블록에 한해서 설명하기로 한다. 1번째 어레이 블록(BLK0)은 복수 개의 메인 비트 라인들(MB1, MB3,‥‥,MB15)과 복수 개의 그라운드 라인들(MB2, MB4,‥‥, MB16)을 포함하며, 이들은 열 방향으로 병렬로 배열되어 있다. 어레이 블록(BLK0)에서 홀수 번째 배열되는 라인을 메인 비트 라인(MB1, MB3,‥‥, MB15)이라 하고, 짝수 번째 배열되는 라인을 그라운드 라인(MB0, MB2, ‥‥, MB16)이라고 하자.

다시 도 1을 참조하면, 메모리 셀들(M)은 워드 라인(WL0∼WLn)에 각각 대응되고, 이에 관련되는 서브 비트 라인들(SB1∼SB12) 사이에 병렬로 접속되어 있다. 상기 메모리 셀들은 대응되는 상기 워드 라인들(WL0∼WLn)에 게이트들이 접속되고 워드 라인들(WL0∼WLn)과 서브 비트 라인들(SB1∼SB12)이 교차되는 영역에 소오스-드레인 채널 즉, 전류 통로가 형성되는 NMOS 트랜지스터들을 포함하고 있다. 도 3에서는 메모리 셀 어레이를 메인 비트 라인들(MB0, MB2,‥‥, MB16)과 그라운드 라인들(MB1, MB3,‥‥,MB15)만을 갖고 개략적으로 도시하였음을 유의해야 한다.

도 3a를 참조하면, 제 1 바이어스/접지 선택 회로(500)는 메인 비트 라인과 전기적으로 연결시켜 주는 한 쌍의 NMOS 트랜지스터들(501∼505)과 바이어스 선택 신호(Blj)에 응답하여 메인 비트 라인을 바이어스 전압 레벨로 챠아지 시키기 위한 PMOS 트랜지스터들(506)과 접지 선택 신호(Gj)에 응답하여 메인 비트 라인(MB1, MB3,‥‥, MB15)을 접지 레벨로 디스챠아지 시키기 위한 NMOS 트랜지스터들(507)을 포함한다. 도 3b를 참조하면, 제 2 바이어스/접지 선택 회로(520)는 그라운드 라인(MB0, MB2,‥‥, MB16)과 전기적으로 연결시켜 주는 한 쌍의 NMOS 트랜지스터들(521∼525), 바이어스 선택 신호(Blj)에 응답하여 그라운드 라인(MB0, MB2,‥‥, MB16)을 바이어스 전압 레벨로 챠아지 시키기 위한 PMOS 트랜지스터들(526), 접지 선택 신호(Gj)에 응답하여 그라운드 라인(MB0, MB2,‥‥, BM16)을 접지 레벨로 디스챠아지 시키기 위한 NMOS 트랜지스터들(527)을 포함한다.

상기 제 1 및 제 2 바이어스/접지 선택 회로(500) (520)는 메모리 셀 어레이 블록(BLKi)과 동일하게 복수 개의 블록으로 나누어지며, 이를 제 2 메모리 블록(BLK1)과 대응시켜 상세히 설명하면 다음과 같다. 제 2 메모리 블록(BLK1)내에 메인 비트 라인과 그라운드 라인을 연결하기 위한 NMOS 트랜지스터들(501∼505) (521∼525)은 각 라인에 병렬로 접속되어 있으며, 이들은 블록 내에서 동일한 신호(YB1)에 응답하여 온오프 되는 NMOS 트랜지스터들과 이웃하는 양 블록(Block0, Block2)에 각각 인가되는 신호(YB0, YB2)에 응답하는 NMOS 트랜지스터들로 구분된다. 이는 타 블록에서도 동일한 선택 신호에 응답하는 트랜지스터들과 인접하는 블록들에 인가되는 선택 신호에 따로 응답하는 트랜지스터들을 구비하고 있다. 그러므로 메인 비트 라인이나 그라운드 라인이 선택되면 선택 신호의 입력(YBk)으로 인해 선택된 비트 라인이나 메인 그라운드 라인이 바이어스 전압이나 접지 전압레벨로 챠아지 및 디스챠아지된다.

앞서 설명한 바와 같은 구성을 갖는 반도체 메모리 장치에서 그 주변 회로들에 관하여 상세히 설명한다.

도 4a 및 도 4b는 칼럼 디코더의 구성을 상세하게 보여주는 회로도이다.

도 4a 및 도 4b를 참조하면, 칼럼 디코더(200)는 낸드 게이트(201)로 어드레스 신호들을 인가받고 인버터(202)를 통해 메인 비트 라인 및 그라운드 라인을 선택하기 위한 신호들(YAj) (YBk)을 발생한다. 상기 칼럼 디코더(200)의 동작은 이 분야의 통상적인 지식을 습득한 자들에서는 일반적인 기술이므로 이하 상세한 설명은 생략한다.

도 5는 제 1 및 제 2 바이어스/접지 선택 제어 회로(400, 420)의 디코딩을 보여주는 회로도이다.

도 5를 참조하면, 외부로부터 어드레스 신호들(A0, A1, A2, A3)을 인가받고, 이들을 코딩하여 선택 제어 신호들(BYA0∼BYA7)을 출력한다. 상기 선택 제어 신호들(BYA0∼BYA7)은 상기 외부 어드레스 신호들 중 A3에 의해 출력이 달라진다.

표 1과 표 2는 제 1 및 제 2 바이어스/접지 선택 제어 회로로 인가되는 신호들에 신호들의 출력을 보여주는 표이다.

표 1은 논리 1의 A3이 인가될 경우 도 5를 통해 발생되는 선택 제어 신호들이고, 표 2는 논리 0의 A3가 인가될 경우 도 5를 통해 출력되는 선택 제어 신호들이다. 이하 표에서 알 수 있듯이 선택 제어 신호들은 A3에 따라 표 1 및 표 2와 같이 상태가 반전된다.

[표 1]

A2	A1	A0	BYA0	BYA1	BYA2	BYA3	BYA4	BYA5	BYA6	BYA7
0	0	0	X(0)	1	1	1	0	0	0	0
0	0	1	0	X(1)	1	1	1	0	0	0
0	1	0	0	0	X(0)	1	1	1	0	0
0	1	1	0	0	0	X(1)	1	1	1	0
1	0	0	0	0	0	0	X(0)	1	1	1
1	0	1	1	0	0	0	0	X(1)	1	1
1	1	0	1	1	0	0	0	0	X(0)	1
1	1	1	1	1	1	0	0	0	0	X(1)

[표 2]

A2	A1	A0	BYA0	BYA1	BYA2	BYA3	BYA4	BYA5	BYA6	BYA7
0	0	0	X(0)	0	0	0	1	1	1	1
0	0	1	1	X(1)	0	0	0	1	1	1
0	1	0	1	1	X(0)	0	0	0	1	1
0	1	1	1	1	1	X(1)	0	0	0	1
1	0	0	1	1	1	1	X(0)	0	0	0
1	0	1	0	1	1	1	1	X(1)	0	0
1	1	0	0	0	1	1	1	1	X(0)	0
1	1	1	0	0	0	1	1	1	1	X(1)

도 6a는 제 1 바이어스/그라운드 선택 제어 회로의 구성을 보여주는 블록도이다.

도 6a를 참조하면, 제 1 바이어스/그라운드 선택 제어 회로(400)내의 각 블록은 칼럼 디코더(200)의 선택 신호(YAj)와 상기 선택 제어 신호들(BYAj)을 입력으로 하여 하나의 메인 비트 라인에 대응되는 바이어스 선택 신호(Blj)와 접지 선택 신호(Gj)를 각각 출력한다. 예를 들어 바이어스 그라운드 선택 제어 회로의 각 블록은 상기 선택 신호(YAj)와 선택 제어 신호(BYAj)를 입력으로 하여 접지 선택 신호(Gj)를 발생하는 회로(400a)와 기준 전압(Vref)과 상기 접지 선택 신호 발생 회로(400a)의 내부 제 1 및 제 2 노드(N1) (N2)에 전달되는 신호를 인가받아 바이어스 선택 신호(Blj)를 발생하는 회로(500b)를 구비하고 있다.

도 6b는 제 2 바이어스/접지 선택 제어 회로의 구성을 보여주는 회로도이다.

도 6b를 참조하면, 제 2 바이어스/그라운드 선택 제어 회로(420)는 선택 신호(YAj)와 선택 제어 신호(BYAj)를 조합하여 바이어스 선택 신호(Blj)와 그라운드 선택 신호(Gj)를 발생한다. 상기 선택 신호(YAj)와 선택 제어 신호(BYAj)는 1 : 1 대응이며, 이들의 입력은 인버터(421)와 낸드 게이트들(422, 423)을 통해 출력된다. 상기 제 2 바이어스/접지 선택 제어 회로(420)는 그라운드 라인들을 바이어스 전압레벨로 챠아지 시키거나 접지 레벨로 디스챠아지 시키기 위한 것으로서, 도 6b에서 각 그라운드 라인마다 블록들이 대응된다.

앞서, 설명한 바와 같은 구성을 갖는 반도체 메모리 장치의 독출 방법을 보다 상세하게 설명한다.

각 메모리 블록(BLKi)은 8개의 메인 비트 라인과 8개의 그라운드 라인을 구비하고 있으며, 이들은 각각 제 1 및 제 2 바이어스/그라운드 선택 회로(500)(520)의 NMOS 트랜지스터들(501∼505) (521∼525)에 연결되어 있다. 제 1 블록(BLK0)의 메인 비트 라인들 중 MB13의 전압레벨을 감지하고자 하고, 칼럼 디코더(200)가 110의 어드레스를 인가받는다고 하자. 그 결과 도 4에서와 같이 여러단의 게이트들을 통해 논리 1의 YA6을 발생하며, 나머지 신호들은 모두 논리 0이 된다. 상기 논리 1의 선택 신호 YA6은 Y-패스 게이트(300)로 전달되어 8개의 메인 비트 라인들 중 일곱 번째 메인 비트 라인을 선택하게 된다. 이와 동시에 상기 110의 어드레스 신호는 도 5의 선택 제어 회로(이때, A3은 논리 1이라 가정하자.)에도 인가되어 내부적으로 표 2와 같은 결과를 갖는 선택 제어 신호들을 출력한다. 상기 표 2의 선택 제어 신호들 중 선택 신호(YA6)와 이에 대응되는 BYA6을 도 6a에서 7번째 블록에 인가하면, 인버터들(406, 407)을 거쳐 제 1 노드(N1)에 일입력단이 접속되는 노어 게이트(410)에 논리 1이 입력된다. 그러므로 노어 게이트(410)의 특성상 타 입력단인 제 2 노드(N2)의 신호와는 상관없이 상기 논리 0을 인버터들(411, 412)을 통해 최종적으로 논리 0의 그라운드 선택 신호 G7이 출력되고, 이를 게이트로 인가받는 NMOS 트랜지스터(507)를 턴오프시킨다.

그리고 상기 논리 1의 제 1 노드(N1)와 논리 0의 제 2 노드(N2)는 바이어스 선택 신호(Blj)를 위한 회로(500b)에 각각 인가된다. 상기 회로(500a)는 PMOS 트랜지스터들(413, 414, 415)과 NMOS 트랜지스터들(416, 417, 418)을 구비하고 있으며, 외부로부터 인가되는 기준 전압(Vref)레벨에 따라 완전히 접지 레벨로 방전되지 않은 바이어스 선택 신호를 출력한다. 그러므로 제 1 바이어스/그라운드 선택 회로(400)의 PMOS 트랜지스터(526)를 약하게 턴온시켜 메인 비트 라인(MB6)으로 전류를 공급한다. 이때 선택된 셀이 온셀이라면, 전류가 접지로 디스챠아지되어 메인 비트 라인의 전위는 떨어지고, 반면에 선택된 셀이 오프셀이라면 메인 비트 라인으로 전류가 챠아지되어 메인 비트 라인의 전위는 상승하게 된다. 이로서 Y-패스 게이트(300)를 통해 감지 증폭기(600)가 메인 비트 라인의 전압레벨을 감지하여 선택된 셀의 데이터를 출력한다.

도 7은 Y-패스 게이트의 구성을 보여주는 회로도이다.

도 7을 참조하면, Y-패스 게이트(300)는 각 메모리 블록(BLKi)의 메인 비트 라인에 대응되고, 이들은 칼럼 디코더(200)로부터의 YAj와 YBk를 인가받아 온오프되는 MOS 트랜지스터들(601∼606)을 포함한다. 예를 들어 제 1 블록(BLK0)의 MB13의 전압레벨을 감지하고자 한다면, YA7과 YB0에 의해 MB13을 선택하게 된다. 상기와 같은 방법으로 선택된 메인 비트 라인은 감지 증폭기로 연결되어 메인 비트 라인(MB13)의 전압 레벨을 감지하게 된다.

메인 비트 라인을 선택하여 데이터를 출력할 때, 상기 선택된 메인 비트 라인을 바이어스 전압 레벨로 유지하기 위해서는 논리 0의 YAj와 논리 1의 BYAj를 도 6a에 인가한다. 그 결과 다단의 게이트들을 통해서 논리 0의 Gj와 논리 0의 Blj가 출력된다. 상기 신호들에 의해 제 1 바이어스/그라운드 선택 회로(500)의 NMOS 트랜지스터(507)는 턴오프되고, 반면에 PMOS 트랜지스터(507)는 턴온되어 메인 비트 라인의 전위가 상승하게 된다. 상기 바이어스 되는 메인 비트 라인과는 반대측에 배열되는 메인 비트 라인을 접지 레벨로 유지하게 위해서는 논리 0의 YAj와 논리 0의 BYAj를 도 6a의 선택 제어 회로로 인가한다. 상기 신호들의 입력으로 인해 논리 1의 Gj와 논리 1 의 Blj가 출력된다. 상기 신호들은 제 1 바이어스/그라운드 선택 회로(500)의 NMOS 트랜지스터(507)를 턴온시키고, PMOS 트랜지스터(506)를 턴오프시켜 메인 비트 라인을 접지 레벨로 디스챠아지 시킨다. 계속해서, 그라운드 라인을 위한 제 2 바이어스/접지 선택 회로(520)는 상기 제 1 바이어스/접지 선택 회로(500)와 마찬가지로 Aj와 BYAj의 상태에 따라 그라운드 라인을 바이어스 전압 및 접지 전압으로 유지시킨다.

상기와 같이 선택되는 메인 비트 라인을 제외한 메인 비트 라인 및 그라운드 라인을 바이어스 전압과 접지 전압 레벨로 유지함에 따라 오프셀에 대한 독출 동작시에 누설 전류의 흐름을 차단할 수 있다. 그리고 온셀에 대한 독출 동작시에 인접한 셀 들로부터 유입되는 전류의 양을 줄일 수 있어 센싱 마진을 충분히 확보할 수 있으며, 센싱 속도의 향상을 기대할 수 있다.

다시 도 5를 참조하면, 외부로부터 인가되는 제 3 어드레스 신호(A3)에 따라 메인 비트 라인에 양측의 셀들중 어느 하나가 선택된다. 이를 예로 들면, 도 1에서 제 1 메인 비트 라인(MB1)에 대응되는 셀 들 M11, M21들은 A3이 논리 0일 때 M11이 선택되고, 반대로 A3이 논리 1일 때 M21이 선택된다. 상기 어드레스 신호에 따라 셀들에 연결되는 서브 비트 라인에 소오스 및 드레인 영역이 정해진다. 상기 A3은 병렬로 배열되는 셀 들을 코딩하기 위한 어드레스 신호들중 최하위 비트(Least Significant Bit)이며, 이를 이용한 선택 제어 회로가 도 5에 도시되어 있다. 상기 어드레스 신호에 따라 BYAj의 상태가 상호가 반전되어 선택된 셀의 소오스 방향(또는 드레인 방향)으로 병렬로 배열되는 메인 비트 라인 및 그라운드 라인은 접지 전압이 인가되고, 드레인 방향(또는 소오스 방향)으로 배열되는 메인 비트 라인 및 그라운드 라인들은 바이어스 전압이 인가된다.

도 8a내지 도 8c는 선택된 메인 비트 라인을 기준으로 인접한 그라운드 라인들과 메인 비트 라인들의 전압인가를 보여주는 도면이다.

도 8a에서 메인 비트 라인과 그라운드 라인을 통틀어 비트 라인(BL0∼BL15)이라고 명명하면, 제 1 메모리 블록(BLK0)에서 제 9 비트 라인(BL8)이 선택된다고 하자. 이때 제 1 메모리 블록(BLK0)은 제 2 메모리 블록(BLK1)과 인접하고 있다. 상기 제 9 비트 라인(BL8)이 선택되면, 제 9 비트 라인(BL8) 우측에 배열되는 비트 라인들(BL9∼BL15)에는 바이어스 전압을 인가하고, 반대로 BL8 좌측에 배열되는 제 1 블록(BLK0)의 비트 라인들(BL0∼BL7)에는 접지 전압을 인가한다. 그리고 제 2 블록(BLK1)은 상기 제 1 블록(BLK0)과 동일하게 BL0∼BL7에 접지 전압을 인가하고, BL8∼BL15들에 선택된 비트 라인 BL8과 동일한 전압레벨의 바이어스 전압을 비트 라인에 인가한다.

다시 도 5를 참조하면, 외부로부터 인가되는 제 3 어드레스 신호에 따라 메인 비트 라인 양측의 셀들 중 어느 하나가 선택된다. 예를 들어, 도 1의 제 1 메인 비트 라인에 대응되는 셀들은 제 2 어드레스 신호가 논리 0일때 M11이 선택되고, 반대로 상기 제 3 어드레스 신호가 논리 1일 때, M21이 선택된다. 상기 어드레스 신호에 따라 셀들에 연결되는 서브 비트 라인에 소오스 및 드레인 영역이 결정된다. 상기 제 3 어드레스 신호는 비트 라인을 위한 어드레스 신호들 중 최하위 비트이다,

계속해서, 도 8b는 제 2 메모리 블록의 제 1 비트 라인(BL0)에 대응되는 셀이 선택되면 제 1 블록(BLK0)의 BL8∼BL15와 제 2 블록(BLK1)의 BL8∼BL15에 접지 전압을 인가한다. 그리고 제 1 블록(BLK0)과 제 2 블록(BLK1)의 BL1∼BL7에는 선택된 비트 라인(BL0)과 동일한 바이어스 전압을 인가한다. 도 8c는 상기 도 8a 및 도 8c와 동일하게 선택된 비트 라인을 기준으로 나머지 비트 라인들에 바이어스 전압과 접지 전압을 인가하므로 이하 생략한다.

그러므로, 온셀 감지 시에 유입되는 전류의 양을 줄일 수 있고, 오프셀 감지시 누설 전류의 흐름을 차단할 수 있다.

따라서, 본 발명에 의한 데이터 독출 방법에 따르면 선택된 셀의 상태에 따른 전류의 유입을 줄일 수 있으며, 또 누설 전류를 차단하여 센싱 마진을 충분히 확보함과 동시에 센싱 속도를 향상시킬 수 있는 효과가 있다.

Claims

복수 개의 메모리 셀 블록들과;

행방향으로 배열되는 복수 개의 워드 라인들과;

열방향으로 배열되는 복수 개의 제 1 비트 라인들과;

상기 각 메모리 셀 블록은 상기 워드 라인들과 각각 대응되고, 상기 제 1 비트 라인들 양단에 병렬로 접속되는 복수 개의 메모리 셀들을 구비하며;

열 방향으로 배열되는 복수 개의 제 2 비트 라인들과;

상기 제 2 비트 라인들은 짝수 번째 배열되는 메인 비트 라인들과 홀수 번째 배열되는 그라운드 라인들을 구비하며;

상기 메인 비트 라인들에 선택적으로 바이어스 전압과 접지 전압을 인가하기 위한 제 1 바이어스 및 접지 선택 수단과;

상기 그라운드 라인들에 선택 적으로 바이어스 전압과 접지 전압을 인가하기 위한 제 2 바이어스 및 접지 선택 수단과;

상기 메인 비트 라인을 선택하기 위한 선택 신호들을 발생하는 칼럼 디코더와;

상기 어드레스 신호에 응답하여 메인 비트 라인을 선택하는 Y 패스 게이트와;

상기 선택된 메인 비트 라인과 선택된 셀에 대응되는 제 2 비트 라인들의 전압 레벨을 감지하여 셀의 데이터를 출력하는 감지 증폭 수단과;

외부로부터 어드레스 신호를 인가받아 상기 제 1 및 제 2 바이어스/접지 선택 수단을 위한 선택 신호들을 발생하는 바이어스/접지 선택 제어 회로를 포함하는 반도체 메모리 장치.
제 1 항에 있어서,

상기 제 1 및 제 2 바이어스/접지 선택 수단은 메모리 블록과 동일한 복수 개의 블록으로 나누어지는 반도체 메모리 장치.
제 1 항에 있어서,

상기 제 1 및 제 2 바이어스/접지 선택 수단은 메인 비트 라인과 그라운드 라인을 연결하기 위한 스위치들을 포함하는 반도체 메모리 장치.
제 3 항에 있어서,

상기 스위치들은 메인 비트 라인과 그라운드 라인 각각에 대해 한 쌍씩 병렬로 접속되는 MOS 트랜지스터들을 포함하는 반도체 메모리 장치.
제 3 항에 있어서,

상기 스위치들은 선택된 블록 내에서 상기 칼럼 디코더로부터의 제 1 선택 신호에 응답하는 NMOS 트랜지스터들과;

상기 선택된 메모리 블록과 인접한 메모리 블록들에 인가되는 제 2 및 제 3 선택 신호에 응답하는 NMOS 트랜지스터들을 포함하는 반도체 메모리 장치.
제 1 항에 있어서,

제 1 및 제 2 바이어스/접지 선택 수단은 선택된 메인 비트 라인의 일 측에 배열되는 서브 비트 라인 및 메인 비트 라인들에 바이어스 선택 신호를 인가하고, 상기 메인 비트 라인의 타측에 배열되는 서브 비트 라인 및 메인 비트 라인들에 접지 선택 신호를 인가하는 반도체 메모리 장치.
데이터를 저장하기 위한 복수 개의 메모리 셀 블록, 메인 비트 라인 및 그라운드 라인들, 서브 비트 라인들, 비트 라인을 선택하기 위한 어드레스 신호를 발생하는 칼럼 디코더, 상기 비트 라인 및 그라운드 라인들에 선택적으로 바이어스/접지 전압을 인가하기 위한 신호를 발생하는 바이어스/접지 선택 제어 수단, 상기 바이어스/접지 선택 제어 수단으로부터의 신호에 응답하여 비트 라인 및 그라운드 라인에 바이어스 및 접지 전압을 인가하는 바이어스/접지 선택 수단, 메인 비트 라인을 선택하기 위한 Y 패스 게이트, 그리고 셀의 데이터를 감지하기 위한 감지 증폭 수단을 포함하는 반도체 메모리 장치의 독출 방법에 있어서,

Y- 패스 게이트를 통해 선택된 메인 비트 라인에 대응되는 셀의 데이터를 감지하는 단계와;

상기 선택된 메인 비트 라인 일 측에 배열되는 그라운드 라인 및 메인 비트 라인들에 바이어스 전압을 인가하는 단계와;

상기 선택된 메인 비트 라인 타측에 배열되는 그라운드 라인 및 메인 비트 라인들에 접지 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 독출 방법.
제 7 항에 있어서,

상기 바이어스/접지 선택 제어 수단은 그라운드 라인에 바이어스 전압 및 접지 전압을 인가하기 위한 바이어스/접지 선택 수단에 대응되는 것을 특징으로 하는 반도체 메모리 장치의 독출 방법.
제 7 항에 있어서,

상기 바이어스/접지 선택 제어 수단은 메인 비트 라인에 바이어스 전압 및 접지 전압을 인가하기 위한 바이어스/접지 선택 수단에 대응되는 것을 특징으로 하는 반도체 메모리 장치의 독출 방법.
제 8 항 또는 제 9 항에 있어서,

상기 바이어스/접지 선택 수단은 선택된 그라운드 라인 및 메인 비트 라인을 접지 레벨과 바이어스 전압 레벨로 챠아지시키기 위한 MOS 트랜지스터들과;

선택된 메모리 블록에서 그라운드 라인 및 메인 비트 라인을 전기적으로 절연 내지 연결시키기 위한 MOS 트랜지스터들을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 독출 방법.
제 10 항에 있어서,

상기 MOS 트랜지스터들은 그라운드 라인 및 메인 비트 라인 각각에 병렬로 한 쌍씩 대응되며,

상기 MOS 트랜지스터들은 제 1 선택 신호와 제 2 선택 신호를 게이트로 인가받는 상단 NMOS 트랜지스터들과 하단 NMOS트랜지스터들을 구비하고,

동일한 블록 내의 상단 NMOS 트랜지스터들은 제 1 선택 신호를 인가받고, 하단 NMOS 트랜지스터들은 인접하는 양측의 블럭에 인가되는 두 개의 제 2 선택 신호들을 인가받는 것을 특징으로 하는 반도체 메모리 장치의 독출 방법.
제 10 항에 있어서,

상단 NMOS 트랜지스터들은 인접하는 양 블록에도 인가되는 두 개의 제 1 선택 신호들을 인가받고, 하단 NMOS 트랜지스터들은 선택된 블록 내에서 하나의 제 2 선택 신호를 동시에 인가받는 것을 특징으로 하는 반도체 메모리 장치의 독출 방법.