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KR100248624B1 - Method of fabricating semiconductor device - Google Patents

Method of fabricating semiconductor device Download PDF

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KR100248624B1
KR100248624B1 KR1019970061645A KR19970061645A KR100248624B1 KR 100248624 B1 KR100248624 B1 KR 100248624B1 KR 1019970061645 A KR1019970061645 A KR 1019970061645A KR 19970061645 A KR19970061645 A KR 19970061645A KR 100248624 B1 KR100248624 B1 KR 100248624B1
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KR
South Korea
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region
forming
plug
insulating film
dummy
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Application number
KR1019970061645A
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Korean (ko)
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KR19990041098A (en
Inventor
김영엽
이호석
Original Assignee
김영환
현대반도체주식회사
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Publication date
Application filed by 김영환, 현대반도체주식회사 filed Critical 김영환
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Abstract

본 발명에 따른 반도체소자의 제조 방법은 셀영역 및 더미영역 그리고 페리영역을 갖는 반도체기판 상에 불순물영역 및 게이트를 포함하는 트랜지스터를 형성하는 공정과, 상기 반도체기판 상에 상기 트랜지스터를 덮는 제 1 절연막을 형성하고 패터닝하여 상기 셀영역 및 더미영역 내에 상기 불순물영역의 소정부분을 노출시키는 접촉홀을 형성하는 공정과, 상기 접촉홀 내에 상기 불순물영역과 전기적으로 연결되는 제 1 플러그를 형성하는 공정과, 상기 제 1 절연막 상에 배선층을 형성하고 제 2 절연막을 형성하는 공정과, 상기 셀영역 및 더미영역 내의 상기 제 1 플러그과 대응하는 부분의 상기 제 2 접촉홀을 형성하고 상기 제 2 접촉홀 내에 상기 제 1 플러그와 접촉되어 전기적으로 연결되는 제 2 플러그를 형성하는 공정과, 상기 제 2 절연막 상의 상기 셀영역과 인접하는 상기 더미영역과 상기 셀영역에 상기 제 2 플러그와 연결되는 캐패시터를 형성하는 공정과, 상기 캐패시터를 덮도록 제 3 절연막을 형성하는 공정을 구비한다. 따라서, 본 발명에 따른 반도체소자의 제조 방법은 셀영역과 페리영역의 단차를 개선하기 위해 페리영역과 인접한 더미영역의 일부패턴에는 캐패시터를 형성하지 않아 캐패시터가 형성되지 않은 부분 만큼의 단차가 개선되어 이후공정을 위한 노광공정시 더미영역과 인접한 페리영역의 노광량도 제어가 용이한 잇점이 있다.A method of manufacturing a semiconductor device according to the present invention includes forming a transistor including an impurity region and a gate on a semiconductor substrate having a cell region, a dummy region, and a ferry region, and a first insulating film covering the transistor on the semiconductor substrate. Forming and patterning a contact hole to expose a predetermined portion of the impurity region in the cell region and the dummy region, and forming a first plug electrically connected to the impurity region in the contact hole; Forming a wiring layer on the first insulating film and forming a second insulating film; and forming the second contact hole in a portion corresponding to the first plug in the cell region and the dummy region, and forming the second contact hole in the second contact hole. Forming a second plug in contact with the first plug and electrically connected to the first plug; And forming a capacitor connected to the second plug in the dummy region and the cell region adjacent to the cell region, and forming a third insulating film to cover the capacitor. Accordingly, the method of manufacturing a semiconductor device according to the present invention does not form a capacitor in some patterns of the dummy region adjacent to the ferry region in order to improve the step difference between the cell region and the ferry region. In the exposure process for the subsequent process, the exposure amount of the ferry region adjacent to the dummy region also has an advantage of easy control.

Description

반도체소자의 제조 방법Manufacturing Method of Semiconductor Device

본 발명은 반도체소자의 제조 방법에 관한 것으로서, 특히, 셀영역과 페리영역의 단차 개선을 위한 반도체소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device for improving a step difference between a cell region and a ferry region.

반도체소자의 집적화에 따라 페리 영역(Peri Area : PA)과 셀영역(Cell Area : CA) 사이에는 급격한 단차가 발생되는 데, 이 단차에 의해 이 후 노광 공정 중 노광량이 과도하거나 부족하게 되어 공정의 최적화가 어렵다. 따라서, 페리 영역(Peri Area : PA)과 셀영역(Cell Area : CA) 사이의 급격한 단차를 극복하기 위해 그 경계부에 더미 패턴(Dummy Pattern)을 갖는 더미영역(Dummy Area : DA)을 형성하는 방법이 연구되고 있다.As the semiconductor device is integrated, a sharp step is generated between the Peri Area (PA) and the Cell Area (CA), which causes excessive or insufficient exposure during the subsequent exposure process. Optimization is difficult Therefore, a method of forming a dummy area (DA) having a dummy pattern at a boundary thereof in order to overcome a sudden step between the ferri area (PA) and the cell area (CA). This is being studied.

더미영역 내의 더미 패턴은 페리영역과 셀영역의 단차를 완만하도록 개선하므로 노광공정시 노광량을 적절하게 조절할 수 있게 된다.Since the dummy pattern in the dummy area is improved to smooth the step between the ferry area and the cell area, the exposure amount can be properly adjusted during the exposure process.

도 1a 내지 도 1d는 종래 기술에 따른 반도체소자의 제조 방법을 도시하는 공정도이다.1A to 1D are process diagrams illustrating a method of manufacturing a semiconductor device according to the prior art.

종래에는 도 1a에 나타낸 바와 같이 반도체기판(11) 상에 LOCOS(Local Oxidation of Silicon) 등과 같은 통상적인 소자 격리 방법으로 필드산화막(13)을 형성하여 활성영역을 한정하고, 상기 필드산화막(13)이 형성된 반도체기판(11) 상에 열산화의 방법으로 게이트산화막(14)을 형성하고, 상기 게이트산화막(14) 상에 불순물이 도핑된 다결정실리콘(Polysilicon)을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착한 후, 상기 필드산화막(13)으로 한정된 활성영역상에 잔류하도록 포토리쏘그래피(Photolithograpy) 방법으로 패터닝하여 게이트(15)를 형성한다. 그리고, 상기 게이트(15)를 덮도록 절연층을 형성하고 에치백하여 상기 게이트(15)의 측면에 측벽(Side Wall : 16)을 형성하고, 상기 게이트 및 측벽(15)(16)을 마스크로 사용하여 상기 반도체기판(11)에 반도체기판(11)과 도전형이 다른 불순물을 이온주입하여 소오스/드레인영역으로 사용되는 불순물영역(12)을 형성한다. 그런후에 상기 게이트(15)를 덮도록 반도체기판(11) 상에 산화실리콘 또는 질화실리콘을 두껍게 증착하여 층간절연막인 제 1 절연막(17)을 형성하고, 상기 제 1 절연막(17)을 포토리쏘그래피(Photolithograpy) 방법으로 패터닝하여 상기 불순물영역(12)의 소정부분이 노출되는 콘택홀을 형성한다. 상기 노출된 불순물영역(12)과 전기적으로 연결되도록 불순물이 도핑된 다결정실리콘과 같은 도전물질을 증착하고 에치백하여 상기 제 1 절연막(17)의 패터닝에의한 콘택홀을 채우는 제 1 플러그(19)를 형성한다. 상기에서 제 1 플러그(19)는 상기 반도체기판(11)의 더미영역(DA1) 및 셀영역(CA1) 상에만 형성한다.In the related art, as shown in FIG. 1A, a field oxide layer 13 is formed on a semiconductor substrate 11 by a conventional device isolation method such as LOCOS (Local Oxidation of Silicon) to define an active region, and the field oxide layer 13 is formed. A gate oxide film 14 is formed on the formed semiconductor substrate 11 by thermal oxidation, and polysilicon doped with impurities on the gate oxide film 14 is chemical vapor deposition: After the deposition by a CVD method, the gate 15 is formed by photolithography (Photolithograpy) method so as to remain on the active region defined by the field oxide film (13). In addition, an insulating layer is formed and etched back to cover the gate 15 to form side walls 16 on the side surfaces of the gate 15, and the gates and the side walls 15 and 16 are masked. The semiconductor substrate 11 is ion-implanted with impurities different in conductivity from the semiconductor substrate 11 to form an impurity region 12 used as a source / drain region. Thereafter, a thick silicon oxide or silicon nitride is deposited on the semiconductor substrate 11 so as to cover the gate 15 to form a first insulating film 17, which is an interlayer insulating film, and the first insulating film 17 is photolithography. Patterning is performed by a photolithograpy method to form a contact hole through which a predetermined portion of the impurity region 12 is exposed. A first plug 19 for filling a contact hole by patterning the first insulating layer 17 by depositing and etching back a conductive material such as polysilicon doped with impurities to be electrically connected to the exposed impurity region 12. ). The first plug 19 is formed only on the dummy area DA1 and the cell area CA1 of the semiconductor substrate 11.

그리고, 도 1b에 나타낸 바와 같이 상기 제 1 절연막(17) 상에 비트 라인과 같은 제 1 배선층(20)을 형성하고, 층간절연막을 형성하기 위해 산화실리콘과 같은 절연물질을 증착하여 제 2 절연막(21)을 형성하고 상기 제 2 절연막(21) 상에 질화실리콘과 같은 식각선택비가 다른 물질을 증착하여 이후의 식각정지층으로 사용되는 제 3 절연막(22)을 형성한다. 상기에서 층간절연막인 제 2 절연막(21)은 셀영역(CA1)과 페리영역(PA1)에 약 2000Å 정도 두께의 제 1 배선층(20)에 의해 약간의 단차가 형성된다. 그런후에 포토리쏘그래피의 방법으로 상기 제 1 플러그(19)가 노출되도록 콘택홀을 형성하고 상기 콘택홀에 불순물이 도핑된 다결정실리콘과 같은 도전물질을 채워서 상기 제 1 플러그(19)와 전기적으로 연결되는 제 2 플러그(23)를 형성한다. 상기에세 제 2 플러그(23)는 스토리지 노드가 된다. 상기 제 2 플러그 및 제 3 절연막(23)(22) 상에 불순물이 도핑된 다결정실리콘을 증착하여 제 1 다결정실리콘층(24)을 형성하고 상기 제 1 다결정실리콘층(24) 상에 상기 제 3 절연막(22)과 식각선택비가 다른 산화실리콘 등을 두껍게 증착하여 제 4 절연막(25)을 형성하고, 상기 제 4 절연막(25) 상에 포토레지스트(26)를 도포하고, 노광 및 현상하여 상기 제 2 플러그(23)와 대응하는 부분에 넓은 패턴을 형성한다. 상기에서 셀영역(CA1)과 더미영역(DA1)의 패턴은 동일하고 페리영역(PA1)에는 패턴을 형성하지 않는다.As shown in FIG. 1B, a first wiring layer 20 such as a bit line is formed on the first insulating layer 17, and an insulating material such as silicon oxide is deposited to form an interlayer insulating layer. 21 and a material having a different etching selectivity, such as silicon nitride, are deposited on the second insulating film 21 to form a third insulating film 22 used as a subsequent etching stop layer. In the above-described second insulating film 21, which is an interlayer insulating film, a slight step is formed in the cell area CA1 and the ferry area PA1 by the first wiring layer 20 having a thickness of about 2000 mW. Then, a contact hole is formed to expose the first plug 19 by a photolithography method, and the contact hole is electrically connected to the first plug 19 by filling a conductive material such as polycrystalline silicon doped with impurities. The second plug 23 is formed. The second plug 23 is a storage node. Impurity doped polysilicon is deposited on the second plug and the third insulating layer 23 and 22 to form a first polysilicon layer 24, and the third polysilicon layer 24 is formed on the third polysilicon layer 24. The fourth insulating film 25 is formed by thickly depositing a silicon oxide having a different etching selectivity from the insulating film 22, and the photoresist 26 is coated on the fourth insulating film 25, followed by exposure and development. A wide pattern is formed in the part corresponding to the 2 plug 23. The pattern of the cell area CA1 and the dummy area DA1 is the same and no pattern is formed in the ferry area PA1.

그런후에 도 1c와 같이 상기 잔류하는 포토레지스트(26)를 마스크로 사용하여 상기 제 4 절연막 및 제 1 다결정실리콘층(25)(24)을 패터닝하고 상기 패터닝된 제 4 절연막 및 제 3 절연막(25)(22) 상에 불순물이 도핑된 다결정실리콘을 증착하고 에치백하여 제 2 다결정실리콘으로 이루어진 측벽(27)을 형성한다.Thereafter, as shown in FIG. 1C, the fourth insulating layer and the first polysilicon layers 25 and 24 are patterned using the remaining photoresist 26 as a mask, and the patterned fourth and third insulating layers 25 are formed. Impurity doped polycrystalline silicon is deposited on the C) 22 and etched back to form a sidewall 27 made of the second polycrystalline silicon.

그리고, 도 1d에 나타낸 바와 같이 상기 측벽(27)을 형성한 후에 제 4 절연막(25)을 습식식각하여 제거한다. 상기에서 제 4 절연막(25)을 산화물로 제 3 절연막(22)은 질화물로 이루어져 있어 산화물습식식각을 하여도 제 3 절연막(22)은 제거되지 않는다. 그리고, 상기 제 1 다결정실리콘층(24) 및 제 2 다결정실리콘층의 측벽(27)으로 형성된 스토리지 전극 상에 유전막(28)을 증착하고 상기 유전막(28) 상에 도전물질을 증착하여 플레이트 전극(29)을 형성하여 캐패시터(29′)를 완성한다. 상기 캐패시터(29′)가 형성된 후에 절연물질을 도포하여 이후공정의 진행을 위한 층간절연막인 제 5 절연막(30)을 형성한다.After the sidewalls 27 are formed as shown in FIG. 1D, the fourth insulating layer 25 is wet-etched and removed. Since the fourth insulating film 25 is made of oxide and the third insulating film 22 is made of nitride, the third insulating film 22 is not removed even when oxide wet etching is performed. In addition, a dielectric layer 28 is deposited on the storage electrode formed of the sidewalls 27 of the first polysilicon layer 24 and the second polysilicon layer and a conductive material is deposited on the dielectric layer 28 to form a plate electrode. 29) to form the capacitor 29 '. After the capacitor 29 ′ is formed, an insulating material is coated to form a fifth insulating film 30, which is an interlayer insulating film for further processing.

이후공정으로 도시되지 않았지만 상기 페리영역(PA1)의 불순물영역(12)과 연결되는 금속배선층을 형성하기 위해 포토리쏘그래피의 방법으로 패터닝하여 접촉홀을 형성하고, 도전물질을 증착하여 연결하는 제 2 배선층을 형성한다.Although not shown in a subsequent process, a second method of forming contact holes by patterning a photolithography method to form a metal interconnection layer connected to the impurity region 12 of the ferry region PA1 and depositing and connecting a conductive material A wiring layer is formed.

상술한 바와 같이, 종래의 기술에 따른 반도체소자의 제조 방법은 셀영역과 더미영역의 패턴을 동일하게 형성하고 급격한 단차를 보이는 더미영역에 인접한 페리영역의 A 부분에 접촉홀을 형성하였다.As described above, in the method of manufacturing a semiconductor device according to the related art, the pattern of the cell region and the dummy region is formed in the same manner, and contact holes are formed in the A portion of the ferry region adjacent to the dummy region showing a sharp step.

그러나, 단차개선을 위해 더미 패턴을 형성하였으나 여전히 셀영역과 페리영역에는 급격한 단차가 형성되어 이후공정을 진행하기 위해 노광공정을 행하면 셀영역과 페리영역 사이의 급격한 단차로 인해 더미영역과 인접한 페리영역은 노광량을 조절하기 어려운 문제가 있다.However, although the dummy pattern is formed to improve the step, the sharp step is still formed in the cell region and the ferry region. There is a problem that it is difficult to adjust the exposure amount.

따라서, 본 발명의 목적은 셀영역과 페리영역의 단차를 완만하도록 개선하여 노광량을 조절하는 반도체소자의 제조 방법을 제공함에 있다.Accordingly, it is an object of the present invention to provide a method of manufacturing a semiconductor device for controlling the exposure amount by improving the step difference between the cell region and the ferry region.

상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조 방법은 셀영역 및 더미영역 그리고 페리영역을 갖는 반도체기판 상에 불순물영역 및 게이트를 포함하는 트랜지스터를 형성하는 공정과, 상기 반도체기판 상에 상기 트랜지스터를 덮는 제 1 절연막을 형성하고 패터닝하여 상기 셀영역 및 더미영역 내에 상기 불순물영역의 소정부분을 노출시키는 접촉홀을 형성하는 공정과, 상기 접촉홀 내에 상기 불순물영역과 전기적으로 연결되는 제 1 플러그를 형성하는 공정과, 상기 제 1 절연막 상에 배선층을 형성하고 제 2 절연막을 형성하는 공정과, 상기 셀영역 및 더미영역 내의 상기 제 1 플러그과 대응하는 부분의 상기 제 2 접촉홀을 형성하고 상기 제 2 접촉홀 내에 상기 제 1 플러그와 접촉되어 전기적으로 연결되는 제 2 플러그를 형성하는 공정과, 상기 제 2 절연막 상의 상기 셀영역과 인접하는 상기 더미영역과 상기 셀영역에 상기 제 2 플러그와 연결되는 캐패시터를 형성하는 공정과, 상기 캐패시터를 덮도록 제 3 절연막을 형성하는 공정을 구비한다.A method of manufacturing a semiconductor device according to the present invention for achieving the above object comprises the steps of forming a transistor including a impurity region and a gate on a semiconductor substrate having a cell region, a dummy region and a ferry region, and the semiconductor substrate on the semiconductor substrate; Forming and patterning a first insulating film covering the transistor to form a contact hole for exposing a predetermined portion of the impurity region in the cell region and the dummy region; and a first plug electrically connected to the impurity region in the contact hole. Forming a wiring layer and forming a second insulating film on the first insulating film, and forming the second contact hole in a portion corresponding to the first plug in the cell region and the dummy region, Forming a second plug in contact with the first plug to be electrically connected in a second contact hole And wherein a step of forming a third insulating film and the step of forming a capacitor connected to the second plug in said dummy region and the cell area adjacent to the cell region on the second insulating film, so as to cover the capacitor.

도 1a 내지 도 1d는 종래 기술에 따른 반도체소자의 제조 방법을 도시하는 공정도.1A to 1D are process drawings showing a method for manufacturing a semiconductor device according to the prior art.

도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시하는 공정도.2A to 2D are process diagrams illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

＜도면의 주요 부분에 대한 부호의 간단한 설명＞<Simple explanation of the code | symbol about the main part of drawing>

PA : 페리영역 CA : 셀영역PA: Ferry Area CA: Cell Area

DA : 더미영역 39 : 제 1 플러그DA: dummy area 39: first plug

40 : 제 1 배선층 43 : 제 2 플러그40: first wiring layer 43: second plug

49′ : 캐패시터 50 : 제 5 절연막49 ': capacitor 50: fifth insulating film

이하, 첨부된 도면을 참조하여 본 발명을 설명한다.Hereinafter, with reference to the accompanying drawings will be described the present invention.

도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시하는 공정도이다.2A to 2D are process diagrams illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

본 방법은 도 2a에 나타낸 바와 같이 반도체기판(31) 상에 LOCOS 등과 같은 통상적인 소자 격리 방법으로 필드산화막(33)을 형성하여 활성영역을 한정하고, 상기 필드산화막(33)이 형성된 반도체기판(31) 상에 열산화의 방법으로 게이트산화막(34)을 형성하고, 상기 게이트산화막(34) 상에 불순물이 도핑된 다결정실리콘을 CVD 방법으로 증착한 후, 상기 필드산화막(33)으로 한정된 활성영역상에 잔류하도록 포토리쏘그래피 방법으로 패터닝하여 게이트(35)를 형성한다. 그리고, 상기 게이트(35) 상에 절연층을 형성하고 에치백하여 상기 게이트(35)의 측면에 측벽(36)을 형성하고 상기 게이트 및 측벽(35)(36)을 마스크로 사용하여 상기 반도체기판(31)에 반도체기판(31)과 도전형이 다른 불순물을 이온주입하여 소오스/드레인영역으로 사용되는 불순물영역(32)을 형성한다. 그런후에 상기 게이트(35)를 덮도록 반도체기판(31) 상에 산화실리콘 또는 질화실리콘을 두껍게 증착하여 층간절연막인 제 1 절연막(37)을 형성하고, 상기 제 1 절연막(37)을 포토리쏘그래피 방법으로 패터닝하여 상기 불순물영역(32)의 소정부분이 노출되도록 콘택홀을 형성한다. 상기 노출된 불순물영역(32)과 전기적으로 연결되도록 불순물이 도핑된 다결정실리콘과 같은 도전물질을 증착하고 에치백하여 상기 제 1 절연막(37)의 패터닝에의한 콘택홀을 채우는 제 1 플러그(39)를 형성한다. 상기에서 제 1 플러그(39)는 상기 반도체기판(31)의 더미영역(DA2) 및 셀영역(CA2) 상에만 형성한다.As shown in FIG. 2A, the field oxide film 33 is formed on the semiconductor substrate 31 by a conventional device isolation method such as LOCOS to define an active region, and the semiconductor substrate having the field oxide film 33 formed thereon ( A gate oxide film 34 is formed on the gate oxide film 31 by thermal oxidation, and polycrystalline silicon doped with impurities on the gate oxide film 34 is deposited by CVD, followed by an active region defined by the field oxide film 33. The gate 35 is formed by patterning the photolithography method so as to remain on the phase. In addition, an insulating layer is formed on the gate 35 and etched back to form sidewalls 36 on the side surfaces of the gate 35, and the gate and sidewalls 35 and 36 are used as masks. An impurity region 32 used as a source / drain region is formed by ion implantation of impurities having a conductivity different from that of the semiconductor substrate 31. Thereafter, a thick silicon oxide or silicon nitride is deposited on the semiconductor substrate 31 so as to cover the gate 35 to form a first insulating film 37, which is an interlayer insulating film, and the first insulating film 37 is photolithography. The contact hole is formed by patterning the method so that a predetermined portion of the impurity region 32 is exposed. A first plug 39 for filling a contact hole by patterning the first insulating layer 37 by depositing and etching back a conductive material such as polysilicon doped with impurities to be electrically connected to the exposed impurity region 32. ). The first plug 39 is formed only on the dummy area DA2 and the cell area CA2 of the semiconductor substrate 31.

그리고, 도 1b에 나타낸 바와 같이 상기 제 1 절연막(37) 상에 비트 라인과 같은 제 1 배선층(40)을 형성하고, 층간절연막을 형성하기 위해 산화실리콘과 같은 절연물질을 증착하여 제 2 절연막(41)을 형성하고 상기 제 2 절연막(41) 상에 질화실리콘과 같은 식각선택비가 다른 물질을 증착하여 이후의 식각정지층으로 사용되는 제 3 절연막(42)을 형성한다. 상기에서 층간절연막인 제 2 절연막(42)은 셀영역(CA2)과 페리영역(PA2)에 약 2000Å 정도 두께의 제 1 배선층(40)에 의해 약간의 단차가 형성된다. 그런후에 포토리쏘그래피의 방법으로 상기 제 1 플러그(39)가 노출되도록 콘택홀을 형성하고 상기 콘택홀에 불순물이 도핑된 다결정실리콘과 같은 도전물질을 채워서 상기 제 1 플러그(39)와 전기적으로 연결되는 제 2 플러그(43)를 형성한다. 상기에세 제 2 플러그(43)는 스토리지 노드가 된다. 상기 제 2 플러그 및 제 3 절연막(43)(42) 상에 불순물이 도핑된 다결정실리콘을 증착하여 제 1 다결정실리콘층(44)을 형성하고 상기 제 1 다결정실리콘층(44) 상에 상기 제 3 절연막(42)과 식각선택비가 다른 산화실리콘 등을 두껍게 증착하여 제 4 절연막(45)을 형성하고, 상기 제 4 절연막(45) 상에 포토레지스트(46)를 도포하고, 노광 및 현상하여 상기 제 2 플러그(43)와 대응하는 부분에 넓은 패턴을 형성한다. 상기에서 셀영역(CA2) 및 더미영역(DA2)의 일부패턴에만 상기 포토레지스트의 패턴을 형성하고 더미영역(DA2)의 나머지 일부패턴 및 페리영역(PA2)에는 패턴을 형성하지 않는다.As shown in FIG. 1B, a first wiring layer 40 such as a bit line is formed on the first insulating film 37, and an insulating material such as silicon oxide is deposited to form an interlayer insulating film. 41 and a material having a different etching selectivity, such as silicon nitride, are deposited on the second insulating film 41 to form a third insulating film 42 used as a subsequent etching stop layer. In the above-described second insulating film 42, which is an interlayer insulating film, a slight step is formed in the cell area CA2 and the ferry area PA2 by the first wiring layer 40 having a thickness of about 2000 mW. Thereafter, a contact hole is formed to expose the first plug 39 by photolithography, and the contact hole is electrically connected to the first plug 39 by filling a conductive material such as polycrystalline silicon doped with impurities. The second plug 43 is formed. The second plug 43 is a storage node. Impurity doped polysilicon is deposited on the second plug and the third insulating layer 43 and 42 to form a first polysilicon layer 44 and the third polysilicon layer 44 on the third plug. The fourth insulating film 45 is formed by thickly depositing a silicon oxide having a different etching selectivity from the insulating film 42, and the photoresist 46 is coated on the fourth insulating film 45, and is exposed and developed to form the fourth insulating film 45. A wide pattern is formed in a portion corresponding to the two plugs 43. The photoresist pattern is formed only on a partial pattern of the cell area CA2 and the dummy area DA2, and a pattern is not formed on the remaining partial pattern and the ferry area PA2 of the dummy area DA2.

그런후에 도 1c와 같이 상기 잔류하는 포토레지스트(46)를 마스크로 사용하여 상기 제 4 절연막 및 제 1 다결정실리콘층(45)(44)을 패터닝하고 상기 잔류하는 포토레지스트(46)를 제거한다. 상기 패터닝된 제 4 절연막 및 제 3 절연막(45)(42) 상에 불순물이 도핑된 다결정실리콘을 증착하고 에치백하여 제 2 다결정실리콘으로 이루어진 측벽(47)을 형성한다.Thereafter, using the remaining photoresist 46 as a mask as shown in FIG. 1C, the fourth insulating layer and the first polysilicon layers 45 and 44 are patterned, and the remaining photoresist 46 is removed. Impurity doped polysilicon is deposited on the patterned fourth insulating layer and the third insulating layer 45 and 42 to etch back to form sidewalls 47 formed of second polycrystalline silicon.

그리고, 도 1d에 나타낸 바와 같이 상기 제 4 절연막(45)을 습식식각하여 제거한다. 상기에서 제 4 절연막(45)을 산화물로 제 3 절연막(42)은 질화물로 이루어져 있어 산화물습식식각을 하여도 제 3 절연막(42)은 제거되지 않는다. 그리고, 상기 제 1 다결정실리콘층(45) 및 제 2 다결정실리콘층의 측벽(47)으로 형성된 스토리지 전극 상에 유전막(48)을 증착하고 상기 유전막(48) 상에 도전물질을 증착하여 플레이트 전극(49)을 형성하여 캐패시터(49′)를 완성한다. 상기 캐패시터(49′)가 형성된 후에 절연물질을 도포하여 이후공정의 진행을 위한 층간절연막인 제 5 절연막(50)을 형성한다.As shown in FIG. 1D, the fourth insulating layer 45 is wet-etched and removed. Since the fourth insulating film 45 is made of oxide and the third insulating film 42 is made of nitride, the third insulating film 42 is not removed even when oxide wet etching is performed. In addition, a dielectric film 48 is deposited on the storage electrode formed of the sidewalls 47 of the first polysilicon layer 45 and the second polysilicon layer, and a conductive material is deposited on the dielectric film 48 to form a plate electrode. 49) to form the capacitor 49 '. After the capacitor 49 'is formed, an insulating material is applied to form a fifth insulating film 50, which is an interlayer insulating film for the subsequent process.

이후공정으로 상기 페리영역(PA2)의 불순물영역과 연결되는 금속배선층을 형성하기 위해 포토리쏘그래피의 방법으로 패터닝하여 접촉홀을 형성하고, 도전물질을 증착하여 연결하는 제 2 배선층을 형성한다.Subsequently, in order to form a metal interconnection layer connected to the impurity region of the ferry region PA2, a contact hole is formed by photolithography, and a second interconnection layer is formed by depositing and connecting a conductive material.

상술한 바와 같이 본 발명에 따른 반도체소자의 제조 방법은 상기 셀영역과 페리영역의 단차를 개선하기 위해 페리영역과 인접한 더미영역의 일부패턴에는 캐패시터를 형성하지 않았다. 따라서, 단차가 급격하지 않은 도 2d의 B영역, 즉 더미영역에 근접한 페리영역부분의 접촉홀을 형성하기 위한 노광공정시 노광량의 적절한 제어가 가능하다.As described above, in the method of manufacturing the semiconductor device according to the present invention, in order to improve the step difference between the cell region and the ferry region, a capacitor is not formed in some patterns of the dummy region adjacent to the ferry region. Therefore, it is possible to appropriately control the exposure amount during the exposure process for forming contact holes in the region B of Fig. 2D, that is, the ferry region portion close to the dummy region, where the step is not abrupt.

따라서, 본 발명에 따른 반도체소자의 제조 방법은 셀영역과 페리영역의 단차를 개선하기 위해 페리영역과 인접한 더미영역의 일부패턴에는 캐패시터를 형성하지 않아 캐패시터가 형성되지 않은 부분 만큼의 단차가 개선되어 이후공정을 위한 노광공정시 더미영역과 인접한 페리영역의 노광량도 제어가 용이한 잇점이 있다.Accordingly, the method of manufacturing a semiconductor device according to the present invention does not form a capacitor in some patterns of the dummy region adjacent to the ferry region in order to improve the step difference between the cell region and the ferry region. In the exposure process for the subsequent process, the exposure amount of the ferry region adjacent to the dummy region also has an advantage of easy control.

Claims (1)

셀영역 및 더미영역 그리고 페리영역을 갖는 반도체기판 상에 불순물영역 및 게이트를 포함하는 트랜지스터를 형성하는 공정과,Forming a transistor including an impurity region and a gate on a semiconductor substrate having a cell region, a dummy region and a ferry region; 상기 반도체기판 상에 상기 트랜지스터를 덮는 제 1 절연막을 형성하고 패터닝하여 상기 셀영역 및 더미영역 내에 상기 불순물영역의 소정부분을 노출시키는 접촉홀을 형성하는 공정과,Forming and patterning a first insulating film covering the transistor on the semiconductor substrate to form contact holes for exposing a predetermined portion of the impurity region in the cell region and the dummy region; 상기 접촉홀 내에 상기 불순물영역과 전기적으로 연결되는 제 1 플러그를 형성하는 공정과,Forming a first plug electrically connected to the impurity region in the contact hole; 상기 제 1 절연막 상에 배선층을 형성하고 제 2 절연막을 형성하는 공정과,Forming a wiring layer on the first insulating film and forming a second insulating film; 상기 셀영역 및 더미영역 내의 상기 제 1 플러그과 대응하는 부분의 상기 제 2 접촉홀을 형성하고 상기 제 2 접촉홀 내에 상기 제 1 플러그와 접촉되어 전기적으로 연결되는 제 2 플러그를 형성하는 공정과,Forming a second contact hole in a portion corresponding to the first plug in the cell region and the dummy region, and forming a second plug in the second contact hole, the second plug being in contact with and electrically connected to the first plug; 상기 제 2 절연막 상의 상기 셀영역과 인접하는 상기 더미영역과 상기 셀영역에 상기 제 2 플러그와 연결되는 캐패시터를 형성하는 공정과,Forming a capacitor connected to the second plug in the dummy region and the cell region adjacent to the cell region on the second insulating film; 상기 캐패시터를 덮도록 제 3 절연막을 형성하는 공정을 구비하는 반도체소자의 제조 방법.And forming a third insulating film so as to cover said capacitor.
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