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KR100232221B1 - 반도체 패키지 및 그 제조 방법 - Google Patents

반도체 패키지 및 그 제조 방법 Download PDF

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KR100232221B1
KR100232221B1 KR1019960079246A KR19960079246A KR100232221B1 KR 100232221 B1 KR100232221 B1 KR 100232221B1 KR 1019960079246 A KR1019960079246 A KR 1019960079246A KR 19960079246 A KR19960079246 A KR 19960079246A KR 100232221 B1 KR100232221 B1 KR 100232221B1
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semiconductor
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김영환
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Abstract

본 발명은 가로 및 세로 방향으로의 패키지 적층이 용이하게 수행되도록 하여 실장 면적을 축소시킴과 동시에 단위 실장면적당 집적 용량을 증가시킬 수 있도록 한 새로운 유형의 반도체 패키지를 제공하기 위한 것이다.
이를 위해, 본 발명은 회로와 복수개의 본딩패드(1)가 형성된 기준면을 가지는 사각형상의 반도체 칩(2)과, 상기 반도제 칩(2)이 안착되는 요입부(3a)와, 상기 요입부(3a) 일측 장변을 따라 폭방향으로 형성된 복수개의 계단형 절개홈(3b)에 의해 그 형상이 절개홈(3b) 사이의 영역인 제1영역(3c-1) 및 상기 제1영역(3c-1)으로부터 연장된 제2영역(3c-2)으로 이루어진 것으로 정의되는 복수개의 계단형 베리어부(3c)를 갖는 패키지 바디(3)와 상기 각 계단형 베리어부(3c)의 제1영역(3c-1)사이의 절개홈(3b)에 부착되는 도전성부재(4)와, 상기 반도체 칩(2)의 본딩패드(1)와 도전성부재(4)를 전기적으로 연결하는 연결부재(5)와, 상기 반도체 칩(2)과 상기 연결부재(5)와 상기 도전성부재(4)의 연결부재와의 접속부를 실링하는 실링부재(6)로 구성되는 반도체 패키지이다

Description

반도체 패키지 및 그 제조 방법
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 가로 및 세로 방향으로의 패키지 적층이 용이하게 되도록 하여 실장 면적을 축소시키는 한편, 단위 실장면적당 집적 용량을 증가시킬 수 있도록 한 새로운 유형의 반도체 패키지에 관한 것이다.
일반적으로, 반도체 패키지는 실장 방식에 따라 홀삽입 실장형 패키지와 표면 실장형 패키지로 대별된다.
홀 삽입 실장형 패키지는 배선 기판에 형성된 삽입용 홀에 패키지의 아웃리드를 삽입한 후 납땜하는 방식으로서 DIP(Dual Inline Package), SIP(Single Inline Package), PGA(Pin Grid Array)등이 대표적인 패키지이다.
한편, 표면 실장형 패키지는 패키지를 배선 기판 표면에 실장시키는 패키지로서, SOP(Small Outline Package) , SOJ (Small Outline J-bend), QFP(Quad Flat Package)등이 대표적인 패키지이다.
그러나, 이와 같은 종래의 반도체 괘키지중 DIP, SOP, SOJ등은 아웃리드가 패키지 바디 양측으로 돌출되는 구조이며, 적층이 불가능한 구조로 되어 있어 실장시 많은 실장 면적을 차지하게 되는 단점이 있었다.
즉, 위에 언급한 DIP, SOP, SOJ 등과 같은 유형의 반도체 패키지는 배선 기판에 실장시, 패키지 몸체 양측으로 돌출된 리드가 전부 배선기판의 접속용 패드(8)와 접촉되어야 하므로 실장 면적이 넓어질 수 밖에 없으며, 가로 또는 세로 방향으로의 패키지 적층이 불가능하므로 인해 보다 넓은 실장 기판을 사용하지 않고서는 실장되는 패키지의 전체적인 집적용량을 늘리는데 한계가 있었다.
또한, 패키지 공정시 리드 프레임의 댐바 및 지지바를 자르는 트리밍(Trimming) 공정 및 아웃 리드를 소정의 형태를 구부리는 포밍(Forming) 공정등 많은 수의 공정을 거치게 되므로 생산성을 떨어뜨리게 되는 등 많은 문제점이 있었다.
본 발명은 상기한 제반 문제점을 해결하기 위한 것으로서, 가로 및 세로 방향으로의 패키지 적충이 용이하게 수행되도록 하여 실장 면적을 축소시킴과 동시에 단위 실장면적당 집적 용량을 증가시킬 수 있도록 한 새로운 유형의 반도체 패키지 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위해, 본 발명은 회로와 복수개의 본딩패드가 형성된 기준면을 가지는 사각형상의 반도체 칩과, 상기 반도체 칩이 안착되는 요입부와, 상기 요입부 일측 장변을 따라 폭방향으로 형성된 복수개의 계단형 절개홈에 의해 그 형상이 절개홈 사이의 영역인 제1영역 및 상기 제1영역으로부터 연장된 제 2영역으로 이루어진 것으로 정의되는 복수개의 계단형 베리어부를 갖는 패키지 바디와, 상기 각 계단형 베리어부의 제1영역 사이의 절개홈에 부착되는 도전성부재와, 상기 반도체 칩의 본딩패드와 도전성부재를 전기적으로 연결하는 연결부재와, 상기 반도체 칩과 상기 연결부재 및 상기 도전성부재의 연결부재 접속부를 실링하는 실링부재로 구성되는 반도체 패키지 반도체 패키지이다.
상기한 목적을 달성하기 위한 본 발명의 다른 형태에 따르면, 반도체 칩이 안착되는 요입부와, 상기 요입부 일측 장변을 따라 폭방향으로 형성된 복수개의 계단형 절개홈에 의해 그 형상이 절개홈 사이의 영역인 제1영역 및 상기 제1영역으로부터 연장된 제2영역으로 이루어진 것으로 정의되는 복수개의 계단형 베리어부를 갖는 패키지 바디를 형성하는 단계와, 상기 패키지 바디의 복수개의 계단형 베리어부의 제1영역 사이의 절개홈에 각각 도전성부재를 부착하는 단계와, 상기 패키지 바디에 복수개의 본딩패드가 형성된 반도체 칩을 안착하기 위한 요입부를 형성하는 단계와, 상기 요입부에 상기 반도체 칩을 안착시키는 단계와, 상기 반도체 칩 상의 복수개의 본딩패드와 상기 복수개의 도전성부재를 연결부재를 이용하여 전기적으로 연결하는 단계와, 그리고 상기 반도체 칩과 상기 연결부재와, 상기 도전성부재의 연결부재 접속부를 실링부재로 실링하는 단계로 이루어지는 반도체 패키지 제조 방법이다.
제1도는 본 발명의 반도체 패키지를 일부 절개하여 나타낸 사시도.
제2도는 제1도를 A-A선을 따라 절단하여 나타낸 종단면도.
제3도는 제2도의 패키지 바디 제조를 위한 바디 프레임을 나타낸 사시도.
제4도는 제3도의 바디 프레임에 도전성부재를 부착한 후의 상태를 나타낸 사시도.
제5도는 제4도의 바디 프레임을 다시 절단하여 만들어진 단위 패키지 바디를 나타낸 사시도.
제6도는 제5도의 단위 패키지 바디에 반도체 칩 요입부를 형성시킨 후의 상태를 나타낸 사시도.
제7도는 제6도를 B-B선을 따라 절단하여 나타낸 종단면도.
제8도는 제6도의 단위 패키지 바디 요입부에 반도체 칩을 안착시킨 상태를 나타낸 사시도.
제9도는 제8도를 C-C선을 따라 절단하여 나타낸 종단면도.
제10도는 제8도의 단위 패키지 바디에 형성된 요입부에 안착된 반도체 칩과 도전성부재를 연결부재로 본딩한 상태를 나타낸 사시도.
제11도는 제10도를 D-D선을 따라 절단하여 나타낸 종단면도.
제12도는 제10도의 연결부재 본딩이 끝난 후 요입부에 실링부재를 채워 반도체 칩 및 연결부재를 실링한 상태를 나타낸 외관 사시도.
제13도는 제12도의 E-E선을 나타낸 종단면도.
제14도는 본 발명의 반도체 패키지가 가로 방향으로 적층된 상태를 나타낸 사시도.
제15도는 제14도를 F-F선을 따라 절단하여 나타낸 종단면도.
제16도는 본 발명의 반도체 패키지가 세로 방향으로 적층된 상태를 나타낸 종단면도.
제17도는 본 발명의 반도체 패키지가 가로 방향 및 세로 방향으로 동시에 적층된 상태를 나타낸 종단면도.
제18(a)도, 제18(b)도는 종래 반도체 패키지와 본 발명의 반도체 패키지가 실장된 상태를 비교하기 위한 평면도로서,
제18(a)도는 종래의 반도체 패키지가 실장기판 상의 패드에 실장되는 상태를 가상선으로 나타낸 평면도.
제18(b)도는 본 발명의 반도체 패키지가 실장기판 상의 패드에 실장되는 상태를 가상선으로 나타낸 평면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 본딩 패드 2 : 반도체 칩
3a : 요입부 3b : 절개홈
3c-1 : 제1영역 3c-2 : 제 2영역
3c : 계단형 베리어부 3 : 패키지 바디
4 : 도전성부재 4a : 계단면
4b : 상면 4c : 하면
5 : 연결부재 6 : 실링부재
7 : 실장기판 8 : 패드
9 : 솔더 10 : 접착부재
11 : 접착부재 12 : 바디 프레임
이하 본 발명의 실시예들을 제1도 내지 제18(a)도 및 제18(b)도를 참조하여 상세히 설명하면 다음과 같다.
제1도는 본 발명의 제1 실시예로서 반도체 패키지를 일부 절개하여 나타낸 사시도이고, 제2도는 제1도를 A-A선을 따라 절단하여 나타낸 종단면도로서, 본 발명의 패키지는 회로와 복수개의 본딩패드(1)가 형성된 기준면을 가지는 사각형상의 반도체 칩(2)과, 상기 반도체 칩(2)이 안착되는 요입부(3a)와, 상기 요입부(3a) 일측 장변을 따라 폭방향으로 형성된 복수개의 계단형 절개홈(3b)에 의해 그 형상이 절개홈(3b) 사이의 영역인 제1영역(3c-1) 및 상기 제1영역(3c-1)으로부터 연장된 제2영역(3c-2)으로 이루어진 것으로 정의되는 복수개의 계단형 베리어부(3c)를 갖는 패키지 바디(3)와, 상기 각 계단형 베리어부(3c)의 제1영역(3c-1) 사이의 절개홈(3b)에 부착되는 도전성부재(4)와, 상기 반도체 칩 (2)의 본딩패드(1)와 도전성부재(4)를 전기적으로 연결하는 연결부재(5)와, 상기 반도체 칩(2)과 상기 연결부재(5)와, 상기 도전성부재(4)의 연결부재와의 접속부를 실링하는 실링부재(6)로 구성되며, 실장기판(7)의 패드(8)에 패키지의 도전성부재 (4)를 도전성 물질인 솔더(9)등을 이용하여 실장할 수 있다.
이때, 패키지의 유동을 방지하기 위하여 패키지 바디(3)와, 실장기판(7)사이에 접착부재(10)가 개재되며, 상기 접착부재(10)로서는 에폭시 또는 폴리이미드가 사용됨이 바람직하다.
또한, 상기 계단형 절개홈(3b) 사이의 베리어부(3c) 일측면에 부착되는 도전성부재(4)는 상기 요입부(3a) 내측까지 연장 형성되며, 상기 반도체 칩(2)의 본딩패드(1)와 연결부재(5)인 와이어에 의해 전기적인 연결을 위한 계단면(4a)과 패키지 상부로 노출된 상면(4b)과 패키지 하부로 노출된 하면(4c)으로 구성되어 있다.
그리고, 각 계단형 베리어부(3c)의 제1영역(3c-1) 사이의 간격은 상기 제1영역(3c-1)에서 연장된 각각의 제2영역(3c-2) 사이의 간격보다 작다.
그리고, 상기의 패키지는 제15도에 나타낸 바와 같이, 도전성 물질인 솔더(9)를 이용하여 패드(8)가 형성된 실장기판(7)에 실장할 수 있다.
또한, 상기 도전성부재(4)는 메탈로서 알루미늄 또는 구리합금을 사용할 수도 있다.
다음에 본 발명의 제2 실시예를 제14도 및 제15도를 참조하여 설명한다.
본 발명의 가로 적층형 반도체 패키지는, 상기 계단형 베리어부(3Ac)의 제2영역(3Ac-2) 및 제1영역(3Ac-1) 사이의 절개홈(3Ab)에 부착되어 상기 제2영역(3Ac-2)까지 연장된 도전성부재(4A)가 좌.우가 반전된 형상의 제2 패키지의 절개홈(3Bb) 사이로 삽입되어 맞물리므로써 가로방향으로 부착하여 실장면적을 줄일 수 있다.
이때, 맞물린 제2영역 (3Ac-2), (3Bc-2)은 서로 접속된 도전성부재 (4A), (4B)가 접속된 이웃하는 또 다른 도전성부재(4A), (4B)와 상호 접속하여 전기적으로 연결되는 현상을 방지하는 베리어의 역할도 겸하게 된다.
즉, 제1 패키지 바디(3A)의 도전성부재(4A)가 부착된 제2영역(3Ac-2)은 제 2 패키지 바디(3B)의 도전성부재(4B)가 부착된 제2영역(3Bc-2) 사이의 절개홈(3Bb)에 각각 삽입되어 서로 맞물리게 됨에 따라, 제1 패키지 바디(3A)의 도전성부재(4A)와 제2 패키지 바디(3B)의 도전성부재(4B)는 서로 대응하여 밀착되어 전기적으로 접속되는 반면, 제1 패키지 바디(3A)의 제2영역(3Ac-2)과 제 2 패키지 바디(3B)의 제2영역(3Bc-2)은 각각 대응하여 연결된 각 도전성부재(4A), (4B)들이 이웃하는 도전성부재와 서로 접속이 되지 않도록 하는 베리어(barrier) 역할과 두 패키지가 맞물리게 하는 역할을 동시에 수행하게 된다.
제14도는 본 발명의 반도체 패키지가 가로 방향으로 적층된 상태를 나타낸 사시도이도, 제15도는 제14도의 F-F선을 따라 절개한 단면을 도시한 것으로, 제1, 2패키지 바디(3A), (3B)의 요입부(3Aa), (3Bb)에 안착된 반도체 칩 (2A), (2B)의 각 본딩패드(1A), (1B)는 연결부재(5A), (5B)인 와이어를 통하여 도전성부재(4A), (4B)의 계단면(4Aa), (4Ba)에 각각 연결되고 상기 도전성부재(4A), (4B)는 제14도와 같이 맞물려 연결되어 제15도와 같이 실장기판(7)의 패드(8)에 솔더링된다.
이때, 제1 패키지 바디(3A)와 제2 패키지 바디(3B)는 각각의 도전성부재(4A), (4B)를 서로 맞물려 연결되므로써 전기적인 신호를 전달할 수 있는데, 이와 같이 각각의 도전성부재(4A), (4B)를 맞물리게 하여 연결시킬 때 각 도전성부재(4A), (4B)의 면이 반드시 서로 밀착될 필요는 없다.
그 이유는 실장기판(7)에 실장할 때 도전성 물질인 솔더(9)에 의하여 실장기판(7)의 패드(8)와 도전성부재(4A), (4B)의 하면(4Ac), (4Bc)이 서로 접속되어 전기적으로 연결되기 때문이다.
또 다른 방법으로는 도전성부재(4A), (4B)를 부착할 시에 도전성 물질인 솔더(9)등을 이용하여 서로 대응하는 양측 패키지의 도전성부재(4A), (4B)가 접속되도록 부착할 수도 있다
제16도는 본 발명의 패키지를 세로 방향으로 적충한 제3 실시예의 단면을 보여주는 것으로, 제1 패키지의 도전성부재(4A)의 하면(4Ac)은 솔더(9)를 매개로 하여 실장기판(7)의 패드(8)에 부착되고 패키지 바디(3A)는 접착부재(11)를 매개로하여 실장기판(7)에 부착되며 제2 패키지 바디(3B)의 도전성부재 (4B)의 하면(4Bc)은 하층의 제1 패키지의 도전성부재(4A)의 상면(4Ab)과 도전성 물질인 솔더(9)를 매개로하여 서로 결합되어 세로 방향으로 적층됨으로써 실장면적이 줄어들도록 한 것이다.
한편, 이 때 제2 패키지 바디(3B)위로 제3 패키지 바디(3C)등을 계속 적층할 수 있음은 물론이다.
제17도는 제14도에 도시된 가로 방향으로 적층된 제2 실시예의 가로적층형 패키지를 다시 세로 방향으로 적층한 제4 실시예의 단면을 나타내는 도면으로서, 제14도에서와 같이, 솔더(9)를 이용하여 가로 방향으로 적층된 도전성부재(4A), (4B)의 하면(4Ac), (4Bc)을 실장기판(7)의 패드(8)에 부착하고 패키지 바디(3A), (3B)의 양측은 접착부재(11)를 이용하여 실장기판(7)에 부착한 상태에서, 또 다른 가로방향 적층형 패키지의 도전성부재(4C), (4D)의 하면(4Cc), (4Dc)을 상기 실장기판(7)에 이미 부착된 하층 패키지의 도전성부재(4A), (4B)의 상면(4Ab), (4Bb)에 솔더(9)를 이용하여 부착하고 패키지 바디(3C), (3D)의 양측은 접착부재(11)를 이용하여 하층의 패키기 바디(3A), (3B)에 부착하는 일련의 순서를 반복수행하여 필요한 층만큼 적층하므로써 역시 실장면적을 줄일 수 있다.
다음에 본 발명의 패키지 제조 방법을 제3도 내지 제12도를 참조하여 설명한다.제3도와 같이 절연성 물질인 에폭시 몰딩 콤파운드(Epoxy Molding Conpound)등을 사용하여 복수개의 제1영역(3c-1)과 상기 제1영역(3c-1)에서 연장된 제2영역 (3c-2)을 갖는 계단형 베리어부(3c)를 가지는 바디 프레임(12)을 형성한다.
이때, 바디 프레임(12)은 플라스틱, 세라믹등의 절연 재질의 물질을 이용할 수도 있으며, 주조되는 것이 바람직하다.
상기 바디 프레임 (I2)을 형성한 후, 제4도와 같이 일면상에 길이방향으로 형성된 각 베리어부(3c)의 제1영역(3c-1) 사이의 절개홈(3b)에 종래 패키지의 아웃리드 역할을 하는 도전성부재(4)를 부착한다.
상기 도전성부재(4)를 부착한 후, 제5도와 같이 바디 프레임(11)을 프레임의 길이 방향을 따라 일정폭으로 절단하여 복수개의 패키지 바디(3)를 형성한다.
상기와 같은 방법으로 종래의 패키지에서 아웃 리드 역할을 하는 도전성부재(4)를 갖는 패키지 바디(3)를 보다 용이하게 구성할 수 있다.
또한, 상기 도전성부재(4)와 이에 마주하는 베리어부(3c)부의 제2영역(3c-2)사이의 간격은 도전성부재(4)의 두께보다 크며, 바람직하게는 상기 도전성부재(4)와 마주하는 제 2 돌출부(3c)의 간격은 도전성부재(4) 및 제1영역(3c-2)의 두께의 합과 같거나 크다.
한편, 상기한 바와 같이 형성된 바디 프레임(I2)을 길이 방향을 따라 일정 간격으로 절개한 후에는 제6도와 같이 반도체 칩(2)을 실장하기 위한 형상으로 성형하기 위해서는 그라인딩 가공에 의해 패키지 바디(3)의 상면(4b)을 그라인딩하여 요입부(3a)를 형성한다. 이 때, 요입부(3a)의 영역은 내측에 도전성부재(4)의 선단부가 위치하도록 정의되며, 상기 도전성부재(4)의 선단은 반도체 칩의 본딩패드와의 접속이 용이하도록 계단면(4a)을 이루게 된다.
이 때, 상기 패키지 바디(3)의 도전성 부재(4) 사이의 영역도 도전성부재(4)와 함께 그라인딩되어 계단면을 이루게 된다.
또 다른 제조 방법으로는 제3도의 계단형 베리어부(3c)를 갖는 바디 프레임 (12)을 길이 방향을 따라 소정의 간격으로 절단하여 패키지 바디(3)를 형성한 다음 상기 계단형 베리어부(3c)를 가지는 패키지 바디(3)의 상면(4b)을 그라인딩하여 요입부(3a)를 형성하고, 계단면(4a)을 갖는 도전성부재(4)를 계단면(4a)이 요입부(3a) 내측에 위치하도록 베리어부(3c) 사이의 절개홈(3b)에 부착하게 된다.
즉, 계단형 베리어부(3c)를 가지나 상기 베리어부에 도전성부재(4)가 부착되지 않은 상태인 패키지 바디(3) 상면을 그라인딩하여 요입부(3a)를 형성한 다음 상기 베리어부(3c)에 계단면(4a)을 갖는 도전성부재(4)를 부착하는 방법이다.
제7도는 제6도의 B-B선을 따라 절단한 단면을 도시한 도면으로서, 도전성부재(4)의 상면(4b)과 하면(4c)이 패키지 바디(3)의 상, 하방향으로 노출된다.
제8도는 패키지 바디의 요입부에 접착부재를 이용하여 반도체 칩을 안착시킨 상태를 나타낸 사시도이고, 제9도는 제8도의 C-C선을 따라 절단한 단면을 나타낸 도면이다.
제10도는 제8도의 단위 패키지 바디에 형성된 요입부에 안착된 반도체 칩과 도전성부재를 연결부재로 본딩한 상태를 나타낸 사시도로서, 반도체 칩(2)의 본딩패드(1)를 와이어등의 연결부재(5)를 이용하여 상기 도전성부재(4) 선단부에 형성된 계단면(4a)에 연결한다.
이 때, 반도체 칩(2)에 형성되는 본딩패드(1)는 반도체 칩(2)의 일측면을 따라 길이방향과 평행한 방향으로 형성된다.
또한, 상기 반도체 칩(2)의 본딩패드(1)와 계단면(4a)을 연결하는 또 다른 방법으로는 제8도와는 달리 와이어를 이용하지 않고 요입부(3a)가 형성된 패키지 바디(3)에 반도체 칩(2)의 본딩패드(1)를 도전성 물질인 범프등을 이용하여 도전성부재(4)에 직접 연결하거나, 반도체 칩(2)을 범프를 이용하여 도전성부재(4)의 계단면(4a)에 부착할 수 있다.
한편, 상기 도전성부재(4)는 메탈로서 알루미늄 또는 구리합금이 사용될 수 있을 것 이다.
제11도는 제10도의 D-D선 단면을 나타낸 도면이며, 와이어 본딩 공정 또는 범프 공정후 상기 반도체 칩(2)과 상기 와이어 및 범프 등의 연결부재(5)를 실링부재(6)를 이용하여 실링함으로써 본 발명의 패키지가 완성된다.
제13도는 제12도의 E-E선 단면을 나타낸 도면이다.
한편, 제18(a)도는 종래의 반도체 패키지를 이용한 72핀 메모리 모듈의 패드(8)를 나타낸 평면도이고, 제18(b)도는 본 발명의 반도체 패키지를 이용한 72핀 메모리 모듈의 패드(8)를 비교하여 나타낸 평면도로서, 72핀 4M×32 메모리 모듈을 예를들어 비교할 경우, 종래의 패키지는 두줄의 패드(8)에 하나의 패키지를 실장할 수 있는데 반해, 본 발명의 반도체 패키지를 실장할 경우에는 한줄의 패드(8)에 두개의 패키지를 동시에 실장하는 효과를 나타내게 되므로 실장기판(7)의 단위 면적당 실장 효율이 현저히 향상됨을 알 수 있다.
이상에서와 같이, 본 발명은 실장 기판(7)에의 실장시, 가로 및 세로 방향으로의 패키지 적층이 가능하게 되어 실장 면적의 축소로 인한 용량 확대가 손쉽게 이루어지므로 인해 실장면적을 축소시킬 수 있게 된다.
즉, 본 발명의 반도체 패키지는 패키지 바디의 구조적인 특성상 패키지 외부로 돌출되는 리드가 없고, 전기적 연결 구조가 새롭게 변경되므로 인해 반도체 패키지의 경박 단소화가 가능하게 된다.
또한, 본 발명의 반도체 패키지는 그 구조적인 특성상 패키지 외부로 돌출되는 리드가 없어 리드가 있을 경우에 행해지던 트리밍/포밍 공정등이 생략되므로 인해 반도체 패키지 공정의 공정 단순화를 통해 생산성 및 수율을 향상시킬 수 있게 된다.

Claims (69)

  1. 회로와 복수개의 본딩패드가 형성된 기준면을 가지는 사각형상의 반도체 칩, 상기 반도체 칩이 안착되는 요입부와, 상기 요입부 일측 장변을 따라 폭방향으로 형성된 복수개의 계단형 절개홈에 의해 그 형상이 절개홈 사이의 영역인 제1영역 및 상기 제1영역으로부터 연장된 제2영역으로 이루어진 것으로 정의되는 복수개의 계단형 베리어부를 갖는 패키지 바디와, 상기 각 계단형 베리어부의 제1영역 사이의 절개홈에 부착되는 도전성부재와, 상기 반도체 칩의 본딩패드와 도전성부재를 전기적으로 연결하는 연결부재와, 상기 반도체 칩과 상기 연결부재 및 , 상기 도전성부재의 연결부재 접속부를 실링하는 실링부재로 구성됨을 특징으로 하는 반도체 패키지.
  2. 제1항에 있어서, 상기 패기지 바디가 절연성 물질임을 특징으로 하는 반도체 패키지.
  3. 제2항에 있어서, 상기 절연성 물질이 에폭시 몰딩 콤파운드(Epoxy Molding Compound)임을 특징으로 하는 반도체 패키지.
  4. 제2항에 있어서, 상기 절연성 물질이 플라스틱임을 특징으로 하는 반도체 패키지.
  5. 제2항에 있어서, 상기 절연성 물질이 세라믹임을 특징으로 하는 반도체 패키지.
  6. 제1항에 있어서, 상기 도전성부재와 이에 마주하는 계단형 베리어부의 제2영역 사이의 간격이 상기 도전성부재의 두께 보다 크게 형성됨을 특징으로 하는 반도체 패키지.
  7. 제1항에 있어서, 상기 도전성부재와 마주하는 계단형 베리어부의 제2영역 사이의 간격이 상기 도전성부재와 제2영역의 두께의 합이상으로 형성됨을 특징으로 하는 반도체 패키지.
  8. 제1항에 있어서, 상기 도전성부재는 상기 연결부재에 의해 상기 반도체 칩의 패드와 전기적으로 인식되는 계단면을 갖게 됨을 특징으로 하는 반도체 패키지.
  9. 제1항에 있어서, 상기 도전성부재가 메탈임을 특징으로 하는 반도체 패키지.
  10. 제9항에 있어서, 상기 메탈이 알루미늄임을 특징으로 하는 반도체 패키지.
  11. 제9항에 있어서, 상기 메탈이 구리합금임을 특징으로 하는 반도체 패키지.
  12. 제1항에 있어서, 상기 도전성부재는 상기 패키지 바디의 계단형 절개홈을 따라 상면, 하면 및 측면으로 노출되도록 형성됨을 특징으로 하는 반도체 패키지.
  13. 제1항에 있어서, 상기 연결부재가 와이어임을 특징으로 하는 반도체 패키지
  14. 제1항에 있어서, 상기 연결부재가 범프임을 특징으로 하는 반도체 패키지.
  15. 제1항에 있어서, 상기 요입부에 상기 반도체 칩을 접착시키기 위하여 상기 반도체 칩의 하면에 접착부재가 추가로 구비됨을 특징으로 하는 반도체 패키지.
  16. 제15항에 있어서, 상기 접착부재가 에폭시임을 특징으로 하는 반도체 패키지.
  17. 제l5항에 있어서, 상기 접착부재가 폴리이미드임을 특징으로 하는 반도체 패키지.
  18. 제1항에 있어서, 상기 실링부재가 에폭시 몰딩 콤파운드임을 특징으로 하는 반도체 패키지.
  19. 제1항에 있어서, 상기 패드는 상기 반도제칩의 일측에 길이 방향과 평행하게 형성됨을 특징으로 하는 반도체 패키지.
  20. 제1항에 있어서, 상기 도전성부재에 좌.우가 반전된 형상의 제2 패키지 바디의 도전성부재가 각각 대응하여 부착됨으로써 가로방향으로 적층되는 것을 특징으로 하는 반도체 패키지.
  21. 제1항에 있어서, 상기 도전성부재의 상면이 좌.우가 동일한 형상인 제2 패키지 바디의 도전성부재의 하면과 대응하여 연결됨으로써 세로 방향으로 적층되는 것을 특징으로 하는 반도체 패키지.
  22. 제20항에 있어서, 상기 가로 방향으로 적층된 패키지가 다시 세로로 적층되는 것을 특징으로 하는 반도체 패키지.
  23. 반도체 칩이 안착되는 요입부와, 상기 요입부 일측 장변을 따라 폭방향으로 형성된 복수개의 계단형 절개홈에 의해 그 형상이 절개홈 사이의 영역인 제1영역 및 상기 제1영역으로부터 연장된 제2영역으로 이루어진 것으로 정의되는 복수개의 계단형 베리어부를 갖는 패키지 바디를 형성하는 단계와, 상기 패키지 바디의 복수개의 계단형 베리어부의 제1영역 사이의 절개홈에 각각 도전성부재를 부착하는 단계와, 상기 패키지 바디에 복수개의 패드가 형성된 반도체 칩을 안착하기 위한 요입부를 형성하는 단계와, 상기 요입부에 상기 반도체 칩을 안착시키는 단계와, 상기 반도체 칩상의 복수개의 패드와 상기 복수개의 도전성부재를 연결부재를 이용하여 전기적으로 연결하는 단계와 그리고 상기 반도체 칩과 상기 연결부재와, 상기 도전성부재의 연결부재 접속부를 실링부재로 실링하는 단계로 이루어짐을 특징으로 하는 반도체 패키지 제조 방법.
  24. 제23항에 있어서, 상기 패키지 바디가 일정간격 이격됨과 동시에 길이방향과 평행을 이루도록 일면에 형성된 복수개의 계단형 절개홈에 의해 그 형상이 절개홈 사이의 영역인 제1영역 및 상기 제1영역으로부터 연장된 제2영역으로 이루어진 것으로 정의되는 복수개의 계단형 베리어부를 갖는 사각형상의 바디 프레임을 형성하는 단계와, 상기 바디 프레임의 복수개의 계단형 베리어부의 제1영역 사이의 절개홈들을 따라 각각 도전성부재를 부착하는 단계와, 상기 도전성부재가 부착된 바디 프레임을 도전성부재의 길이 방향을 따라 소정폭으로 절단하는 단계를 수행하여 형성됨을 특징으로 하는 반도체 패키지 제조 방법.
  25. 제23항 또는 제24항에 있어서, 상기 바디 프레임이 절연물질로 형성됨을 특징으로 하는 반도체 패키지 제조 방법.
  26. 제25항에 있어서, 상기 절연물질이 에폭시 몰딩 콤파운드(Epoxy Molding Compound)임을 특징으로 하는 반도체 패키지 제조 방법.
  27. 제25항에 있어서, 상기 절연물질이 플라스틱임을 특징으로 하는 반도체 패키지 제조 방법.
  28. 제25항에 있어서, 상기 절연물질이 세라믹임을 특징으로 하는 반도체 패키지 제조 방법.
  29. 제23항 또는 제24항에 있어서, 상기 도전성부재가 메탈임을 특징으로 하는 반도체 패키지 제조 방법.
  30. 제29항에 있어서, 상기 메탈이 알루미늄임을 특징으로 하는 반도체 패키지 제조 방법.
  31. 제29항에 있어서, 상기 메탈이 구리합금임을 특징으로 하는 반도체 패키지 제조 방법.
  32. 제23항에 있어서, 상기 반도체 칩이 접착부재에 의해 상기 패키지 바디의 요입부에 부착됨을 특징으로 하는 반도체 패키지 제조 방법.
  33. 제32항에 있어서, 상기 접착부재가 에폭시임을 특징으로 하는 반도체 패키지 제조 방법.
  34. 제32항에 있어서, 상기 접착부재가 폴리이미드임을 특징으로 하는 반도체 패키지 제조 방법.
  35. 제23항에 있어서, 상기 반도체 칩에는 상기 반도체 칩의 일측에 반도체 칩의 길이방향과 나란하게 복수개의 패드가 형성됨을 특징으로 하는 반도체 패키지 제조 방법.
  36. 제23항에 있어서, 상기 도전성부재와 이에 마주하는 베리어부의 제2영역 사이의 간격이 상기 도전성부재의 두께 보다 크게 형성됨을 특징으로 하는 반도체 패키지 제조 방법.
  37. 제23항에 있어서, 상기 도전성부재와 마주하는 계단형 베리어부의 재2영역 사이의 간격이 상기 도전성부재와 제2영역의 두께의 합이상으로 형성됨을 특징으로 하는 반도체 패키지 제조 방법.
  38. 제23항에 있어서, 상기 요입부는 상기 각 베리어부의 제1영역과 상기 제1영역 사이의 도전성부재의 일부분을 포함하여 상기 패키지 바디에 형성됨을 특징으로 하는 반도체 패키지 제조 방법.
  39. 제23항에 있어서, 상기 요입부가 그라인딩 가공에 의해 형성됨을 특징으로 하는 반도체 패키지 제조 방법.
  40. 제23항에 있어서, 상기 도전성부재가 패키지 바디의 요입부 내측으로 연장 형성됨을 특징으로 하는 반도체 패키지 제조 방법.
  41. 제40항에 있어서, 상기 요입부 내측으로 연장 형성된 도전성부재의 선단에 패기지 바디의 높이 방향으로 계단면이 형성됨을 특징으로 하는 반도체 패키지 제조 방법.
  42. 제41항에 있어서, 상기 계단면이 연결부재에 의해 상기 반도체 칩상의 패드와 전기적으로 연결 되는 것을 특징으로 하는 반도체 패키지 제조 방법.
  43. 제42항에 있어서, 상기 연결부재가 와이어임을 특징으로 하는 반도체 패키지 제조 방법.
  44. 제42항에 있어서, 상기 연결부재가 범프임을 특징으로 하는 반도체 패키지 제조 방법.
  45. 제23항에 있어서, 상기 반도체 칩과 연결부재가 에폭시 몰딩 콤파운드로 실링됨을 특징으로 하는 반도체 패키지 제조 방법.
  46. 서로 일정간격 이격되어 프레임의 길이방향과 평행을 이루도록 프레임 일면에 형성된 복수개의 계단형 베리어부를 갖는 사각형상의 바디 프레임을 형성하는 단계와, 상기 바디 프레임을 프레임의 길이 방향을 따라 소정의 간격으로 절단하여 패키지 바디를 형성하는 단계와, 상기 패키지 바디에 복수개의 패드가 형성된 반도체 칩을 안착하기 위한 요입부를 형성하는 단계와, 상기 패키지 바디의 복수개의 계단형 베리어부의 사이의 절개홈에 각각 도전성부재를 부착하는 단계와, 상기 요입부에 상기 반도체 칩을 안착시키는 단계와, 상기 반도체 칩상의 복수개의 패드와 상기 복수개의 도전성부재를 연결부재를 이용하여 전기적으로 연결하는 단계와, 그리고 상기 반도체 칩과 상기 연결부재와, 상기 도전성부재의 연결부재 접속부를 실링부재로 실링하는 단계로 이루어짐을 특징으로 하는 반도체 패키지 제조 방법.
  47. 제46항에 있어서, 상기 바디 프레임이 절연물질임을 특징으로 하는 반도체 패키지 제조 방법.
  48. 제47항에 있어서, 상기 절연물질이 에폭시 몰딩 콤파운드(Epoxy Moldingh Compound)임을 특징으로 하는 반도체 패키지.
  49. 제47항에 있어서, 상기 절연물질이 플라스틱임을 특징으로 하는 반도체 패기지 제조 방법.
  50. 제47항에 있어서, 상기 절연물질이 세라믹임을 특징으로 하는 반도체 패키지 제조 방법.
  51. 제46항에 있어서, 상기 도전성부재가 메탈임을 특징으로 하는 반도체 패키지 제조 방법.
  52. 제51항에 있어서, 상기 메탈이 알루미늄임을 특징으로 하는 반도체 패키지 제조 방법.
  53. 제51항에 있어서, 상기 메탈이 구리합금임을 특징으로 하는 반도체 패키지 제조 방법.
  54. 제46항에 있어서, 상기 반도체칩이 접착부재에 의해 바디 프레임의 요입부에 부착됨을 특징으로 하는 반도체 패키지 제조 방법.
  55. 제54항에 있어서, 상기 접착부재가 에폭시임을 특징으로 하는 반도체 패키지 제조 방법.
  56. 제54항에 있어서, 상기 접착부재가 폴리이미드임을 특징으로 하는 반도체 패키지 제조 방법.
  57. 제46항에 있어서, 상기 반도체 칩 일측에 상기 반도체 칩의 길이방향과 평행하게 복수개의 패드가 형성됨을 특징으로 하는 반도체 패키지 제조 방법.
  58. 제46항에 있어서, 상기 도전성부재와 이에 마주하는 계단형 베리어부의 제2영역 사이의 간격이 상기 도전성부재의 두께 보다 크게 형성됨을 특징으로 하는 반도체 패키지.
  59. 제46항에 있어서, 상기 도전성부재와 마주하는 계단형 베리어부의 제2영역 사이의 간격이 상기 도전성부재와 제2영역의 두께의 합이상으로 형성됨을 특징으로 하는 반도체 패키지.
  60. 제46항에 있어서, 상기 도전성부재가 패키지 바디의 요입부 내측으로 연장 형성됨을 특징으로 하는 반도체 패키지 제조 방법.
  61. 제46항에 있어서, 상기 요입부 내측으로 연장 형성된 도전성부재의 선단에 패키지 바디의 높이 방향으로 계단면이 형성됨을 특징으로 하는 반도체 패키지 제조 방법.
  62. 제46항에 있어서, 상기 계단면이 연결부재에 의해 상기 반도제칩상의 패드와 전기적으로 연결됨을 특징으로 하는 반도제패키지 제조 방법.
  63. 제62항에 있어서, 상기 연결부재가 와이어임을 특징으로 하는 반도체 패키지 제조 방법.
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  65. 제46항에 있어서, 상기 요입부는 그라인딩 가공에 의해 형성됨을 특징으로 하는 반도체 패키지 제조 방법.
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