KR100226021B1 - 패리티 체크 기능을 갖는 코드 변환 회로 - Google Patents

Abstract

본 발명은 다수 개의 신호들의 서로 다른 도착 지연 시간에 의해 발생되는 신호 검출 에러 등을 방지할 수 있는 패리티 체크 기능을 갖는 코드 변환 회로에 관한 것으로, 외부로부터 소정 비트의 바이너리 코드를 입력받고, 제 1 레벨의 인에이블 신호를 입력받아 상기 소정 비트의 바이너리 코드를 소정 비트의 그레이 코드로 변환시키는 수단과; 상기 소정 비트의 그레이 코드를 입력받고, 상기 제 1 레벨의 인에이블 신호를 입력받아 제 1 패리티 체크 신호를 출력하는 수단과; 상기 소정 비트의 그레이 코드를 입력받고, 상기 제 1 레벨과 서로 다른 레벨을 갖는 제 2 레벨의 인에이블 신호를 입력받아 상기 소정 비트의 그레이 코드를 상기 소정 비트의 바이너리 코드로 복원시키는 수단과; 상기 소정 비트의 바이너리 코드를 입력받고, 상기 제 2 레벨의 인에이블 신호를 입력받아 제 2 패리티 체크 신호를 출력하는 수단을 포함한다. 이와 같은 회로에 의해서, 다수 개의 신호들 중 지연 시간이 상대적으로 긴 신호를 검출할 수 있고, 아울러, 검출된 신호들이 시스템에서 필요로 하는 정확한 검출 신호가 아님을 판단할 수 있으며, 따라서, 반도체 장치에서 사용되는 신호들의 변환 상태의 검증 및 정확한 데이터의 전달이 가능하다.

Description

패리티 체크 기능을 갖는 코드 변환 회로

본 발명은 패리티 체크 기능을 갖는 코드 변환 회로에 관한 것으로, 좀 더 구체적으로는, 다수 개의 신호들의 서로 다른 도착 지연 시간에 의해 발생되는 신호 검출 에러 등을 방지하는 패리티 체크 기능을 갖는 코드 변환 회로에 관한 것이다.

근래에는 반도체 장치가 고집적화되고, 그 제조 공정도 복잡해짐에 따라 클럭 스큐(clock skew) 등과 같은 스큐 문제가 시급히 해결해야 할 과제로 대두되고 있다.

이와 같은 문제점을 해결하기 위해서는 기본적으로 반도체 소자 내의 신호를 인식하는 시점에서 여러 개의 신호가 하나의 신호처럼 동기되어야 한다. 즉, 외부로부터 인가되는 신호들 사이의 상승(wrising) 및 하강(falling)이 일어나는 시점의 시간적인 갭(gap)이 적어야 한다. 만일, 그렇지 않고 다수 개의 인가된 신호들의 상승 및 하강 시점이 서로 다를 경우에는 원치 않는 신호가 검출될 수도 있기 때문이다.

이와 같은 문제점을 도 1을 참조하여 설명한다.

4 비트 카운터(4 bit counter)를 예로 들어보면, 종래의 단순한 카운터는 클럭에 의해서 밸류(value)가 하나씩 증가하는 구조를 가지고 있다.

따라서, 도 1에 도시된 바와 같이, 0 1 1 1 의 데이터가 1 0 0 0의 데이터로 변하는 순간은 4 비트 모두가 동시에 토글링(toggling)하게 된다.

그러나, 이와 같이 발생된 신호들이 반도체 장치의 반대쪽 소자가 사용한다고 가정하면, 일반적으로 상술한 4 개의 신호들이 동일한 지연 시간(delay time)을 갖고 도착할 수 없다.

따라서, 도 2에 도시된 바와 같이, 0 1 1 1의 데이터가 동시에 토글링되지 않게 되어서, 검출된 데이터가 1 0 1 0으로 검출되는 문제점이 발생된다.

상술한 문제점을 해결하기 위해 제안된 본 발명은, 다수 개의 신호들의 서로 다른 도착 지연 시간에 의해 발생되는 신호 검출 에러 등을 방지할 수 있는 패리티 체크 기능을 갖는 코드 변환 회로를 제공하는 데 그 목적이 있다.

도 1은 4 비트 카운터의 이상적인 카운팅을 설명하기 위한 타이밍도;

도 2는 종래 문제점을 설명하기 위한 타이밍도;

도 3은 본 발명의 실시예에 따른 패리티 체크 기능을 갖는 코드 변환 회로의 구성을 개략적으로 보이는 도면;

도 4는 도 3에 도시된 패리티 체크 기능을 갖는 코드 변환 회로의 그레이 코드 변환부 및 제 1 패리티 체크 신호 발생부의 구성을 상세히 보이는 회로도;

도 5는 도 3에 도시된 코드 변환 회로의 바이너리 코드 복원부 및 제 2 패리티 체크 신호 발생부의 구성을 상세히 보이는 회로도;

* 도면의 주요 부분에 대한 부호 설명

100 : 카운터 200 : 그레이 코드 변환부

300 : 바이너리 코드 복원부 222, 322 : 멀티플렉서

211, 212, 213, 311, 312, 313 : 앤드 게이트

214, 215, 216, 221, 223, 314, 315, 316, 321, 323 : 익스클루시브 오어 게이트

(구성)

상술한 목적을 달성하기 위한 본 발명에 의하면, 외부로부터 소정 비트의 바이너리 코드를 입력받고, 제 1 레벨의 인에이블 신호를 입력받아 상기 소정 비트의 바이너리 코드를 소정 비트의 그레이 코드로 변환시키는 수단과; 상기 소정 비트의 그레이 코드를 입력받고, 상기 제 1 레벨의 인에이블 신호를 입력받아 제 1 패리티 체크 신호를 출력하는 수단과; 상기 소정 비트의 그레이 코드를 입력받고, 상기 제 1 레벨과 서로 다른 레벨을 갖는 제 2 레벨의 인에이블 신호를 입력받아 상기 소정 비트의 그레이 코드를 상기 소정 비트의 바이너리 코드로 복원시키는 수단과; 상기 소정 비트의 바이너리 코드를 입력받고, 상기 제 2 레벨의 인에이블 신호를 입력받아 제 2 패리티 체크 신호를 출력하는 수단을 포함한다.

이 회로의 바람직한 실시예에 있어서, 그레이 코드 변환 수단은, 일 입력단으로 제 1 인에이블 신호를 입력받고, 타 입력단으로 제 1 바이너리 코드를 입력받는 제 1 앤드 게이트와; 일 입력단으로 제 1 인에이블 신호를 입력받고, 타 입력단으로 제 2 바이너리 코드를 입력받는 제 2 앤드 게이트와; 일 입력단으로 제 1 인에이블 신호를 입력받고, 타 입력단으로 제 2 바이너리 코드를 입력받는 제 3 앤드 게이트와; 일 입력단으로 제 1 바이너리 코드를 입력받고, 타 입력단으로 제 2 바이너리 코드를 입력받는 제 1 익스클루시브 오어 게이트와; 일 입력단으로 제 3 바이너리 코드를 입력받고, 이 입력단으로 제 1 바이너리 코드를 입력받고, 삼 입력단이 제 2 앤드 게이트의 출력단에 연결된 제 2 익스클루시브 오어 게이트와; 일 입력단으로 제 4 바이너리 코드를 입력받고, 이 입력단으로 제 3 바이너리 코드를 입력받고, 삼 입력단이 제 1 앤드 게이트의 출력단에 연결되고, 사 입력단이 제 3 앤드 게이트의 출력단에 연결된 제 3 익스클루시브 오어 게이트를 포함한다.

이 회로에 있어서, 바이너리 코드 복원 수단은, 일 입력단으로 제 2 인에이블 신호를 입력받고, 타 입력단으로 제 1 그레이 코드를 입력받는 제 4 앤드 게이트와; 일 입력단으로 제 2 인에이블 신호를 입력받고, 타 입력단으로 제 2 그레이 코드를 입력받는 제 5 앤드 게이트와; 일 입력단으로 제 2 인에이블 신호를 입력받고, 타 입력단으로 제 2 그레이 코드를 입력받는 제 6 앤드 게이트와; 일 입력단으로 제 1 그레이 코드를 입력받고, 타 입력단으로 제 2 그레이 코드를 입력받는 제 4 익스클루시브 오어 게이트와; 일 입력단으로 제 3 그레이 코드를 입력받고, 이 입력단으로 제 1 그레이 코드를 입력받고, 삼 입력단이 제 2 앤드 게이트의 출력단에 연결된 제 5 익스클루시브 오어 게이트와; 일 입력단으로 제 4 그레이 코드를 입력받고, 이 입력단으로 제 3 그레이 코드를 입력받고, 삼 입력단이 제 4 앤드 게이트의 출력단에 연결되고, 사 입력단이 제 6 앤드 게이트의 출력단에 연결된 제 6 익스클루시브 오어 게이트를 포함한다.

이 회로의 바람직한 실시예에 있어서, 제 1 패리티 체크 신호 출력 수단은, 일 입력단이 제 3 익스클루시브 오어 게이트의 출력단에 연결되고, 이 입력단이 제 2 익스클루시브 오어 게이트의 출력단에 연결되고, 삼 입력단이 제 1 익스클루시브 오어 게이트의 출력단에 연결되고, 사 입력단이 제 2 바이너리 코드를 입력받는 제 7 익스클루시브 오어 게이트와; 일 입력단이 제 1 패리티 입력 신호를 입력받고, 타 입력단이 제 7 익스클루시브 오어 게이트의 출력단에 연결된 제 1 멀티플렉서와; 일 입력단이 제 1 멀티플렉서의 출력단에 연결되고, 타 입력단이 제 3 익스클루시브 오어 게이트의 출력단에 연결된 제 8 익스클루시브 오어 게이트를 포함한다.

이 회로의 바람직한 실시예에 있어서, 제 2 패리티 체크 신호 출력 수단은, 일 입력단이 제 6 익스클루시브 오어 게이트의 출력단에 연결되고, 이 입력단이 제 5 익스클루시브 오어 게이트의 출력단에 연결되고, 삼 입력단이 제 4 익스클루시브 오어 게이트의 출력단에 연결되고, 사 입력단이 제 2 그레이 코드를 입력받는 제 9 익스클루시브 오어 게이트와; 일 입력단이 제 2 패리티 입력 신호를 입력받고, 타 입력단이 제 9 익스클루시브 오어 게이트의 출력단에 연결된 제 2 멀티플렉서와; 일 입력단이 제 2 멀티플렉서의 출력단에 연결되고, 타 입력단이 제 6 익스클루시브 오어 게이트의 출력단에 연결된 제 10 익스클루시브 오어 게이트를 포함한다.

이 회로의 바람직한 실시예에 있어서, 제 1 레벨의 인에이블 신호는, 0 레벨이다.

이 회로의 바람직한 실시예에 있어서, 제 2 레벨의 인에이블 신호는, 1 레벨이다.

이 회로의 바람직한 실시예에 있어서, 제 1 및 제 2 패리티 체크 신호는, 0 레벨이다.

(작용)

이와 같은 회로에 의해서, 다수 개의 신호들 중 지연 시간이 상대적으로 긴 신호를 검출할 수 있고, 아울러, 검출된 신호들이 시스템에서 필요로 하는 정확한 검출 신호가 아님을 판단할 수 있다.

따라서, 반도체 장치에서 사용되는 신호들의 변환 상태를 검증할 수 있고, 또한 정확한 데이터의 전달이 가능하다.

(실시예)

이하, 본 발명의 실시예를 첨부 도면 도 3 내지 도 5에 의거해서 상세히 설명한다.

도 3에는 본 발명의 실시예에 따른 패리티 체크 기능을 갖는 코드 변환 회로의 구성이 개략적으로 도시되어 있다. 여기에서 본 발명의 바람직한 실시예에서는 4 비트 카운터를 예로 들어 설명한다.

도 3을 참조하면, 본 발명의 실시예에 따른 패리티 체크 기능을 갖는 코드 변환 회로는, 4비트 카운터(100)와, 상기 4 비트 카운터(100)로부터 바이너리(예컨데, 0 1 1 1) 코드를 입력받고, 0 레벨의 인에이블 신호(EN1)를 입력받아 상기 바이너리 코드(0 1 1 1)를 그레이 코드(0 1 1 0)로 변환시키는 그레이 코드 변환 수단(210)과, 상기 그레이 코드(0 1 1 0) 및 상기 0 레벨의 인에이블 신호(EN1)를 입력받아 제 1 패리티 체크 신호(PAR_ERR1)를 출력하는 제 1 패리티 체크 수단(220)과, 상기 그레이 코드(0 1 1 0)를 입력받고, 1 레벨의 인에이블 신호(EN2)를 입력받아 상기 그레이 코드(0 1 1 0)를 다시 처음 입력된 바이너리 코드(0 1 1 1)로 복원시키는 바이너리 코드 복원 수단(310)과, 상기 복원된 바이너리 코드(0 1 1 1)를 입력받고, 상기 1 레벨의 인에이블 신호(EN2)를 입력받아 제 2 패리티 체크 신호(PAR_ERR2)를 출력하는 제 2 패리티 체크 수단(320)을 포함하는 구성을 갖는다.

이하, 도 4 및 도 5, 그리고 하기한 표 1에 의거해서 상술한 바와 같은 구성을 갖는 코드 변환 회로의 동작을 상세히 설명한다.

먼저, 상기 카운터(100)로부터 0 1 1 1 이라는 4 비트의 데이터가 각각 IN0, IN1, IN2, 그리고 IN3 로 입력되면, 그 출력(OUT0, OUT1, OUT2, OUT3)은 하기한 바와 같은 그레이 코드 제너레이션(GENERATION)동작에 의해 각각 0 1 1 0으로 출력된다.

바이너리 데이터를 Bin_val(3:0), 그리고, 출력 그레이 코드를 Gray_val(3:0)라고 하면

Gray_val(3:0) = Bin_val(3)

(Bin_val(3) XOR Bin_val(2))

(Bin_val(2) XOR Bin_val(1))

(Bin_val(1) XOR Bin_val(0))

이때, 은 비트 앤드를 가리킨다.

그리고, 그레이 코드 제너레이션 단계에서는 표 1에 도시된 바와 같이 인에이블 신호(EN1)는 0으로 인가되고, 패리티 입력 신호(PAR_IN1)는 입력되지 않는다.

또한, 상기 그레이 코드(0 1 1 0)를 입력으로 하는 익스클루시브 오어 게이트 221의 출력은 0이 되고, 따라서, 멀티플렉서 222의 출력도 0이 된다. 그리고, 이 멀티플렉서 222의 출력을 일 입력단으로 입력받고, 익스클루시브 오어 게이트 216의 출력 즉, 그레이 코드(0 1 1 0)중 제 1 그레이 코드 0을 타 입력단으로 입력받는 익스클루시브 오어 게이트 223의 출력은 0으로 출력된다.

다음, 상기 그레이 코드 변화 수단(200)으로부터 출력된 4 비트의 그레이 코드 0 1 1 0 이 각각 바이너리 코드 변환 수단(300)의 입력단 IN0', IN1', IN2', 그리고 IN3'으로 입력된다.

그리고, 바이너리 코드 복원 수단(300)의 출력(OUT0', OUT1', OUT2', OUT3')은 다음에 기술된 바와 같은 바이너리 코드 복원 동작에 의해 각각 0 1 1 1 로 출력된다.

Bin_val(3:0) = Gray_val(3)

(Gray_val(3) XOR Gray_val(2))

(Gray_val(3) XOR Gray_val(2) XOR Gray_val(1))

(Gray_val(3) XOR Gray_val(2) XOR Gray_val(1) XOR Gray_bal(0))

그리고, 이때, 바이너리 코드 복원 단계에서는 표 1에 도시된 바와 같이 인에이블 신호(EN2)가 1로 인가되고, 패리티 입력 신호(PAR_IN1)는 0으로 입력된다.

또한, 상기 바이너리 코드(0 1 1 1)를 입력으로 하는 익스클루시브 오어 게이트 321의 출력은 1이 되고, 멀티플렉서 322의 출력은 0이 된다. 따라서, 이 멀티플렉서 322의 출력을 일 입력단으로 입력받고, 익스클루시브 오어 게이트 316의 출력 즉, 바이너리 코드(0 1 1 1)중 제 1 바이너리 코드 0을 타 입력단으로 입력받는 익스클루시브 오어 게이트 323은 0을 출력하게 된다.

[표 1]

	BIN	GRAY		GRAY	BIN
IN0	0	0	IN0'	0	0
IN1	1	1	IN1'	1	1
IN2	1	1	IN2'	1	1
IN3	1	0	IN3'	0	1
EN1	0	X	EN2	1	X
PAR_IN1	X	X	PAR_IN2	0	X
PAR_ERR1	X	0	PAR_ERR2	X	0

상술한 바와 같은 패리티 체크 기능을 갖는 코드 변환 회로에 의해서, 다수 개의 신호들 중 지연 시간이 상대적으로 긴 신호를 검출할 수 있고, 아울러, 검출된 신호들이 시스템에서 필요로 하는 정확한 검출 신호가 아님을 판단할 수 있으며, 따라서, 반도체 장치에서 사용되는 신호들의 변환 상태의 검증 및 정확한 데이터의 전달이 가능하다.

Claims (8)

1. 외부로부터 소정 비트의 바이너리 코드를 입력받고, 제 1 레벨의 인에이블 신호를 입력받아 상기 소정 비트의 바이너리 코드를 소정 비트의 그레이 코드로 변환시키는 수단(210)과;

   상기 소정 비트의 그레이 코드를 입력받고, 상기 제 1 레벨의 인에이블 신호를 입력받아 제 1 패리티 체크 신호를 출력하는 수단(220)과;

   상기 소정 비트의 그레이 코드를 입력받고, 상기 제 1 레벨과 서로 다른 레벨을 갖는 제 2 레벨의 인에이블 신호를 입력받아 상기 소정 비트의 그레이 코드를 상기 소정 비트의 바이너리 코드로 복원시키는 수단(310)과;

   상기 소정 비트의 바이너리 코드를 입력받고, 상기 제 2 레벨의 인에이블 신호를 입력받아 제 2 패리티 체크 신호를 출력하는 수단(320)을 포함하는 패리티 체크 기능을 갖는 코드 변환 회로.
2. 제 1 항에 있어서,

   그레이 코드 변환 수단(210)은,

   일 입력단으로 제 1 인에이블 신호(EN1)를 입력받고, 타 입력단으로 제 1 바이너리 코드(IN2)를 입력받는 제 1 앤드 게이트(211)와;

   일 입력단으로 제 1 인에이블 신호(EN1)를 입력받고, 타 입력단으로 제 2 바이너리 코드(IN3)를 입력받는 제 2 앤드 게이트(212)와;

   일 입력단으로 제 1 인에이블 신호(EN1)를 입력받고, 타 입력단으로 제 2 바이너리 코드(IN3)를 입력받는 제 3 앤드 게이트(213)와;

   일 입력단으로 제 1 바이너리 코드(IN2)를 입력받고, 타 입력단으로 제 2 바이너리 코드(IN3)를 입력받는 제 1 익스클루시브 오어 게이트(214)와;

   일 입력단으로 제 3 바이너리 코드(IN1)를 입력받고, 이 입력단으로 제 1 바이너리 코드(IN2)를 입력받고, 삼 입력단이 제 2 앤드 게이트(212)의 출력단에 연결된 제 2 익스클루시브 오어 게이트(215)와;

   일 입력단으로 제 4 바이너리 코드(IN0)를 입력받고, 이 입력단으로 제 3 바이너리 코드(IN1)를 입력받고, 삼 입력단이 제 1 앤드 게이트(211)의 출력단에 연결되고, 사 입력단이 제 3 앤드 게이트(213)의 출력단에 연결된 제 3 익스클루시브 오어 게이트(216)를 포함하는 패리티 체크 기능을 갖는 코드 변환 회로.
3. 제 1 항에 있어서,

   바이너리 코드 복원 수단(310)은,

   일 입력단으로 제 2 인에이블 신호(EN2)를 입력받고, 타 입력단으로 제 1 그레이 코드(IN2')를 입력받는 제 4 앤드 게이트(311)와;

   일 입력단으로 제 2 인에이블 신호(EN2)를 입력받고, 타 입력단으로 제 2 그레이 코드(IN3')를 입력받는 제 5 앤드 게이트(312)와;

   일 입력단으로 제 2 인에이블 신호(EN2)를 입력받고, 타 입력단으로 제 2 그레이 코드(IN3')를 입력받는 제 6 앤드 게이트(313)와;

   일 입력단으로 제 1 그레이 코드(IN2')를 입력받고, 타 입력단으로 제 2 그레이 코드(IN3')를 입력받는 제 4 익스클루시브 오어 게이트(314)와;

   일 입력단으로 제 3 그레이 코드(IN1')를 입력받고, 이 입력단으로 제 1 그레이 코드(IN2')를 입력받고, 삼 입력단이 제 2 앤드 게이트(312)의 출력단에 연결된 제 5 익스클루시브 오어 게이트(315)와;

   일 입력단으로 제 4 그레이 코드(IN0')를 입력받고, 이 입력단으로 제 3 그레이 코드(IN1')를 입력받고, 삼 입력단이 제 4 앤드 게이트(311)의 출력단에 연결되고, 사 입력단이 제 6 앤드 게이트(313)의 출력단에 연결된 제 6 익스클루시브 오어 게이트(316)를 포함하는 패리티 체크 기능을 갖는 코드 변환 회로.
4. 제 1 항에 있어서,

   제 1 패리티 체크 신호 출력 수단(220)은,

   일 입력단이 제 3 익스클루시브 오어 게이트(216)의 출력단에 연결되고, 이 입력단이 제 2 익스클루시브 오어 게이트(215)의 출력단에 연결되고, 삼 입력단이 제 1 익스클루시브 오어 게이트(214)의 출력단에 연결되고, 사 입력단이 제 2 바이너리 코드(IN3)를 입력받는 제 7 익스클루시브 오어 게이트(221)와;

   일 입력단이 제 1 패리티 입력 신호(PAR_IN1)를 입력받고, 타 입력단이 제 7 익스클루시브 오어 게이트(221)의 출력단에 연결된 제 1 멀티플렉서(222)와;

   일 입력단이 제 1 멀티플렉서(222)의 출력단에 연결되고, 타 입력단이 제 3 익스클루시브 오어 게이트(216)의 출력단에 연결된 제 8 익스클루시브 오어 게이트(223)를 포함하는 패리티 체크 기능을 갖는 코드 변환 회로.
5. 제 1 항에 있어서,

   제 2 패리티 체크 신호 출력 수단(320)은,

   일 입력단이 제 6 익스클루시브 오어 게이트(316)의 출력단에 연결되고, 이 입력단이 제 5 익스클루시브 오어 게이트(315)의 출력단에 연결되고, 삼 입력단이 제 4 익스클루시브 오어 게이트(314)의 출력단에 연결되고, 사 입력단이 제 2 그레이 코드(IN3')를 입력받는 제 9 익스클루시브 오어 게이트(321)와;

   일 입력단이 제 2 패리티 입력 신호(PAR_IN2)를 입력받고, 타 입력단이 제 9 익스클루시브 오어 게이트(321)의 출력단에 연결된 제 2 멀티플렉서(322)와;

   일 입력단이 제 2 멀티플렉서(322)의 출력단에 연결되고, 타 입력단이 제 6 익스클루시브 오어 게이트(316)의 출력단에 연결된 제 10 익스클루시브 오어 게이트(323)를 포함하는 패리티 체크 기능을 갖는 코드 변환 회로.
6. 제 1 항에 있어서,

   제 1 레벨의 인에이블 신호(EN1)는, 0 레벨인 패리티 체크 기능을 갖는 코드 변환 회로.
7. 제 1 항에 있어서,

   제 2 레벨의 인에이블 신호(EN2)는, 1 레벨인 패리티 체크 기능을 갖는 코드 변환 회로.
8. 제 1 항에 있어서,

   제 1 및 제 2 패리티 체크 신호(PAR_ERR1, PAR_ERR2)는, 0 레벨인 패리티 체크 기능을 갖는 코드 변환 회로.

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