JP2864611B2 - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JP2864611B2 JP2864611B2 JP2016841A JP1684190A JP2864611B2 JP 2864611 B2 JP2864611 B2 JP 2864611B2 JP 2016841 A JP2016841 A JP 2016841A JP 1684190 A JP1684190 A JP 1684190A JP 2864611 B2 JP2864611 B2 JP 2864611B2
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- JP
- Japan
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- output
- data
- bits
- circuit
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- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリに関し、特に多数ビットのデー
タを並列処理する構成の半導体メモリに関する。
タを並列処理する構成の半導体メモリに関する。
従来、この種の半導体メモリは、８ビットまでが主流
であり、９ビット以上の多ビット系は、現在の所少数生
産されている場合が多い。
であり、９ビット以上の多ビット系は、現在の所少数生
産されている場合が多い。
半導体メモリのビット数を決定する要因としては、マ
イクロコンピュータとのビットのマッチングがあり、現
在、マイクロコンピュータの主流はすでに16ビットへ移
行している。よって近々半導体メモリも16ビット、又は
32ビットの多ビット系へと移行して行くものと推測され
る。
イクロコンピュータとのビットのマッチングがあり、現
在、マイクロコンピュータの主流はすでに16ビットへ移
行している。よって近々半導体メモリも16ビット、又は
32ビットの多ビット系へと移行して行くものと推測され
る。
９ビット以上の多ビット系の半導体メモリは、マイク
ロコンピュータのビット数に合わせてデータの入出力端
子も製作するのが得策であり、例えば16ビットのマイク
ロコンピュータにはデータの入力用，出力用に各16本の
端子が設けられている。
ロコンピュータのビット数に合わせてデータの入出力端
子も製作するのが得策であり、例えば16ビットのマイク
ロコンピュータにはデータの入力用，出力用に各16本の
端子が設けられている。
上述した従来の半導体メモリは、マイクロコンピュー
タのビット数に合わせてデータの入出力端子の数が決定
され、マイクロコンピュータの主流が８ビットから16ビ
ットへ移向しているので、現在使用している８ビットの
半導体メモリ用の試験装置が使用できなくなり、16ビッ
トの半導体メモリ用の試験装置を新たに設置しなけては
ならず、製造費用が増大するという問題点がある。
タのビット数に合わせてデータの入出力端子の数が決定
され、マイクロコンピュータの主流が８ビットから16ビ
ットへ移向しているので、現在使用している８ビットの
半導体メモリ用の試験装置が使用できなくなり、16ビッ
トの半導体メモリ用の試験装置を新たに設置しなけては
ならず、製造費用が増大するという問題点がある。
本発明の目的は、16ビット,32ビットであっても、既
設の８ビットの試験装置を使用して試験することがで
き、製造費用の増大を抑えることができる半導体メモリ
を提供することにある。
設の８ビットの試験装置を使用して試験することがで
き、製造費用の増大を抑えることができる半導体メモリ
を提供することにある。
本発明の半導体メモリは、並列処理された複数ビット
のデータをそれぞれ対応して出力するためのこのデータ
のビット数と同数の出力端子と、前記複数ビットのデー
タのうちの所定の複数ビットの排他的論理和処理を行う
排他的論理和回路と、テスト信号に応じてこの排他的論
理和回路の出力データを前記複数の出力端子のうちの所
定の出力端子へ伝達するトランスファ回路と、前記テス
ト信号に応じて出力制御信号を出力するデータ出力制御
回路と、前記出力制御信号により活性化制御され前記複
数ビットのデータをそれぞれ対応する前記出力端子へ伝
達する複数の出力回路とを有している。
のデータをそれぞれ対応して出力するためのこのデータ
のビット数と同数の出力端子と、前記複数ビットのデー
タのうちの所定の複数ビットの排他的論理和処理を行う
排他的論理和回路と、テスト信号に応じてこの排他的論
理和回路の出力データを前記複数の出力端子のうちの所
定の出力端子へ伝達するトランスファ回路と、前記テス
ト信号に応じて出力制御信号を出力するデータ出力制御
回路と、前記出力制御信号により活性化制御され前記複
数ビットのデータをそれぞれ対応する前記出力端子へ伝
達する複数の出力回路とを有している。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第１の実施例を示す回路図である。
この実施例は、並列処理されたｎビットのデータをそ
れぞれ対応して出力するためのこのデータのビット数と
同数の出力端子TO1〜TOnと、このｎビットのデータの排
他的論理和処理を行う排他的論理和回路１と、インバー
タ及びトランスファゲートを備え、テスト信号TSTに応
じてこの排他的論理和回路１の出力データを出力端子TO
1〜TOnのうちの所定の出力端子TO1へ伝達するトランス
ファ回路２と、テスト信号TSTに応じて出力制御信号DOE
を出力するデータ出力制御回路３と、それぞれデータ増
幅器51〜5n及び出力バッファ61〜6nを対応して備え、出
力制御信号DOEにより活性化制御され複数ビットのデー
タをそれぞれ対応する出力端子（TO1〜TOn）へ伝達する
複数の出力回路41〜4nとを有する構成となっている。
れぞれ対応して出力するためのこのデータのビット数と
同数の出力端子TO1〜TOnと、このｎビットのデータの排
他的論理和処理を行う排他的論理和回路１と、インバー
タ及びトランスファゲートを備え、テスト信号TSTに応
じてこの排他的論理和回路１の出力データを出力端子TO
1〜TOnのうちの所定の出力端子TO1へ伝達するトランス
ファ回路２と、テスト信号TSTに応じて出力制御信号DOE
を出力するデータ出力制御回路３と、それぞれデータ増
幅器51〜5n及び出力バッファ61〜6nを対応して備え、出
力制御信号DOEにより活性化制御され複数ビットのデー
タをそれぞれ対応する出力端子（TO1〜TOn）へ伝達する
複数の出力回路41〜4nとを有する構成となっている。
次に、この実施例の動作について説明する。
まず、並列処理されたｎビットのデータDI1〜DInは、
排他的論理和回路１により処理される。
排他的論理和回路１により処理される。
次に、信号TSTが低レベルの場合、トランスファ回路
２はオフ状態となり、排他的論理和回路１の出力データ
を出力端子TO1へ伝達させず、また、データ出力制御回
路３は出力制御信号DOEを高レベルにして出力回路41〜4
nを活性化する。よって、通常の動作状態となり、並列
処理されたｎビットのデータDI1〜DInを、出力回路41〜
4nを介して出力端子TO1〜TOnへ伝達する。
２はオフ状態となり、排他的論理和回路１の出力データ
を出力端子TO1へ伝達させず、また、データ出力制御回
路３は出力制御信号DOEを高レベルにして出力回路41〜4
nを活性化する。よって、通常の動作状態となり、並列
処理されたｎビットのデータDI1〜DInを、出力回路41〜
4nを介して出力端子TO1〜TOnへ伝達する。
次に、テスト信号TSTが高レベルの場合、トランスフ
ァ回路２はオン状態となり、排他的論理和回路１の出力
データを出力端子TO1へ伝達する。このとき、データ出
力制御回路３から出力される出力制御信号DOEは低レベ
ルとなり、出力回路41〜4nは非活性状態になり、従って
出力端子TO1〜TOnへのデータDI1〜DInの伝達はカットさ
れる。
ァ回路２はオン状態となり、排他的論理和回路１の出力
データを出力端子TO1へ伝達する。このとき、データ出
力制御回路３から出力される出力制御信号DOEは低レベ
ルとなり、出力回路41〜4nは非活性状態になり、従って
出力端子TO1〜TOnへのデータDI1〜DInの伝達はカットさ
れる。
従って、例えば、予めデータの各ビットを同じ論理レ
ベルとして書込んだ後読出し、この回路を通過させて出
力端子TO1のレベルを確認することにより、この半導体
メモリの書込み，読出し動作の良否を確認することがで
きる。
ベルとして書込んだ後読出し、この回路を通過させて出
力端子TO1のレベルを確認することにより、この半導体
メモリの書込み，読出し動作の良否を確認することがで
きる。
第２図は本発明の第２の実施例を示す回路図である。
この実施例は、並列処理されたｎビットのデータDI1
〜DInを、DI1〜DIk,DI（ｋ＋１）〜DInの２つのグルー
プに分割し、これら２つのグループに対しそれぞれ排他
的論理和処理を行う排他的論理和回路1A,1Bを設け、こ
れら排他的論理和回路1A,1Bの出力データを出力端子TO
1,TO2へそれぞれ対応して伝達するようにしたものであ
る。
〜DInを、DI1〜DIk,DI（ｋ＋１）〜DInの２つのグルー
プに分割し、これら２つのグループに対しそれぞれ排他
的論理和処理を行う排他的論理和回路1A,1Bを設け、こ
れら排他的論理和回路1A,1Bの出力データを出力端子TO
1,TO2へそれぞれ対応して伝達するようにしたものであ
る。
この実施例においては、動作不良があった場合、動作
不良があった部分の範囲を狭い範囲に限定することがで
きるという利点がある。この利点は、分割するグループ
が多くなるほど大きくなる。
不良があった部分の範囲を狭い範囲に限定することがで
きるという利点がある。この利点は、分割するグループ
が多くなるほど大きくなる。
以上説明したように本発明は、並列処理された複数ビ
ットのデータの所定の複数ビットの排他的論理和処理を
行う少なくとも１つの排他的論理和回路を設け、この出
力を所定の出力端子へ伝達する構成とすることにより、
この出力端子のレベルにより、排他的論理和処理された
複数ビットのデータの良否を判別することができるの
で、並列処理されたデータの良否を少ない出力端子によ
り確認することができ、従って従来使用していた８ビッ
ト用の試験装置を16ビット,32ビット等の多ビット系の
半導体メモリに使用することができ、製造費用が増大す
るのを抑えることができる効果がある。
ットのデータの所定の複数ビットの排他的論理和処理を
行う少なくとも１つの排他的論理和回路を設け、この出
力を所定の出力端子へ伝達する構成とすることにより、
この出力端子のレベルにより、排他的論理和処理された
複数ビットのデータの良否を判別することができるの
で、並列処理されたデータの良否を少ない出力端子によ
り確認することができ、従って従来使用していた８ビッ
ト用の試験装置を16ビット,32ビット等の多ビット系の
半導体メモリに使用することができ、製造費用が増大す
るのを抑えることができる効果がある。
第１図及び第２図はそれぞれ本発明の第１及び第２の実
施例を示す回路図である。 1,1A,1B……排他的論理和回路、2,2A……トランスファ
回路、３……データ出力制御回路、41〜4n……出力回
路、51〜5n……データ増幅器、61〜6n……出力バッフ
ァ、TO1〜TOn……出力端子。
施例を示す回路図である。 1,1A,1B……排他的論理和回路、2,2A……トランスファ
回路、３……データ出力制御回路、41〜4n……出力回
路、51〜5n……データ増幅器、61〜6n……出力バッフ
ァ、TO1〜TOn……出力端子。
Claims (1)
- 【請求項１】並列処理された複数ビットのデータをそれ
ぞれ対応して出力するためのこのデータのビット数と同
数の出力端子と、前記複数ビットのデータのうちの所定
の複数ビットの排他的論理和処理を行う排他的論理和回
路と、テスト信号に応じてこの排他的論理和回路の出力
データを前記複数の出力端子のうちの所定の出力端子へ
伝達するトランスファ回路と、前記テスト信号に応じて
出力制御信号を出力するデータ出力制御回路と、前記出
力制御信号により活性化制御され前記複数ビットのデー
タをそれぞれ対応する前記出力端子へ伝達する複数の出
力回路とを有することを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016841A JP2864611B2 (ja) | 1990-01-25 | 1990-01-25 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016841A JP2864611B2 (ja) | 1990-01-25 | 1990-01-25 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03222199A JPH03222199A (ja) | 1991-10-01 |
| JP2864611B2 true JP2864611B2 (ja) | 1999-03-03 |
Family
ID=11927437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2016841A Expired - Lifetime JP2864611B2 (ja) | 1990-01-25 | 1990-01-25 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2864611B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0676598A (ja) * | 1992-08-28 | 1994-03-18 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP4863547B2 (ja) * | 2000-12-27 | 2012-01-25 | ルネサスエレクトロニクス株式会社 | Ｂｉｓｔ回路内蔵半導体集積回路装置 |
-
1990
- 1990-01-25 JP JP2016841A patent/JP2864611B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03222199A (ja) | 1991-10-01 |
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