KR100225826B1 - 반도체 메모리 장치 - Google Patents
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Abstract
반도체 메모리 장치는 다수의 서브-비트 라인, 상기 다수의 서브-비트 라인에 공통으로 제공되어, 상기 다수의 서브-비트 라인 중 제1서브-비트 라인으로부터 데이터 신호를 수신하는 감지 증폭기, 상기 감지 증폭기에 동작하도록 결합되어, 상기 감지 증폭기의 출력을 수신하기 위한 메인-비트 라인과, 상기 메인-비트 라인 상에 나타나는 데이터를 래치하기 위해 제공된 데이터 래치 회로를 포함한다. 상기 장치는 데이터 래치 회로에 래치된 데이터를 판독하기 위해 상기 데이터 래치 회로가 액세스되는 동안에 상기 다수의 서브-비트 라인 중 제2서브-비트 라인의 데이터 신호를 상기 감지 증폭기에 전달하는 수단을 더 포함한다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 1개의 트랜지스터와 1개의 캐패시터로 각각 구성된 메모리 셀을 갖는 다이나믹 랜덤 액세스 메모리(DRAM)에 관한 것이다.
DRAM이 해마다 집적도 면에서 증가하고 있기 때문에, 1G 바이트의 DRAMS가 개발되고 있다. 메모리 용량을 증가시키기 위해, 각각의 셀 영역이 감소되어야 할 필요가 있고, 워드 라인 및 비트 라인의 라인 피치가 작게 되어야 할 필요가 있다. DRAMS의 분야에 이미 공지된 것 처럼, 액세스된 메모리 셀 내에 저장된 데이터는 판독을 위해 감지되어야 하고, 상기 데이터는 메모리 셀에 재기록 되어야 한다. 더욱이, 동일한 워드 라인에 접속된 다른 메모리 셀에 저장된 데이터는 감지되어야 하고, 다른 메모리 셀에 재기록 되어야 한다. 상기 설명된 동작은 감지 증폭기에 의해 실행된다. 감지 증폭기가 다수의 트랜지스터로 구성되기 때문에, 그들 감지 증폭기에 의해 공유된 영역은 비트 라인의 피치의 감소에 지장을 주게 된다.
따라서, 그러한 사상은 다수의 비트 라인이 단일 감지 증폭기에 의해 공통으로 이용되는 것을 고려할 수 있다. 그러나, 상기 경우에 있어서, 데이터는 시분할 방식으로 선택된 워드 라인에 접속된 다수의 셀에 재기록 되어야 한다. 따라서, 상기 사상은 액세스 어드레스가 불연속 방식으로 변화되는 그와 같은 메모리에 적용될 수 없다. 그 반면에, 예를 들어, 상기 사상은 파일 메모리로서 실현될 수 있다. 파일 메모리에 있어서, 액세스 어드레스가 연속 방식으로 변경될 때, 어드레스의 변화는 데이터 감지/데이터 기록 동작의 상술한 시분할 제어에 응답할 수 있다. 따라서, 큰 기억 용량을 갖는 파일 메모리를 제공할 수 있다.
제1도는 상술한 종래의 한 DRAM을 개략적으로 도시한 도면이다. 상기 DRAM에 있어서, 비트 라인이 메인-비트/서브-비트 라인 배열로 구성되고, 단일 감지 증폭기가 다수의 서브-비트 라인에 의해 공통으로 이용되는 점을 주시한다. 상기 DRAM은 메모리 블록(MB) 및 그 주변 회로를 포함한다. 상기 메모리 블록(MB)은 제2도를 참조하여 차후에 상세히 설명한다. 다수의 메인-비트 라인 쌍(MBL-i, MBLb-i(i=0, 1,...)은 상기 메모리 블록(MB)으로부터 유도 된다. 그들 메인-비트 라인 쌍(MBL 및 MBLb)은 스위치 회로(10-i)에 상응하는 스위치 회로에 접속된다. 그들 스위치 회로(10-i)는 데이터 버스 쌍(DB, DBb)을 통해 데이터 판독/기록 증폭기(14)에 접속된다. 데이터 판독/기록 증폭기(14)가 입력/출력 버퍼(15)를 통해 입력/출력 핀(16)에 접속되기 때문에, 데이터 판독/기록 증폭기(14)와 입력/출력 핀(16) 사이에 데이터가 전달된다. 스위치 회로(10-i)의 한 스위치 회로는 칼럼 디코더(12)로부터 전달된 스위치 선택 신호(YSW-i)에 응답하여 어드레스에 의해 선택된다. 한 워드 라인 선택신호(SWL)와 메모리 스위칭 신호(TG0내지 TG3)는 로우 디코더(13)메모리블록(MB)에 공급된다.
상기 주변 회로의 동작은 통상적인 DRAM의 주변 회로의 동작과 동일하다. 즉, 로우 디코더(13)는 어드레스 정보에 기초한 한 워드 라인 선택 신호(SWL0)를 구동시킨다. 상기 구동 동작에 응답하여, 선택된 메모리 셀의 데이터는 각각의 메인 비트 라인 쌍(MBL, MBLb)으로 판독된다. 반면에, 칼럼 디코더(12)는 데이터 버스 쌍(DB, DBb)과 접속되는 한 스위치 회로(10)를 통해 메인 비트 라인 쌍(MBL, MBLb)을 선택한다. 입력/출력 버퍼(15)는 데이터 판독 모드에서 선택된 메인 비트 라인 쌍(MBL, MBLb)에 나타나는 데이터에 기초하여 입력/출력 핀(16)에 판독 데이터를 출력하고, 데이터 증폭기(14)는 데이터 기록 모드에서 입력/출력 핀(16)에 기록 데이터에 기초하여 메인 비트 라인 쌍을 구동시킨다.
제2도에 있어서, 메모리 블록(MB)의 일부로서 메인 비트 라인 쌍(MBL-0, MBLb-0)에 관련된 장치가 도시되어 있다. 상기 메모리 블록은 소위 오픈 비트 시스템(open bit system)이라 칭한다. 4개의 서브-비트 라인(SBL0내지 SBL3)은 단일 서브-감지 증폭기(17a)의 두 측면 상에 확장되면서, 상기 서브-감지 증폭기(17a)를 공통으로 이용한다. 상기 워드 라인(SWL)은 그들 비트 라인(SBL0내지 SBL3)과 교차하고, 그로 인해, 한 트랜지스터 및 한 캐패시터로 구성된 DRAM 메모리(MC)는 교차점의 각각에 제공된다. 한 감지 증폭기(17a)가 공통으로 이용되기 때문에, 서브-비트 라인(SBL0내지 SBL3)은 pMOS 트랜지스터(TTG0내지 TTG3)를 통해 서브-감지 증폭기(17a)에 접속되고, 그들 트랜지스터(TTG0내지 TTG3)는 메모리 스위칭 신호(TG0내지 TG3)에 응답하여 턴-온/오프된다. 상기 서브-감지 증폭기(17a)는 입력/출력 모드의 상기 한 쌍을 프리쟈지하기 위한 프리챠지 회로(P2)와, 선택된 서브-비트 라인의 레벨을 증폭하기 위한 NMOS 트랜지스터(Tn20내지 Tn21)를 포함한다. 상기 서브-감지 증폭기(17a)는 선택된 서브-비트 라인과 메인 비트 라인쌍(MBL-0, MBLb-0) 사이에 접속/비접속을 제어하기 위한 nMOS 트랜지스터(Tn22내지 Tn25)를 더 포함한다. 그 nMOS 트랜지스터(Tn22및 Tn23)는 서브-비트 라인의 증폭된 레벨이 메인 비트 라인에 전달될 때 신호(RS)에 의해 전도되고, nMOS 트랜지스터(Tn24및 Tn25)는 데이터가 기록될 때 신호(WS)에 의해 전도된다. 메인 감지 증폭기(18a)는 메인 비트 라인 쌍(MBL-0, MBLb-0)에 접속된다. 상기 메인 감지 증폭기(18a)는 감지 증폭기 구동 라인(SAP 및 SAN) 사이에 제공되어, 플립-플롭을 형성하기 위해 접속되는, 메인 비트 라인 프리챠지 회로(P1), pMOS 트랜지스터(TP20,TP21)와 nMOS 트랜재스터(Tn26내지 Tn27)를 포함한다. 프리챠지 회로(P1및 P2)의 각각은 Vcc/2-레벨로 상응하는 감지 증폭기의 입력/출력 모드를 프리챠지한다.
제3도의 타이밍 챠트를 참조하면, 상기 DRAM의 데이터 판독 동작을 설명한다.
데이터 판독 동작 이전의 리셋 주기 동안에, 워드 라인(SWL) 및 메모리 스위칭 신호(TG) 모두가 로우 레벨에 있게 되고, 각각의 감지 증폭기의 입력/출력 모드는 Vcc/2로 프리챠지된다.
다음은, 프리챠지 회로(P1및 P2)가 비활성화된다면, 한 워드 라인, 예를 들어, SWL0은 하이 레벨로 되기 위해 선택된다. 더욱이, 스위칭 신호(TG0)는 로우 레벨이 된다. 결과적으로, 상기 워드 라인(SWL0)과 서브-비트 라인(SBL0) 사이의 교차점에 위치된 메모리 셀(MC0)이 선택되고, 그에 따라 서브-비트 라인(SBL0)의 전위는 상기 선택된 메모리 셀(MC0)에 저장된 데이터에 상응하는 전위와 같이 된다. 다른 한편으로, 서브-감지 증폭기(17a)의 보다 낮은 측면 상에 위치한 서브-비트 라인(SBL0)은 프리챠지 레벨을 유지한다. 따라서, 서브-감지 증폭기(17a)의 입력/출력 모드에서 전위차가 발생한다. 상기 조건하에, 판독 신호(RS)가 활성화되기 때문에, 트랜지스터(Tn22및 Tn23)는 전도된다. 결과적으로, 상기 전위차는 메인 비트 라인 쌍(MBL 및 MBLb)에 전달된다. 감지 증폭기는 구동 라인(SAP 및 SAN)은 활성화 레벨로 되고, 메인 비트 라인 쌍(MBL 및 MBLb)의 레벨은 메인 감지 증폭기(18a)에 의해 증폭된다.
그 이후에, 판독 신호(RS)는 로우 레벨로 되고, 기록 신호(WS)는 하이 레벨이 되며, 메인 비트 라인 쌍(MBL 및 MBLb)의 각각의 레벨이 트랜지스터(Tn24및 Tn25)를 통해 서브-비트 라인(SBL0)에 전달되기 때문에, 데이터는 메모리 셀(MC0)에 재기록 된다.
상기 메모리 블록(MB)에 있어서, 메인 감지 증폭기(18a)로부터 상부 회로 부분의 모두는 칩 영역을 보다 감소시키기 위해 nMOS 구조로 구성되어 있음을 이해할 수 있다. 결과적으로, 서브-감지 증폭기(17a)는 데이터를 재기록 하기 위한 기능을 갖지 않는다. 그러나, 칩 내의 미세한 증가가 허용될 수 있다면, 서브-감지 증폭기(17a)는 메인-감지 증폭기(18a)로 대치될 수 있다.
다른 한편으로, 주변 회로에 있어서, 기록 신호(WS)가 하이 레벨에 있을 때 시간 주기(T1) 동안에 칼럼 디코더(12)에 대한 어드레스가 연속으로 변화하여 연속으로 스위치 회로(10)를 선택하기 때문에, 메인 비트 라인 쌍(MBL 및 MBLb)은 연속으로 출력된다. 데이터 전달이 종료될 때, 기록 신호(WS)는 로우 레벨로 셋트되기 때문에, 각각의 메인 비트 라인 쌍(MBL, MBLb)은 Vcc/2로 프리챠지된다. 그 이후에, 상기 기술한 것 처럼, 메모리 스위칭 신호(TG1)가 하이 레벨로 되기 때문에, 연속되는 방식으로 데이터가 판독된다.
그러나, 상기 기술한 메모리에 있어서, 스위치 신호(TG0내지 TG4)가 활성화 레벨로 되도록 하기 위한 신호가 스위칭될 때마다 초기화하기 위해 각각의 메인 비트 라인 쌍(MBL, MBLb)은 프리챠지되어야 한다. 따라서, 선택된 워크 라인에 접속된 모든 셀로부터 연속으로 데이터가 판독될 수 없기 때문에, 제3도의 t4에 의해 표시된 것 처럼, 데이터 판독 동작에 리셋 시간 주기가 필요하게 된다.
따라서, 본 발명의 목적은 종래의 반도체 메모리 장치에 비해 판독 효율이 보다 증가된 반도체 메모리 장치를 제공하는 것이다.
본 발명의 반도체 장치는 다수의 서브-비트 라인; 상기 다수의 서브-비트 라인에 공통으로 제공되어, 상기 다수의 서브-비트 라인 중 제1서브-비트 라인으로부터 데이터 신호를 수신하는 감지 증폭기; 상기 감지 증폭기에 동작하도록 결합되어, 상기 감지 증폭기의 출력을 수신하기 위한 메인-비트 라인; 상기 메인-비트 라인 상에 나타나는 데이터를 래치하기 위해 제공된 데이터 래치 회로와; 상기 데이터 래치 회로에 래치된 데이터를 판독하기 위해 상기 데이터 래치 회로가 액세스되는 동안에 상기 다수의 서브-비트 라인 중 제2서브-비트 라인의 데이터 신호를 상기 감지 증폭기에 전달하는 수단을 포함한다.
본 발명의 다른 반도체 메모리 장치는 다수의 서브-비트 라인; 상기 다수의 서브-비트 라인에 공통으로 제공된 감지 증폭기; 상기 감지 증폭기에 결합된 메인-비트 라인; 기록될 제1데이터를 임시로 래치하는 데이터 래치 회로; 상기 제1데이터에 응답하여 상기 서브-비트 라인 중 제1서브-비트 라인을 상기 감지 증폭기가 구동시킬 수 있도록 상기 데이터 래치 회로의 제1데이터를 상기 메인-비트 라인에 전달하기 위한 제1수단과; 제2데이터에 응답하여 상기 서브-비트 라인 중 제2서브-비트 라인을 상기 감지 증폭기가 구동시킬 수 있도록, 상기 데이터 래치 회로가 기록될 제2데이터를 래치하기 위해 제어되는 동안 상기 메인-비트 라인으로부터 상기 데이터 래치 회로를 분리시키기 위한 제2수단을 포함한다.
상기 기술한 것 처럼, 메인 비트 라인의 데이터가 래치 회로에 의해 래치될 때, 메인 비트는 자유롭게 되어, 더 이상의 메인 비트 라인의 데이터가 유지되지 않아야 한다. 따라서, 판독 데이터가 래치 회로에 의해 래치된 이후에, 메인 비트 라인이 초기화될 수 있기 때문에, 다음 서브-비트 라인은 즉시 액세스될 수 있다. 결과적으로, 메인 비트 라인의 초기화 시간 주기(t1)는 필요하지 않게 된다.
본 발명의 상기 및 다른 목적, 장점 및 특징은 첨부된 도면을 참조하여 보다 상세하게 설명한다.
제4도는 본 발명의 제1실시예에 따른 DRAM의 블록 다이어그램을 개략적으로 도시한 도면이다. 제1도에 도시된 참조 부호와 동일한 참조 부호는 동일 또는 유사한 구성의 유닛으로 나타내는 도면 부호를 이용하고, 그에 따른 설명은 생략한다. 상기 실시예에 있어서, 메모리 블록(MB)으로부터 유도된 각각의 메인 비트 라인 쌍(MBL, MBLb)은 데이터 래치 회로(1)에 각각 접속된다. 그 데이터 래치 회로(1)에는 데이터 기록 신호(DAWT), 데이터 판독 신호(DART) 및 데이터 래치 신호(DATG)가 각각 공통으로 공급된다. 상기 신호(DATG)가 활성화 레벨 상태에 있을 때, 메인 비트 라인 쌍(MBL, MBLb)은 데이터 래치 회로(1)에 전기적으로 접속되어 있다. 이 시간에서, 데이터 판독 신호(DART)가 활성화 레벨이 될 때, 메인 비트 라인 쌍(MBL, MBLb)에 나타나는 데이터는 데이터 래치 회로(1)에서 래치되고, 데이터 판독 라인(DRL)에 전달된다. 반면에, 데이터 기록 신호(DAWT)가 활성화 라인에 있을 때, 데이터 기록 라인(DWL)의 데이터는 데이터 래치 회로(1)에서 래치되고, 메인 비트 라인 쌍(MBL, MBLb)에 전달된다. 데이터 판독 라인(DRL) 및 데이터 기록 라인(DWL)은 스위치 회로(2)에 각각 접속된다. 그들 스위치 회로(2)는 스위치 선택 신호(YSW)에 응답하여 제어되고, 신호(YSW)가 활성화 레벨이 될 때, 라인(DRL 및 DWL)을 데이터 판독 버스(DRB) 및 데이터 기록 버스(DWB)에 각각 접속시킨다. 그 각각의 스위치 선택 신호(YSW)는 스위치 선택 회로(3)에 의해 발생된다. 그 스위칭 선택 회로(3)는 한 전달 신호를 스위치 선택 신호(YSW)에 보완적으로 발생한다. 이전 단(prestages)의 회로(3)의 전달 신호(YSWb)는 이후 단(3)에 입력된다. 또한, 어드레스 정보(AD), 클럭 신호(CLK) 및 리셋 신호(RST)는 상기 스위치 선택 회로(3)에 공통으로 공급된다. 상기 데이터 판독 버스(DRB) 및 데이터 기록 버스(DWB)가 데이터 판독/기록 증폭기(6)에 접속되어 있기 때문에, 판독 데이터/기록 데이터는 그 데이터 판독/기록 증폭기(6)와 입력/출력 핀(8) 사이의 입력/출력 버퍼(7)를 통해 공급된다.
스위치 선택 회로(3)가 상기 기술된 것 처럼 배열되기 때문에, 그들 모든 스위치 회로는 리셋 신호(RST)에 의해 설정될 수 있기 때문에, 스위치 선택 회로(3)는 신호(YSW)가 비활성 되도록 설정된다. 어드레스 정보(AD)에 응답하여, 어드레스 정보를 나타내는 스위치 선택 회로(3)는 신호(YSW)가 하이 레벨이 되도록 강요한다. 그러므로, 스위치 선택 회로(3)는 전달 신호(YSWb)를 로우 레벨로 설정한다. 이후 단의 회로(3)는 로우 레벨로 전달 신호(YSW)를 입력하고, 하이 레벨로 그 신호(YSW)를 출력한다. 즉, 스위치 선택 회로(3)는 시프트 레지스터로서 기능을 할 수 있다. 예를 들어, 어드레스 정보에 선택된 스위치 선택 회로(3-0)가 신호(YSW0)를 하이 레벨로 설정하기 때문에, 스위치 회로(2-0)가 선택된다. 클럭 신호(CLK)에 응답하여, 다음 스위치 선택 회로(3-1)가 작동된다. 결과적으로, 스위치 선택 회로가 연속으로 활성화 상태로 되기 때문에, 상응하는 스위칭 회로는 연속으로 턴-온된다.
또한, 메모리 블록(MB)의 내부 배열이 제2도와 동일하기 때문에, 그 내부 배열이 생략됨을 주목한다.
지금, 제5도를 참조하면, 각각의 데이터 래치 회로(1)는 메인 비트 라인 쌍(MBL 및 MBLb)에 대해서 nMOS 트랜지스터(MN1및 MN2)를 포함한다. 데이터 래치 신호(DATG)는 그들 nMOS 트랜지스터(MN1및 MN2)의 게이트에 공급된다. 그 트랜지스터(MN1및 MN2)에는 인버터(IV1및 IV2)가 접속된다. 한 nMOS 트랜지스터(MN6)는 인버터(IV1)의 출력에 접속되고, nMOS 트랜지스터(MN7)는 인버터(IV2)에 접속된다. 데이터 판독 신호(DART)가 활성화 될 때, 그들 nMOS 트랜지스터(MN6및 MN7)가 활성화되기 때문에, 플립-플롭(R1)은 인버터(IV1및 IV2)에 의해 형성된다. 인버터(IV1)의 출력은 인버터(IV3)를 통해 데이터 판독 라인(DRL)에 접속된다. 인버터(IV2)의 출력은 더미 인버터(IV4)에 접속된다. 이는 인버터(IV1및 IV2)의 출력의 로드 용량이 서로 동일하게 되도록 제공되는 것이다. 반면에, 인버터(IV5)의 출력은 nMOS 트랜지스터 (MN3)에 접속된다. 인버터(IV6)의 출력은 nMOS 트랜지스터(MN4)에 접속된다. 또한, 인버터(IV6)는 nMOS 트랜지스터(MN5)를 통해 라인(DWL)에 접속된다. 즉, 다른 플립-플롭(R2)은 인버터(IV5및 IV6)에 의해 형성된다. 데이터 기록 신호(DAWT)가 활성화될 때, 인버터(IV5)의 출력은 메인 비트 라인(MBLb)에 접속되고, 인버터(IV6)의 출력은 메인 비트 라인(MBL)에 접속된다. nMOS 트랜지스터(MN5)는 기록 모드가 선택되지 않을 때 플립-플롭(R2)에 데이터 기록 라인(DWL)의 고임피던스 상태를 전달하지 않기 위해 작은 저항기로서 기능을 할 수 있다.
데이터 판독 동안, 신호(DART)는 활성화 하이 레벨이 된다. 상기 상태 동안, 데이터 래치 신호(DATG)가 한-쇼트 펄스(one-shot pulse)로서 발생되기 때문에, 메인 비트 라인 쌍(MBL, MBLb)의 판독 데이터는 플립-플롭(R1)에 래치된다. 다시 말해서, 데이터 판독 신호(DART)가 하이 레벨[신호(DAWT)가 로우 레벨 상태]로 되기 때문에, 트랜지스터(MN6및 MN7)는 온 상태가 되어, 선택된 메모리 셀의 데이터는 플립-플롭(R1)에 기록된다. 신호(DATG)가 로우 레벨로 복귀될 때, 트랜지스터(MN1및 MN2)가 턴-오프되기 때문에, 메인 비트 라인 쌍은 래치 회로(1)로부터 분리된다. 플립-플롭(R1)으로 부터의 출력, 즉 인버터(IV1)로 부터의 출력은 인버터(IV2)를 통해 데이터 판독 라인(DRL)에 전달된다.
반면에, 데이터 기록 동작 동안에, 데이터 판독 신호(DART)가 로우 레벨로 되고, 데이터 기록 신호(DAWT)가 하이 레벨로 되기 때문에, 기록 데이터는 데이터 기록 라인(DWL)에서 플립-플롭(R2)으로 래치된다. 플립-플롭(R2)에 기록된 데이터는 데이터 래치 신호(DATG)가 하이 레벨로 될 때 메인 비트 라인 쌍(MBL, MBLb)에 전달된다.
제6도를 참조하면, 스위치 회로(2)는 pMOS 트랜지스터(Mp1, Mp2), nMOS 트랜지스터(Mn8및 Mn9)와, 인버터(IV7)를 포함한다. 트랜지스터(Mp1, Mn8)는 데이터 판독 라인(DRL)과 데이터 판독 버스(DRB) 사이에 제공되고, 다른 한 쌍의 트랜지스터(Mp2및 Mn9)는 데이터 기록 라인(DWL)과 데이터 기록 버스(DWB) 사이에 제공된다. 스위치 선택 신호(YSW)는 nMOS 트랜지스터(Mn8및Mn9)의 게이트에 결합되고, 스위치 선택 신호(YSW)의 반전 신호는 pMOS 트랜지스터(Mp1, Mp2)의 게이트에 결합된다. 따라서, 스위치 선택 신호(YSW)가 로우 레벨에 있을 때, 모든 트랜지스터가 비활성화되기 때문에, 데이터 판독 라인(DRL)과 데이터 판독 버스(DRB) 사이의 신호 경로와, 데이터 기록 라인(DWL)과 데이터 기록 버스(DWB) 사이의 신호 경로는 각각 비 활성화 된다. 역으로, 스위치 선택 신호(YSW)가 하이 레벨이 될 때, 모든 트랜지스터가 활성화되기 때문에, 데이터 판독 라인(DRL)과 데이터 판독 버스(DRB) 사이의 신호 경로와, 데이터 기록 라인(DWL)과 데이터 기록 버스(DWB) 사이의 신호 경로는 각각 전도 상태가 되고, 따라서, 데이터는 각각의 신호 경로를 통해 전송된다.
제7도를 참조하면, 스위치 선택 회로(3)는 데이터 플립-플롭(DFF) 및 어드레스 디코더(AD)에 의해 배열된다. 그 어드레스 디코더(AD)는 어드레스 정보를 수신하고, 그 어드레스 디코더(AD)가 선택될 때, 어드레스 디코더(AD)는 로우 레벨을 출력한다. 그 어드레스 디코더(AD)는 상기 기술한 경우 이외의 경우에도 하이 레벨을 출력한다. 반면에, 전달 신호(YSWb-1)는 트랜지스터(Mp3및 Mn10)에 의해 배열된 게이트(G3)를 통해 NAND 회로(NAND1)에 입력된다. 그 NAND 회로(NANND1)는 어드레스 디코더(AD)의 출력과 전달 신호(YSWb-1)를 입력하고, 노드(S)에 접속된다. 이 노드(S)는 인버터(IV9)를 통해, pMOS 트랜지스터(Mp6) 및 nMOS 트랜지스터(Mn11)에 의해 배열된 게이트(G4)에 접속된다. 상기 노드(S)는 pMOS 트랜지스터(Mp4) 및 nMOS 트랜지스터(Mn12)에 의해 배열된 게이트(G5)에 더 접속된다. 인버터(IV11)의 출력은 다른 인버터(IV12)에 접속된다. 인버터(IV11) 및 인버터(IV12)는 전달 신호(YSWb) 및 스위치 선택 신호(YSW)를 각각 출력한다. 그 인버터(IV11)의 출력은 NOR 회로(NOR1)에 더 접속된다. 그 NOR 회로(NOR1)는 리셋 신호(RST) 및 전달 신호(YSWb)를 입력한다. 그 NOR 회로(NOR1)의 출력은 pMOS 트랜지스터(Mp5) 및 nMOS 트랜지스터(Mn13)에 의해 배열된 게이트(G6)에 접속된다. 그 게이트(G6)는 게이트 인버터(IV11)의 입력에 접속된다. 한 클럭 신호(CLK)는 게이트(G3, G4, G5, G6)에 입력된다. 클럭 신호(CLK)가 하이 레벨로 될 때, 게이트(G3) 및 게이트(G6)는 개방되고, 클럭 신호(CLK)가 로우 레벨로 될 때, 게이트(G4) 및 게이트(G5)는 개방된다.
전달 신호(YSWb-1)가 하이 레벨이 되고, 어드레스 디코더(AD)의 출력이 하이 레벨이 될 때, NAND 회로(NANND1)는 클럭 신호(CLK)의 상승 엣지에 응답하여 노드(S)에서 로우 레벨을 출력한다. 다음에, 노드(S)에서 로우 레벨은 클럭(CLK)의 하강 엣지의 수신에 따라 게이트(G5)를 통해 통과한다. 결과적으로, 스위치 선택 신호(YSW)는 로우 레벨로 설정되고, 전달 신호(YSWb)는 하이 레벨로 설정된다. 어드레스 디코더(AD)가 로우 레벨이 되거나, 전달 신호(YSWb-1)의 레벨이 로우 레벨이 될 때, NAND 회로(NANND1)는 다른 출력 레벨에 관련되지 않는 클럭(CLK)의 상승 엣지의 수신에 따라 노드(S)에서 하이 레벨을 출력한다. 다음은, 클럭 신호(CLK)의 하강 엣지에 응답하여, 게이트(G5)가 노드(S)의 하이 레벨을 통과시키기 때문에, 스위치 선택 신호(YSW)는 하이 레벨로 설정되고, 전달 신호(YSWb)는 로우 레벨로 설정된다. 리셋 신호(RST)의 하이 레벨이 입력될 때, NOR 회로(NOR1)가 로우 레벨을 반드시 출력하기 때문에, 전달 신호(YSWb)는 하이 레벨로 설정된다.
다음은, 제4도에 도시된 DRAM 메모리의 동작을 설명한다. 처음에, 리셋 신호(RST)가 스위치 선택 회로(1)의 모두에 입력되기 때문에, 각각의 스위치 선택 신호(YSW)는 로우 레벨로 설정되고, 전달 신호(YSWb)는 하이 레벨로 설정된다.
다음에, 예를 들어, 스위치 선택 회로(3-0)가 어드레스 정보에 의해 선택될 때, 회로(3-0)의 어드레스 디코더(AD)의 출력은 로우 레벨이 된다. 따라서, 스위치 선택 회로(3-0)는 하이 레벨을 갖는 스위치 선택 신호(YSW-0)와, 로우 레벨을 갖는 전달 신호(YSWb-0)를 출력한다. 따라서, 하이 레벨에서 스위치 선택 신호(YSW-0)에 응답하여, 스위치 회로(2-0)는 활성화되고, 데이터 래치 회로(1-0)는 전기적으로 데이터 판독/기록 증폭기(6)에 접속되어, 데이터 전달 동작을 실행한다. 그러면, 로우 레벨에서 전달 신호(YSWb-0)가 이후 단에서 스위치 선택 회로(3-1)에 입력되기 때문에, 스위치 선택 회로(3-1)는 하이 레벨을 갖는 스위치 선택 신호(YSW-1)와, 1 클럭 이후에, 로우 레벨을 갖는 전달 신호(YSWb-1)를 출력한다. 동시에, 하이 레벨을 갖는 전달 신호(YSW-3)가 스위치 선택 회로(3-0)에 입력되고, 회로(3-0)의 어드레스 디코더(AD)의 출력이 로우 레벨로 턴되기 때문에, 스위치 선택 신호(YSW-0)는 로우 레벨로 설정되고, 전달 신호(YSWb-0)는 상기 기술한 1 클럭에 응답하여 하이 레벨로 설정된다. 결과적으로, 스위치 회로(2-0)는 데이터 래치 회로(1-0)를 데이터 판독/기록 증폭기(6)와 분리되고, 스위치 회로(2-1)가 활성화되기 때문에, 상기 기술한 것 처럼, 하이 레벨을 갖는 전달 신호(YSW)가 선택된 스위치 선택 회로로부터 이후 단의 스위치 선택 회로에 매 1 클럭마다 연속으로 출력되기 때문에, 데이터 래치 회로(1)는 데이터 판독/기록 증폭기(6)와 연속으로 접속된다. 상기 기술한 동작에 따라, 데이터 래치 회로(1-0, 1-1, 1-2 및 1-3) 내의 메모리 셀의 정보는 일련의 방법으로 선택된 어드레스에서 메모리 셀로부터 판독된다.
지금, 제8도를 참조하면, 동작이 데이터 판독 모드에 있을 때, 데이터 판독 신호(DART)는 하이 레벨로 된다. 제3도를 참조하여 이전에 설명한 것 처럼, 선택된 메모리 셀의 데이터는 메인 비트 라인 쌍(MBL0-3, MBLb0-3)의 각각으로 판독된다. 그 이후에, 신호(WS)는 하이 레벨이 되고, 메인 비트 라인 쌍의 데이터는 증폭되고, 데이터 래치 신호(DATG)는 한-쇼트 신호로 발생되면, 각각이 판독된 데이터는 데이터 래치 회로(1-0 내지 1-3)로 페치되며, 그 후에, 데이터 판독 라인(DBL0-3)에 전달된다. 반면에, 스위치 선택 회로(3-0)는 신호(YSW-0)에 의해 활성화되고, 스위치 회로(2-0)가 활성화되도록 한다. 결과적으로, 래치 회로(1-0)에서 래치된 판독 데이터는 연속으로 판독되도록 개시한다. 상기 데이터가 판독되는 동안, 그 각각의 메인 비트 라인 쌍(MBL0-3, MBLb0-3)이 초기화되고, 그 후 신호(TG1)가 활성화되기 때문에, 다음 서브 비트 라인(SBL1)에 나타나는 데이터는 전송되고, 판독된 데이터는 재기록 된다.
래치 회로(1)에서 래치된 데이터의 판독 동작이 종료될 때, 데이터 래치 신호(DATG)가 다시 생성되고, 신호(TG1)에 상응하는 메모리 셀로부터 유도되기 때문에, 데이터 판독 동작은 계속된다. 결과로서, 제8도에 도시된 것 처럼, 메인 비트 라인 쌍의 초기화 주기는 마스크될 수 있기 때문에, 데이터 판독 동작은 임의 간섭 없이 계속될 수 있다.
제9도를 참조하면, 데이터 기록 신호(DAWT)가 하이 레벨로 활성화되고, 기록 데이터가 워드 라인의 선택 이전에 일련의 방법으로 입력/출력 핀(8)에 입력되며, 그에 따라, 그들 기록 데이터는 래치 회로(1)로 연속으로 래치된다. 상기 동작 동안, 워드 라인이 선택되고, 워드 라인에 의해 선택된 메모리 셀 데이터가 감지 및 재기록 되며, 데이터 래치 신호(DATG)는 기록 데이터가 래치 회로(1)에서 수집될 때의 시간에서 발생된다. 결과적으로, 기록 데이터는 각각의 메인 비트 라인 쌍에 전달되고, 그후, 메모리 셀에 기록된다. 비록, 초기화 동작이 메인 비트 라인 쌍을 위해 후에 실행된다 해도, 래치 회로(1)가 분리되기 때문에, 연속된 기록 데이터는 래치 회로(1)에 연속으로 래치될 수 있다.
제10도는 제1실시예에 따라 데이터 래치 신호(DATG) 발생 회로의 회로 다이어그램이다. 제11도는 데이터 래치 신호(DATG) 발생 회로에 대한 타이밍 챠트를 나타낸다. 카운터(CA)는 타이밍 신호(C1내지 C4)를 발생하기 위해 클럭 신호(CLK)를 주파수 분할한다. 타이밍 신호(C1및 C2)는 NAND 회로(D2)에 공급되고, 상기 NAND 회로(D2)의 출력은 활성 하이 레벨을 갖는 기록 인에이블 신호(WM)에 응답하여 제어된다. 반면에, 타이밍 신호(C3및 C4)는 NAND 회로(D3)에 공급되고, 상기 NAND 회로(D3)의 출력은 활성 하이 레벨을 갖는 판독 인에이블 신호(RM)에 응답하여 제어된다. 결과적으로, 데이터 래치 신호(DATG)는 NAND 회로(NAND2및 NAND3)로부터 유도된 출력을 입력하기 위해 NAND 회로(NAND4)에 의해 발생되고, 상기 데이터 래치 신호(DATG)는 데이터 판독 동작 및 데이터 기록 동작 동안에, 상이한 타이밍을 갖는다. 상기는 모든 데이터가 데이터 기록 동작 동안에, 메모리에 기록되지 않지만, 판독 데이터가 정의된 이후에, 원래의 데이터를 이용하여 데이터의 일부가 재기록 되기 때문에, 재생 동작은 충분히 실행될 수 있는 데, 즉 데이터 기록 동작 동안에, 데이터 래치 신호(DATG)를 발생한다.
제12도는 본 발명의 제2실시예에 따라 메모리에 이용되는 데이터 래치 신호(DATG) 발생 회로를 도시한 회로 다이어그램이다. 카운터(CA)는 클럭 신호(CLK)를 입력하여, 타이밍 신호(C1내지 C4)를 발생한다. 그들 타이밍 신호(C1내지 C4)의 반전된 신호의 수신에 따라, 데이터 래치 신호(DATG)는 NAND 회로(D5)에 의해 발생된다.
제12도의 데이터 래치 신호(DATG) 발생 회로가 적용되는 메모리의 데이터 판독 사이클 및 데이터 기록 사이클을 제13도 및 제14도를 참조하여 각각 설명한다.
상기 데이터 사이클 동안에, 데이터 래치 신호(DATG)의 상승 상태의 정면 반 주기(front half period) 동안에 스위치 선택 신호(YSW)를 상승하여 선택된 메모리 셀의 정보는 메인 비트 라인 쌍(MBL 및 MBLb)의 레벨이 충분히 정의될 수 있는 상태 하에서 데이터 판독/기록 증폭기(6)에 전송된다. 데이터 기록 사이클 동안에, 기록 동작은 기록 신호(DATG)가 상승된 이후에 바로 실행된다. 데이터 래치 신호(DATG)가 긴 시간 주기 동안에 상승되기 때문에, 기록되는 데이터에 상응하는 레벨은 실제로 긴 시간 주기 동안에 메인 비트 라인 쌍(MBL 및 MBLb)에 기록될 수 있다. 결과적으로, 메모리 셀에 대한 기록 레벨이 개선될 수 있는 장점이 있다. 또한, 데이터 래치 신호(DATG)가 동일한 시간 주기 동안, 심지어 기록 사이클 및 판독 사이클 동안에 활성화 되기 때문에, 상기 데이터 래치 신호 발생 회로의 회로 장치는 간단화할 수 있다. 그러나, 실제의 경우에 있어서, 그 사이클이 제1실시예와 동일한 데이터 판독 동작 및 데이터 기록 동작 동안에 분할되지 않기 때문에, 그 사이클은 판독 데이터가 충분히 정의된 이후에 데이터 기록 동작이 실행되기 위하여 충분히 연장되어야 한다.
제1도는 종래의 DRAM을 도시한 개략적인 블록 다이어그램.
제2도는 제1도의 DRAM에 도시된 메모리 블록(MB)의 회로 다이어그램.
제3도는 제1도에 표시된 DRAM의 판독 동작을 나타내기 위한 타이밍 챠트.
제4도는 본 발명의 제1실시예에 따른 DRAM을 도시한 개략적인 블록 다이어그램.
제5도는 제4도의 DRAM에 이용된 래치 회로의 회로 다이어그램.
제6도는 제4도의 DRAM에 이용된 스위치 회로의 회로 다이어그램.
제7도는 제4도의 DRAM에 이용된 스위치 선택 회로의 회로 다이어그램.
제8도는 제4도에 도시된 DRAM의 데이터 판독 동작을 나타내기 위한 타이밍 챠트.
제9도는 제4도에 도시된 DRAM의 데이터 기록 동작을 나타내기 위한 타이밍 챠트.
제10도는 제4도에 표시된 데이터 래치 신호를 생성하기 위한 회로 다이어그램.
제11도는 제4도의 DRAM에 이용된 데이터 래치 신호 발생 회로의 데이터 래치 신호 발생 타이밍을 설명하는 타이밍 챠트.
제12도는 다른 데이터 래치 신호 발생 회로를 도시한 회로 다이어그램.
제13도는 제12도의 데이터 신호 발생 회로에 의해 DRAM에 대한 데이터 판독 타이밍 챠트.
제14도는 제12도의 데이터 래치 신호 발생 회로에 의해 DRAM에 대한 데이터 기록 타이밍 챠트.
* 도면의 주요부분에 대한 부호의 설명
MB : 메모리 블록
MBL-i, MBLb-i(i=0, 1,...) : 메인-비트 라인 쌍
10-i : 스위치 회로 DB, DBb : 데이터 버스 쌍
SWL : 워드 라인 선택 신호 YSW-i : 스위치 선택 신호
TG0내지 TG3: 메모리 스위칭 신호 12 : 칼럼 디코더
13 : 로우 디코더 14 : 데이터 판독/기록 증폭기
15 : 입력/출력 버퍼 16 : 입력/출력 핀
본 발명은 상기 설명된 실시예에 한정하지 않을 뿐만 아니라, 변경될 수 있음을 알 수 있다. 예를 들어, 서브-비트 라인 및/또는 워드 라인의 전체 수는 적당히 변경될 수 있다. 또한, 메인 비트 라인 배열의 오직 4세트가 본 실시예에서 이용될 수 있다. 선택적으로, 상기 메인 비트 라인 배열은 최소한 두 셋트는 충분히 된다. 또한, 상술한 실시예는 각각의 배선 라인에서 레벨이 하이 레벨 또는 로우 레벨로 정의되는 것으로 설명되었다. 선택적으로 그들 레벨들은 적당히 변경될 수 있다. 따라서, 그들 pMOS 트랜지스터/nMOS 트랜지스터의 특성 및 전도 형태는 상기 레벨 변경에 따라 변화될 수 있다.
이전에 상세히 설명된 것 처럼, 메인 비트 라인의 감지 동작은 데이터가 판독 및 기록되는 동안 실행될 수 있고, 그 데이터는 어떤 간섭 없이 판독/기록 될 수 있다. 결과적으로, 본 발명은 데이터 전송 효율을 증가시킬 수 있는 장점을 제공할 수 있다.
Claims (8)
- 반도체 메모리 장치에 있어서, 다수의 서브-비트 라인; 상기 다수의 서브-비트 라인에 공통으로 제공되어, 상기 다수의 서브-비트 라인 중 제1서브-비트 라인으로부터 데이터 신호를 수신하는 감지 증폭기; 상기 감지 증폭기에 동작하도록 결합되어, 상기 감지 증폭기의 출력을 수신하기 위한 메인-비트 라인; 상기 메인-비트 라인 상에 나타나는 데이터를 래치하기 위해 제공된 데이터 래치 회로와; 상기 데이터 래치 회로에 래치된 데이터를 판독하기 위해 상기 데이터 래치 회로가 액세스되는 동안에 상기 다수의 서브-비트 라인 중 제2서브-비트 라인의 데이터 신호를 상기 감지 증폭기에 전달하는 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제1항에 있어서, 상기 감지 증폭기는 상기 다수의 비트 라인의 상기 제2비트 라인의 데이터 신호에 응답하여, 상기 데이터 래치 회로가 액세스되는 동안 상기 메인-비트 라인을 구동시키는 것을 특징으로 하는 반도체 메모리 장치.
- 제1항에 있어서, 상기 감지 증폭기에 응답하여 상기 메인-비트 라인을 구동시키기 위해 결합된 부가 감지 증폭기를 더 포함하고, 상기 데이터 래치 회로는 상기 부가 감지 증폭기가 상기 메인-비트 라인을 구동시킨 이후에 상기 메인-비트 라인 상의 데이터를 래치하도록 동작되는 것을 특징으로 하는 반도체 메모리 장치.
- 반도체 메모리 장치에 있어서, 다수의 서브-비트 라인; 상기 다수의 서브-비트 라인에 공통으로 제공된 감지 증폭기; 상기 감지 증폭기에 결합된 메인-비트 라인; 기록될 제1데이터를 임시로 래치하는 데이터 래치 회로; 상기 제1데이터에 응답하여 상기 서브-비트 라인 중 제1서브-비트 라인을 상기 감지 증폭기가 구동시킬 수 있도록 상기 데이터 래치 회로의 제1데이터를 상기 메인-비트 라인에 전달하기 위한 제1수단과; 제2데이터에 응답하여 상기 서브-비트 라인 중 제2서브-비트 라인을 상기 감지 증폭기가 구동시킬 수 있도록, 상기 데이터 래치 회로가 기록 될 제2데이터를 래치하기 위해 제어되는 동안 상기 메인-비트 라인으로부터 상기 데이터 래치 회로를 분리시키기 위한 제2수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 반도체 메모리 장치에 있어서, 다수의 서브-비트 라인을 각각 갖는 다수의 그룹으로 분할되는 다수의 서브-비트 라인; 상기 서브-비트 라인 각각을 교차하는 다수의 워드 라인; 상기 서브-비트 라인과 상기 워드 라인의 교차점에 배치된 다수의 메모리 셀; 상기 그룹 중 관련된 한 그룹에 공통으로 각각 제공되어, 상기 그룹중 상기 관련된 그룹에 속하는 상기 서브-비트 라인의 제1서브-비트 라인으로부터 데이터 신호를 수신하는 다수의 감지 증폭기; 상기 감지 증폭기의 관련된 감지 증폭기에 동작할 수 있도록 각각 결합된 다수의 메인-비트 라인; 상기 메인-비트 라인의 상기 관련된 메인-비트 라인 상에 나타나는 데이터를 래치하기 위해 상기 메인-비트 라인의 관련된 메인-비트 라인에 각각 제공된 다수의 데이터 래치 회로와; 각각의 데이터 래치 회로가 내부에 래치된 데이터를 판독하기 위해 액세스되는 동안에, 상기 감지 증폭기 중 상응하는 감지 증폭기에 상기 그룹의 각각에 속하는 상기 서브-비트 라인의 제2서브-비트 라인의 데이터 신호를 전달하는 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제5항에 있어서, 상기 데이터 래치 회로는 상기 데이터 래치 회로에 직렬로 래치된 데이터를 판독하기 위한 순서로 액세스되는 것을 특징으로 하는 반도체 메모리 장치.
- 반도체 메모리 장치에 있어서, 다수의 제1서브-비트 라인; 다수의 제2서브-비트 라인; 상기 다수의 제1 및 제2서브-비트 라인에 각각 제공된 제1 및 제2감지 증폭기; 상기 제1 및 제2감지 증폭기에 각각 제공된 제1 및 제2메인-비트 라인; 상기 제 1 및 제2메인-비트 라인에 각각 제공된 제1 및 제2데이터 래치 회로; 상기 제1 및 제2데이터 래치 회로에 제공된 데이터 판독 버스; 상기 제1 및 제2데이터 래치 회로에 제공된 데이터 기록 버스; 상기 다수의 제1서브-비트 라인 중 제1서브-비트 라인으로부터 제1판독 데이터를 상기 제1증폭기가 수신하고, 상기 다수의 제2서브-비트 라인 중 상기 제1서브-비트 라인으로부터 제2판독 데이터를 상기 제2증폭기가 수신하며, 상기 제1메인-비트 라인 상에 나타나는 상기 제1판독-데이터를 상기 제1데이터 래치 회로가 래치하고, 상기 제2메인-비트 라인 상에 나타나는 상기 제2판독-데이터를 상기 제2데이터 래치 회로가 래치하며, 상기 제1 및 제2데이터 래치 회로가 상기 제1 및 제2데이터 래치 회로에서 래치된 상기 제1 및 제2판독-데이터를 상기 데이터 판독 버스로 판독되도록 액세스되는 동안 상기 다수의 제1 및 제2서브-비트 라인의 상기 제2서브-비트 라인을 액세스하기 위해 상기 다수의 제1서브-비트 라인으로부터 그 제2서브-비트 라인으로 스위칭하고, 상기 다수의 제2서브-비트 라인의 제1서브-비트 라인으로부터 그 제2서브-비트 라인으로 스위칭하도록 하기 위한 판독 수단과; 상기 제1메인-비트 라인을 통해 상기 제1데이터 래치 회로에 래치된 제1기록-데이터를 상기 다수의 제1서브-비트 라인 중 상기 제1서브-비트 라인에 전달하고, 상기 제2메인-비트 라인을 통해 상기 제2데이터 래치 회로에 래치된 제2기록-데이터를 상기 다수의 제2서브-비트 라인 중 상기 제1서브-비트 라인에 전달하고, 상기 다수의 제1 및 제2서브-비트 라인 중 상기 제2서브-비트 라인으로 각각 기록되는 제3기록-데이터 및 제4기록 데이터를 래치하기 위해 상기 제1 및 제2데이터 래치 회로가 래치되는 동안에, 상기 다수의 제1 및 제2서브-비트 라인 중 제2서브-비트 라인을 액세스하기 위해 상기 다수의 제1서브-비트 라인 중 제1서브-비트 라인으로부터 그 제2서브-비트 라인으로 스위칭하고, 상기 다수의 제2서브-비트 라인 중 제1서브-비트 라인으로부터 그 제2서브-비트 라인으로 스위칭하도록 하기 위한 기록 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제7항에 있어서, 상기 데이터 래치 회로는 데이터 래치 신호, 판독 신호 및 기록 신호를 입력하고, 상기 데이터 래치 회로는, 상기 판독 신호가 활성화에 의해 형성되고, 상기 판독 신호가 활성화되는 동안 상기 데이터 래치 신호가 활성화될 때 제1플립-플롭 내의 상기 판독 데이터를 래칭하는 상기 제1플립-플롭과, 상기 기록 신호가 활성화됨으로써 상기 데이터 기록 라인에 나타나는 상기 기록 데이터를 래칭하고, 상기 기록 데이터 신호가 활성화되는 동안에 상기 데이터 래치 신호가 활성화될 때 제2플립-플롭의 래칭된 데이터를 상기 메인-비트 라인에 전달하는 제2플립-플롭을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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