KR100203930B1

KR100203930B1 - Semiconductor chip having a metal wiring

Info

Publication number: KR100203930B1
Application number: KR1019960034255A
Authority: KR
Inventors: 윤종화; 최치영
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1996-08-14
Filing date: 1996-08-14
Publication date: 1999-06-15
Also published as: KR19980015040A

Abstract

본 발명은 복수 개의 논리 회로 소자들과, 상기 논리 회로 소자들과 전기적으로 연결되어 있으며 각각 이격되어 형성된 복수 개의 금속 배선을 갖는 반도체 칩에 있어서, 상기 금속 배선들이 복수 개씩의 금속 패드들을 갖는 것을 특징으로 하는 패드가 형성된 금속 배선을 갖는 반도체 칩을 제공함으로써, 제품 설계 수정 및 개선시 시간적인 손실을 최소화하여 주어 적기의 제품 개발 및 양산 도입을 가능케 하는 효과를 나타내는 것을 특징으로 한다.The present invention provides a semiconductor chip having a plurality of logic circuit elements, and a plurality of metal lines electrically connected to the logic circuit elements and spaced apart from each other, wherein the metal lines have a plurality of metal pads. By providing a semiconductor chip having a metal wiring formed with a pad, thereby minimizing time loss during product design modification and improvement, it has the effect of enabling timely product development and mass production introduction.

Description

Semiconductor chip with padded metal wiring

본 발명은 반도체 칩에 관한 것으로, 더욱 상세하게는 반도체 칩의 상면에 형성된 금속 배선 상에서의 테스트가 가능하도록 하여 반도체 소자의 논리 회로 구성을 전체적 또는 부분적으로 정확하게 검사할 수 있는 패드가 형성된 금속 배선을 갖는 반도체 칩에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor chip, and more particularly, to a metal wiring on which a pad is formed, which enables a test on a metal wiring formed on an upper surface of the semiconductor chip to inspect the logic circuit configuration of the semiconductor device in whole or in part. It relates to a semiconductor chip having.

일반적으로 반도체 칩의 개발은 제조된 반도체 칩의 검사와 분석을 통하여 설계 오류를 검증해내는 반복적인 작업의 수행으로 이루어진다. 정확한 검사와 분석을 통하여 설계 상의 오류를 수정하고 개선함으로써 완전한 구조의 반도체 칩이 개발되는 것이다. 따라서 반도체 칩에 대한 검사는 매우 중요하다고 할 수 있다. 더욱이 정확한 검사와 분석을 대책 수립 및 개선 방향 결정을 신속하게 이룸으로써 경쟁력있는 반도체 제품 생산을 실현할 수 있다.In general, the development of a semiconductor chip consists of an iterative task of verifying a design error through inspection and analysis of the manufactured semiconductor chip. By correcting and correcting design errors through accurate inspection and analysis, a fully structured semiconductor chip is developed. Therefore, the inspection of the semiconductor chip is very important. Furthermore, accurate inspections and analysis can be quickly established to determine countermeasures and direction for improvement, thereby producing competitive semiconductor products.

또한 반도체 칩에 대한 검사는 반도체 칩의 개발 단계에서 뿐만 아니라 반도체 칩을 생산하기 위한 웨이퍼 공정에서도 필수적이다. 웨이퍼 공정은 높은 정확도가 요구되기 때문에 웨이퍼 공정의 진행이 완료된 후 얻을 수 있는 반도체 칩 수율이 낮다. 따라서 불량 반도체 칩을 어셈블리(assembly) 공정의 진행 전에 선별해 내는 것이 중요하다.In addition, inspection of the semiconductor chip is essential not only in the development stage of the semiconductor chip but also in the wafer process for producing the semiconductor chip. Since wafer processing requires high accuracy, the semiconductor chip yield that can be obtained after the wafer process is completed is low. Therefore, it is important to screen out defective semiconductor chips before the assembly process.

통상적인 반도체 칩에 대한 검사는 웨이퍼 공정의 각 공정 단계를 거칠 때마다 여러 가지가 실시된다. 예를 들면, 웨이퍼 상에 형성된 막의 두께, 접합 깊이, 분산저항, 오염 검사, 및 전기적 검사 등등이 실시된다. 그 중에서 전기적 검사는 소자에 바늘 같은 탐침을 짚을 수 있는 프루브 머신, 적당한 전압 및 전류, 극성을 소자에 거는 스위치 박스, 결과를 보여주는 오실로스코프가 이용된다.Inspection of conventional semiconductor chips is carried out in various ways as each step of the wafer process passes. For example, the thickness of the film formed on the wafer, the bonding depth, the dispersion resistance, the contamination inspection, the electrical inspection, and the like are performed. Among them, the electrical test uses a probe machine with a needle-like probe on the device, a switch box with the appropriate voltage and current and polarity on the device, and an oscilloscope showing the results.

도 1은 종래 기술에 따른 반도체 칩상의 금속 배선들을 나타낸 개략도이다. 도 1을 참조하면, 금속 배선(30)들이 각각 소정의 간격으로 이격되어 형성되어 있다. 그리고 금속 배선(30)의 일측은 논리 회로 소자들, 예컨대 낸드(NAND)나 인버터(INV)회로와 전기적으로 연결되어 있다.1 is a schematic diagram showing metal wirings on a semiconductor chip according to the prior art. Referring to FIG. 1, the metal wires 30 are formed to be spaced apart at predetermined intervals, respectively. One side of the metal line 30 is electrically connected to logic circuit elements, such as a NAND or an INV circuit.

상기와 같은 기존의 내부 금속 배선(30)은 단순히 각각의 논리 회로 소자들을 연결해주는 기능만을 수행한다. 상기 낸드나 인버터 등 논리 회로 소자의 특성을 칩 차원에서 평가하기 위하여 금속 배선(30)에 직접적으로 검사를 실시하는 것은 사실상 불가능하다. 금속 배선(30)이 탐침이 접촉할 만한 영역을 갖지 못하고 있기 때문이다. 따라서 웨이퍼 차원 또는 패키지 차원에서 제품의 특성 검증 및 불량 분석을 위한 금속 배선(30)의 특정 노드(node)에 대한 시험 방법이 없다. 그러므로 제품의 설계 에러 또는 공정 결함에 의해 불량이 발생되어도 이를 검증, 분석하는 것은 용이하지 않다.The existing internal metal wiring 30 as described above simply performs a function of connecting the respective logic circuit elements. In order to evaluate the characteristics of the logic circuit elements such as the NAND and the inverter at the chip level, it is virtually impossible to directly inspect the metal wiring 30. This is because the metal wiring 30 does not have an area where the probe can contact. Therefore, there is no test method for a specific node of the metal wire 30 for product characterization and defect analysis at wafer level or package level. Therefore, even if a defect occurs due to a design error or a process defect of a product, it is not easy to verify and analyze it.

결국 특정한 소자 및 전체적인 논리 회로 구성에 대한 전기적 검사를 반도체 차원 또는 웨이퍼 차원에서 실시하는 것은 어렵다. 그렇기 때문에 반도체 칩의 논리 회로 구성에 대한 전기적 검사는 리드 프레임에 실장된 상태나, 또는 반도체 칩을 패키징(packaging)한 상태로 진행되어야만 정확한 검사를 실시할 수 있었다. 특히, 완전한 논리 회로를 갖는 반도체 칩을 설계하기 위해서는 제작과 검사, 그리고 에러의 수정 등의 반복적인 작업이 진행되어야 했다. 어떠한 논리 회로 구성을 검사하기 위해서 복잡한 반도체 칩 실장 공정 또는 패키지 공정을 거쳐야하고, 그 상태로 검사가 완료되어야만 논리 회로의 설계 오류를 정확하게 검증해 낼 수 있었다. 그러나 이러한 검사 공정을 진행하기 위한 일련의 준비 공정과 검사 공정에 있어서 공정상의 결함으로 발생되는 결과를 배제시킬 수는 없다. 결국 설계 오류의 정확한 검증 및 분석이 어렵기 때문에 확고한 신뢰성을 갖지 못한 상태에서 개선업무가 이루어지고 있는 실정이다.As a result, it is difficult to conduct electrical inspections at the semiconductor or wafer level for specific devices and overall logic circuit configurations. Therefore, the electrical inspection of the logic circuit configuration of the semiconductor chip can be accurately performed only when the semiconductor chip is packaged in the lead frame or the semiconductor chip is packaged. In particular, in order to design a semiconductor chip with a complete logic circuit, iterative tasks such as fabrication, inspection, and error correction have to be performed. In order to inspect any logic circuit configuration, a complicated semiconductor chip mounting process or a packaging process must be performed, and the inspection can be completed to accurately verify the design error of the logic circuit. However, it is impossible to exclude the result of process defects in a series of preparation and inspection processes for carrying out such an inspection process. As a result, it is difficult to accurately verify and analyze design errors. Therefore, improvement work is performed without firm reliability.

따라서 본 발명의 목적은 논리 회로를 구성하는 반도체 칩의 금속 배선의 각 노드와 특정 포인트에 대한 검사를 가능케 함으로써, 각 노드 및 논리 회로 소자의 제반 특성을 측정하여 설계시의 목표값에 대비하여 어떠한 차이와 현상을 보이며, 그 원인이 무엇인지에 대하여 알아낼 수 있으며, 공정의 진행 중에 발생되는 전기적 불량의 발생 부분을 정확히 측정해 낼 수 있는 금속 배선을 갖는 반도체 칩을 제공하는데 있다.Accordingly, an object of the present invention is to enable the inspection of each node and specific points of the metal wiring of the semiconductor chip constituting the logic circuit, thereby measuring various characteristics of each node and the logic circuit element to prepare for the target value at design time. The present invention provides a semiconductor chip having a metal wiring, which can show differences and phenomena, find out what is the cause thereof, and accurately measure the occurrence of electrical defects occurring during the process.

제1도는 종래 기술에 따른 금속 배선을 나타낸 개략도.1 is a schematic view showing a metal wiring according to the prior art.

제2도는 본 발명에 따른 패드가 형성된 금속 배선을 갖는 반도체 칩을 설명하기 위한 개략도.2 is a schematic view for explaining a semiconductor chip having a metal wiring with pads according to the present invention.

제3도는 본 발명에 따른 패드가 형성된 금속 배선을 갖는 반도체 칩의 패드 배열을 설명하기 위한 개략도.3 is a schematic view for explaining a pad arrangement of a semiconductor chip having a metal wiring with pads according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10, 20, 30 : 금속 배선 12, 22 : 금속 패드10, 20, 30: metal wiring 12, 22: metal pad

상기 목적을 달성하기 위한 본 발명에 따른 패드가 형성된 금속 배선을 갖는 반도체 칩은 복수 개의 논리 회로 소자들과, 상기 논리 회로 소자들과 전기적으로 연결되어 있으며 각각 이격되어 형성된 복수 개의 금속 배선을 포함하는 반도체 칩에 있어서, 상기 금속 배선들이 복수 개씩의 금속 패드들을 갖는 것을 특징으로 한다.A semiconductor chip having a metal wiring with pads according to the present invention for achieving the above object includes a plurality of logic circuit elements, and a plurality of metal wirings electrically connected to the logic circuit elements and spaced apart from each other. In the semiconductor chip, the metal lines have a plurality of metal pads.

이하, 첨부 도면을 참조하여 본 발명에 따른 패드가 형성된 금속 배선을 갖는 반도체 칩을 보다 상세하게 설명하고자 한다.Hereinafter, a semiconductor chip having a metal wiring with pads according to the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 따른 패드가 형성된 금속 배선을 갖는 반도체 칩을 설명하기 위한 개략도이다.2 is a schematic view for explaining a semiconductor chip having a metal wiring with a pad according to the present invention.

도 2를 참조하면, 금속 배선(10)들이 각각 소정의 거리로 이격되어 형성되어 있다. 각각의 금속 배선(10)상에는 사각 형상의 금속 패드(12)가 형성되어 있다. 그리고 각각의 금속 패드(12)들은 지그재그형태로 배열되어 있다. 각각의 금속 배선(10)들의 일측은 논리 회로 소자, 예컨대 낸드 회로 또는 인버터 회로와 연결된다. 낸드 회로 또는 인버터 회로 등, 논리 회로 소자들과 전기적으로 연결되어진 금속 배선들은 전기적 신호의 입력 및 출력의 경로가 된다.Referring to FIG. 2, the metal wires 10 are formed to be spaced apart from each other by a predetermined distance. A rectangular metal pad 12 is formed on each metal wiring 10. Each of the metal pads 12 is arranged in a zigzag form. One side of each metal wiring 10 is connected with a logic circuit element, such as a NAND circuit or an inverter circuit. Metal wires electrically connected to logic circuit elements, such as NAND circuits or inverter circuits, become paths for input and output of electrical signals.

상기 금속 패드(12)들은 탐침이 안정적으로 접촉이 가능한 크기를 갖고 있다. 예컨대 본 발명의 실시예에서는 약 5㎛×5㎛의 크기로 형성될 수 있다.The metal pads 12 are sized to allow the probe to be stably contacted. For example, in the embodiment of the present invention may be formed to a size of about 5㎛ 5㎛.

도 3은 본 발명에 따른 패드가 형성된 금속 배선을 갖는 반도체 칩의 패드 배열을 설명하기 위한 개략도이다.3 is a schematic diagram illustrating a pad arrangement of a semiconductor chip having a metal wiring with pads according to the present invention.

도 3을 참조하면, 금속 배선(20)상에 금속 패드(22)가 형성되어 있으며, 상기 금속 패드(22)들은 지그재그 형태로 배열되어 있다. 이때 금속 배선들(20)의 분포 밀도가 균일하도록 일정한 간격으로 금속 패드(22)가 배열되어 있다.Referring to FIG. 3, metal pads 22 are formed on the metal wires 20, and the metal pads 22 are arranged in a zigzag form. At this time, the metal pads 22 are arranged at regular intervals so that the distribution density of the metal lines 20 is uniform.

상기한 논리 회로 소자들에 대한 검사는 금속 배선 상에 형성된 금속 패드에 탐침을 접촉시킴으로써 각각의 논리 회로 소자에 대한 전기적 테스트가 가능하다. 그리고 전체적인 논리 회로 구성의 검사 시에는 필요한 입력측 금속 배선상의 금속 패드와 출력측 금속 배선상의 금속 패드에 탐침을 접촉시켜 검사할 수 있다. 어느 특정 부분의 논리 회로 소자에서 다른 논리 회로 소자까지의 전기적인 검사도 가능한 것이다.Inspection of the logic circuit elements described above enables electrical testing of each logic circuit element by contacting the probe with a metal pad formed on the metal wiring. In the inspection of the overall logic circuit configuration, the probe can be inspected by contacting the metal pad on the input metal wiring and the metal pad on the output metal wiring. Electrical inspection of any particular part of the logic circuit elements to other logic circuit elements is also possible.

상기 패드가 형성된 금속 배선을 갖는 반도체 칩은 웨이퍼 또는 패키지 상태의 반도체 칩 차원에서 신호 파형, 전류 및 전압의 수준, 시간특성 등과 같은 검사를 가능하게 하고 이에 따라 제품의 불량이 근본적인 설계 에러에 의한 것인지 혹은 공정 결함에 의한 특성 변경에 의한 것인지에 대한 정확한 평가를 가능하게 하여준다. 또한 이러한 불량 분석에 대한 확실한 신뢰를 획득한 상태에서 신속하게 개선 방향 결정을 실행함으로써, 제품 설계 수정 및 개선시 시도와 에러의 계속적인 진행의 반복으로 인한 시간적인 손실을 최소화하여 주어 적기의 제품 개발 및 양산도입을 가능케 하여주는데 기여할 수 있다. 특히 최초 시장 도입 제품이나 신뢰성 시험용 반도체 칩 등, 설계에 참고 자료가 없는 시제품에 상당한 활용 가치가 있는 것이다.The semiconductor chip having the metal wiring formed with the pad enables inspection such as signal waveforms, current and voltage levels, time characteristics, etc. at the level of the semiconductor chip in a wafer or package state, and accordingly, whether product defects are caused by fundamental design errors. Or it enables accurate evaluation of whether the property is changed by the process defect. In addition, by promptly making improvement direction decisions with a clear confidence in such failure analysis, timely product development can be minimized by minimizing time loss due to repetitive attempts and errors in product design modification and improvement. And contribute to enabling mass production. This is especially valuable for prototypes that do not have reference materials in their designs, such as first-to-market products or semiconductor chips for reliability testing.

또한 공정의 진행 중에 발생된 반도체 칩의 전기적인 불량을 정확하게 검사를 할 수 있어 이상이 발생된 반도체 칩을 정확하게 선별해 낼 수 있으므로, 생산성 향상에 크게 기여할 수 있다.In addition, it is possible to accurately inspect the electrical defects of the semiconductor chip generated during the process, it is possible to accurately select the semiconductor chip in which the abnormality occurs, it can contribute significantly to the productivity improvement.

부가적으로 다층 배선 구조에서 반도체 칩 내의 금속 배선의 분포를 균일하게 배열, 예컨대 일정한 간격을 갖는 지그재그 형태로 배열하여줌으로써, 에칭 비율 차에 의하여 반도체 조립 공정에서 발생될 수 있는 로딩 효과(loading effect)발생을 방지해 주는 기능도 아울러 수행하게 된다.Additionally, in the multilayer wiring structure, the distribution of the metal wirings in the semiconductor chip is arranged in a uniform arrangement, for example, in a zigzag form with a certain spacing, so that a loading effect that can be generated in the semiconductor assembly process due to the difference in etching rates. The function to prevent the occurrence will also be performed.

따라서, 본 발명의 구조에 따르면, 제품 설계 수정 및 개선시 시간적인 손실을 최소화하여 주어 적기의 제품 개발 및 양산 도입을 가능케 할 수 있으며, 생산성을 크게 향상시킬 수 있는 이점(利點)이 있다.Therefore, according to the structure of the present invention, it is possible to minimize the time loss during product design modification and improvement to enable timely product development and mass production introduction, there is an advantage that can greatly improve the productivity (利點).

Claims

A semiconductor chip having a plurality of logic circuit elements and a plurality of metal wires electrically connected to the logic circuit elements and spaced apart from each other, wherein the metal wires have a plurality of metal pads, and each metal A semiconductor chip having a metal wire with a pad formed thereon, wherein the pads are arranged in a zigzag form.

The semiconductor chip according to claim 1, wherein the metal pads have a quadrangular shape.