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KR0173782B1 - 전기 또는 전자회로의 성형에 사용되는 세라믹기판 - Google Patents

전기 또는 전자회로의 성형에 사용되는 세라믹기판 Download PDF

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KR0173782B1
KR0173782B1 KR1019900015989A KR900015989A KR0173782B1 KR 0173782 B1 KR0173782 B1 KR 0173782B1 KR 1019900015989 A KR1019900015989 A KR 1019900015989A KR 900015989 A KR900015989 A KR 900015989A KR 0173782 B1 KR0173782 B1 KR 0173782B1
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ceramic
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요시로오 구로미쓰
마꼬도 도리우미
미찌오 유자와
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나가노 다께시
미쓰비시 긴조꾸 가부시기가이샤
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Publication date
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Publication of KR910008854A publication Critical patent/KR910008854A/ko
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Abstract

주로 질화알루미튬으로 이루어진 물질로 형성된 세라믹판과, 알루미늄 또는 알루미늄합금으로 형성되어 그곳에 접속되는 도전로를 구비하기 위해 전기한 세라믹판의 한쪽 면에 접합되는 전도성 아일런드로 구성되어, 알루미늄 또는 알루미늄합금 아일런드가 세라믹기판의 전체중량을 감소시키며, 열응력의 반복에 대한 내성을 향상시키는 전기 또는 전자회로용 세라믹 기판.

Description

전기 또는 전자회로의 성형에 사용되는 세라믹 기판
제1도는 종래의 세라믹 기판 구조를 나타내는 단면도.
제2도는 반복하중과 정하중으로 여러 가지 금속 및 합금의 강도를 나타내는 그래프.
제3도는 본발명에 의한 세라믹 기판의 구조를 나타내는 단면도.
제4도는 각 전도성 금속아일런드와 금속방열판 사이의 두께비로 세라믹 기판의 변형을 나타내는 그래프.
제5도는 알루미늄함유량으로 세라믹 기판에 가해지는 열사이클의 횟수를 나타내는 그래프.
제6도는 본발명에 의한 다른 세라믹 기판의 구조를 나타내는 단면도.
*도면의 주요부분에 대한 부호의 설명
11,21 : 세라믹판 12,13 : 전도성 금속아일런드
12a,13a : 동 또는 니켈막 14,24 : 방열판
15 : 땜납접합합금 16,17 : 회로부품
21a : 산화알루미늄막 22 : 표면막
23 : 전도성 금속아일런드패턴 25a,25b : 땜납접합합금블록
본발명은 전기 또는 전자회로의 성형에 사용되는 세라믹 기파네 관한 것으로, 보다 상세하게는 세라믹 판 위에 배치되는 도전성 아일런드(condutive island)에 관한 것이다.
제2도에 표시된 바와 같이, 전형적인 세라믹 기판의 예는, 2개의 동판(2), (3) 사이에 끼워진 산화알루미늄의 세라믹판(1)과, 방열판(heat sink)(4)으로 구성된다.
동판(2), (3)은 액상접합현상(liquid phase bonding phenomenon)에 의해 세라믹판 (1)의 양면에 접합된다.
즉, 동판(2), (3)의 접합면은 먼저 산화되어, 세라믹판(1)의 양면위에 적층된다.
동판 (2), (3)이 적층된 세라믹판이 1065∼1085℃로 가열되는 사이에, 동과 산화동이 융용되어, 동-산화동의 공융(共融)현상에 의해 세라믹판(1)에 동판(2), (3)이 접합된다.
동판(2), (3) 중의 하나는 회로부품 사이의 도전로(conduction path)를 구비하고 있으며 다른 하나는 450℃ 이하에서 방열판부재(4)에 납땜된다.
전기 또는 전자회로는 복합작업을 수행하도록 되어 있으므로, 단일 세라믹 기판 위에 다수의 회로부품이 조립되어 있다.
그러므로 전기 또는 전자회로는 무겁게 되는 경향에 있지만, 전자장치의 소형화를 위하여 전기 또는 전자회로의 중량을 저감시키는 것이 요구되고 있다.
따라서 제작자는 가벼운 세라믹 기판을 찾고 있지만, 종래의 세라믹 기판에서는 중량에 문제점이 있다.
또한 , 종래의 세라믹 기판은 열응력의 반복에 대한 내성(耐性)이 작다는 다른 문제점이 있다.
전기 또는 전자회로가 기동되어 작업을 수행할 때에는 회로부품에서 다량의 열이 발생되어, 세라믹 기판을 통해 열이 전파되어 방사되는데, 동판(2), (3)은 열팽창계 수가 세라믹판(1)과 다르므로, 세라믹판은 열응력을 받게 된다.
그후, 전기 또는 전자회로의 기동이 정지되면, 열이 발생하제 않게 되어, 세라믹판은 열응력이 해제된다.
따라서, 전기 또는 전자회로내에 열사이클(heat cycle)이 발생하므로, 세라믹 기판은 반복적으로 열응력을 받게 된다.
열응력은 세라믹판(1)에 균열을 야기시켜, 최악의 경우는 세라믹 기판을 파손시킨다.
따라서 본발명의 주요목적은 중량이 저감된 세라믹 기판을 제공하는 것이다.
본발명의 다른 주요목적은 열응력의 반복에 대한 내성이 큰 세라믹 기판을 제공하는 것이다.
본발명의 발명자들은, 동(copper)이 다른 어떤 금속이나 합금보다 정하중(static load)에 대한 강도가 크지만. 이들 금속이나 합금보다 반복하중에 대한 피로한도(fatique limit)가 작다는 것을 발견하였다.
즉, 동은 반복하중에 대한 금속재료의 여유강도(margin of the strength to be left)가 제2도에 표시된 바와 같이 다른 어떤 금속이나 합금보다 급속하게 감소된다.
반복하중이 세라믹판을 파괴시키는 임계치에 도달하면, 어떤 금속이나 합금의 여유강도는 그 위에 장착된 전기부품을 지지하기에 충분히 크지만. 동은 상대적으로 작은 여유강도만이 남게 된다.
비중이 동보다 작은 이들 금속과 합금중의 하나로 전도성 아일런드가 형성되면, 종래의 세라믹 기판 고유의 문제점들이 해결된다.
이러한 목적을 달성하기 위하여, 본발명은 알루미늄 또는 알루미늄합금의 전도성 아일런드를 형성하는 것을 제안한다.
본발명에 따라서, (a) 주로 질화알루미늄으로 이루어진 물질로 형성된 세라믹판과 (b) 세라믹판의 한쪽면에 접합되며 알루미늄 또는 알루미늄합금으로 형성되고 그곳에 접속되는 적어도 하나의 회로부품을 위한 도전로를 구비하는 전도성 아일런드드로 구성된 전기 또는 전자회로의 성형에 사용되는 세라믹 기판이 제공된다.
이하, 본발명의 바람직한 실시예에 대하여 첨부도면을 참조하여 상세하게 설명한다.
[제1실시예]
제3도를 참조하면, 본발명을 구현하는 세라믹 기판이 세라믹판(11), 전도성 금속아일런드(12), (13) 및 금속방열판(14)으로 구성되어 있다.
세라믹판(11)은 약 95%의 질화알루미늄(AIN)과, 약 5%의 산화이트륨(Y2O3) 및 불가피 불순물을 함유하며, 전도성 금속아일런드(12), (13)와 금속방열판(14)이 세라믹판(11)의 양면에 땜납넙합합금(15)으로 접합되어 있다.
전도성 금속아일런드(12)는 통상 직사각형의 상면을 보유하며, 전도성 금속아일런드(13)는 전도성 금속아일런드(12)의 뒤에 연장되도록 통상 (ㄴ)형상의 상면을 보유한다.
질화알루미늄의 열전도도는 50∼270Watt/(meter×Kelvin)(이하, W/m·K라 함)의 범위로서, 15∼20W/m·K 범위인 산화알루미늄의 열전도도 보다 크다.
전도성 금속아일런드(12), (13)는 서로 전기적으로 절연되어 동 또는 니켈로 도금되어 있다.
예를 들어, 이산반도체(discrete semiconductor)장치와, 반도체직접회로장치 등과 같은 회로부룸(16), (17)이 각각 동 또는 니켈막(12a), (13a)에 납땜되어 있으며, 동 또는 니켈막(12a), (13a)은 회로부품(16), (17)과 전도성 금속아일런드(12), (13)사이에 접착력을 개선시킨다.
본 실시예에서, 동 또는 니켈막(12a), (13a)은 전도성 금속아일런드(12), (13)의 상면전체에 피복되어 있지만, 회로부품(12), (13)과의 접촉면적에만 동 또는 니켈이 도금되어도 좋다.
다른 전도성 금석도 도금에 사용될 수 있다.
동 또는 니켈로 도금된 전도성 금속아일런드(12), (13)는, 알루미늄-마그네슘-크롬합금, 알루미늄-망간합금, 알루미늄-니켈합금, 및 알루미늄-붕소합금 등으로 이루어진 군(群)에서 선택된 알루미늄합금 또는 알루미늄으로 형성된다.
알루미늄과 알루미늄합금은 150~250W/m·K 범위의 큰 열전도도를 보유하고 있다.
알루미늄과 알루미늄합금의 열전도도는 동의 열전도도(390W/m·K)보다 약간 낮지만, 알루미늄과 알루미늄합금은 동보다 비중이 훨씬 작다.
전도성 금속아일런드(12), (13)의 패턴과 세라믹 기판(11)상의 점유면적은 전기 또는 전자회로에 좌우되며, 본발명에 의한 실제 세라믹 기판에는 여러 가지 배치가 이루어진다.
땜납접합합금(15)은, 알루미늄-실리콘합금, 알루미늄-실리콘-마그네슘합금, 알루미늄-게르마늄합금 및 알루미늄-실리콘-게르마늅합금으로 이루어진 군에서 선택된 알루미늄합금으로서, 각각의 전도성 금속아일런드(12), (13) 또는 방열판(14)과 함께 박막 또는 피복시이트의 형상으로 되어 있다.
그러나, 충분한 크기의 접착력을 부여하는 한 다른 땜납접합합금이 사용될 수도 있다.
본 발명에 의해 여러 가지 시험편이 제조된다.
세라믹판은 폭이 약 50mm, 길이가 약 75mm, 두께가 약 0.63mm이다.
세라믹판은 5%의 Y2O3와 95%의 A1N으로 이루어지지만, 그 내부에는 불가피 불순물이 함유될 수 있다.
금속방열판(14)은 폭이 약 50mm, 길이가 약 75mm, 두께가 약 3mm이다.
전도성 금속아일런드(12), (13)와 금속방열판(14)은 알루미늄 또는 알루미늄합금으로 형성된다.
알루미늄합금의 조성은 표 1에 표시되어 있다.
금속방열판(14)과 전도성 금속아일런드(12), (13)는 로울링법(rolling process)에 의해 제조되며, 몇몇의 아일런드와 방열판은 땜납접합합금(15)으로 동시에 피복된다.
이와 같이 피복된 땜납접합합금(15)은 두께가 약 30μm이며, 또한 땜납접합합금(15)이 박막형상으로도 제조되어 다른 시험편에 사용된다.
그 땜납접합합금(15)의 조성은 표 1에 표시되어 있다.
각 세라믹판(11)은 그 양면에 방열판(14)과 아일런드(12), (13)가 적충되고 필요하다면, 세라믹판(11)과 방열판(14) 또는 전도성 금속아일런드(12), (13) 사이에 박막형상의 땜납접합합금(15)이 개재된다.
이와 같이 부수구성층이 적층된 모든 세라믹판(11)은, 진공속에서 430∼610℃의 범위인 땜납접합합금의 용융온도까지 가열된 후에, 약 10분간 유지된다.
각 세라믹판(11)은 부수금속방열판과 부수전도성 금속아일런드(12), (13)에 접합된다.
또한, 이와 같이 접합된 적층구조는 열처리를 위해 350℃로 30분간 유지된 후에, 노(爐)내에서 접차적으로 냉각되어, 최종적으로 아일런드(12), (13)는 무전해도금법에 의해 약 3μm 두께로 동 또는 니켈에 의해 도금된다.
이와 같이하여, 본발명에 의해, 시험편 (1)∼(10)이 성형된다.
비교를 위하여, 종래의 세라믹 기판이 성형되어, 표 1에 부호 (11)로 표시되어 있다.
즉, 세라믹판(1)은 순도 96%인 산화알루미늄(Al2O3)으로 형성되며, 그 치수는 폭 50mm, 길이 75mm, 두께 0.63mm이다.
세라믹판(1)의 앙면에는 각각 폭 45mm, 길이 70mm, 두께 03mm인 무산소동판(2), (3)이 배치된다.
무산소동판(2), (3) 사이에 끼워진 세라믹판(1)은 산소 1%와 아르곤 99%로 구성되어 1075℃로 유지되는 산화분위기내에 50분간 배치되어, 동판(2), (3)이 산화되어서 그 표면위에 산화동(Cu2O)이 생성된다.
동과 산화동이 공융혼합물(eutectic mixture)을 형성하므로, 동판(2), (3)은 세라믹판(1)에 접합된다.
박막형상의 Sn-60%Pb 땜납접합합금(5)은, 폭 50mm, 길이 75mm, 두께 3mm인 방열판(4)과 동판(3) 사이에 배치된다.
방열판(4)은 무산소동으로 형성된다.
박막형성의 땜납접합합금(5)은 적당한 고온까지 가열되어, 방열판(4)이 동판(3)에 납땜된다.
시험편 (1)∼(11)은 125℃까지 가열된 후에 -55℃까지 냉각된다.
냉각후의 온도상승에 의해 열사이클이 형성되어, 세라믹판(1) 또는 세라믹판(11)내에 균열이 발생할 때까지 열사이클이 반복된다.
이러한 평가법은 반도체 제조에는 잘 알려져 있는 것이다.
이러한 평가에 있어서, 열사이클을 20회 반복하여, 세라믹판(1), (11)에 어떤 균열이 발생하였는지 아닌지가 관찰된다.
균열이 발생하지 않으면, 다시 20회의 열사이클을 반복한다.
관찰결과가 표 2에 표시되어 있다.
각 시험편 (1)∼(11)의 열전도도는 레이저플래싱(laser-flashing)법에 의해 측정되고, 종래의 세라믹 기판에 대한 중량비는 각 시험편 (1)∼(10)마다 계산된다.
열전도도와 중량비는 표2에 표시되어 있다.
표 2에서 알 수 있듯이, 본 발명에 의한 세라믹 기판은 열사이클의 반복에 대한 내성이 증가되고 중량이 감소되어 있다.
이것은 세라믹 기판이 질화알루미늄의 세라믹판(11)과, 알루미늄 또는 알루미늄합금의 전도성 금속아일런드(12), (13)와의 조합으로 성형되었기 때문이다.
일반적으로, 전류전달의 입장에서는 두께가 큰 것이 바람직하지만, 중립면으로부터의 거리가 길면 모멘트가 크게 발생하므로, 두꺼운 전도성 금속아일런드 (12), (13)는 세라믹판(11)에 미치는 응력이 크게 되는 원인이 된다.
따라서, 서비스시간주기로 볼 때 얇은 전도성 금속아일런드(12), (13)가 바람직하다.
세라믹판(11)의 두께(t)에 대한 각 아일런드의 두께(t)의 비는 임계치보다 작아야 하며, 각 아일런드의 단면적은 폭과 길이에 의해 보상된다.
세라믹판이 전도성 금속아일런드와 금속방열판 사이에 끼워지면, 전도성 금속아일런드에 의해 야기되는 모멘트의 일부는 금속방열판에 의해 야기되는 역모멘트(connter-moment)에 의해 상쇄된다.
이것은 각 아일런드의 두께(t)가 임의점에서 방열판의 두께(t)와 적절히 평행되었음을 의미한다.
두께(t), (t)가 적절하게 선택되면, 세라믹 기판은 신뢰도가 저하하지 않고 서비스타미(service time)이 길게 된다.
제4도는 세라믹 기판의 변형을 t/t의 비로 나타내고 있다.
실험은 산화알루미늄으로 형성된 세라믹판으로 수행되었지만, 질화알루미늄판을 사용하는 실험에서도 동일한 경향이 발생한다.
제4도에서, 삼각형은 4인치×4인치 세라믹 기판을 나타내며, 원은 각각 폭 30mm, 길이 70mm인 세라믹 기판을 나타낸다.
모든 세라믹 기판은 두께가 0.635mm이고, 각 산화알루미늄판의 양면은 2개의 알루미늄판 사이에 끼워진다.
세라믹 기판에 가해지는 열사이클은, 125℃에서 30분간, -40℃에서 30분간 사이의 루우프를 반복한다.
열사이클의 인가는, 모멘트와 모멘트방향에 반대되는 역모멘트 사이의 차에 의해 세라믹 기판을 휘게 한다.
최소변형은 제4도에 표시된 바와 같이 t/t=1의 비율에서 발생하며, t/t=1에서의 최소변형은, 모멘트가 역모멘트로 평형되므로, 평형점의 존재를 적절하게 유지한다.
전도성 금속아일런드의 점유면적이 감소되면, 평형점이 t/t=1의 비율로부터 이동되므로, 그 비율을 평형점으로 조절하여 서비스시간주기를 연장시킨다.
아일런드와 방열판의 알루미늄함유량은 열사이클의 반복에 대한 내성에 영향을 미친다.
제5도는 세라믹 기판에 가해지는 열사이클의 횟수를 알루미늄 함유량으로 나타낸다.
원은 세라믹판과 알루미늄판 사이의 접합후에 어닐링(annealing)처리를 하지 않은 세라믹 기판을 나타내고, 점(dot)은 접합후에 400℃에서 6시간 어닐링처리를 실시하여 성형된 세라믹 기판을 나타낸다.
모든 세라믹 기판은 1인치×1인치의 정사각형이고, 두께가 0.4mm로 형성되어 있다.
망간함유량이 증가되면, 내성이 증가되지만, 내성은 어닐링처리에 의해 개선된다. 아일런드(12), (13)와 방열판(14)으로 알루미늄합금이 사용되면, 열사이클에 대한 내성을 개선시키기 위하여 적절한 어닐링처리가 수행되어야 한다.
[제2실시예]
제6도에는, 주로 질화알루미늄으로 구성되고 산화알루미늄막(21a)이 피복되어 있는 세라믹판(21)과, 산화알루미늄막(21a)을 피복하는 표면막(22)과 전도성 금속아일런드패턴(23)과, 금속방열판(24) 및 전도성금속아일런드패턴(23)과 금속방열판(24)을 세라믹판(21)의 양면에 접합하는 땜납접합합금블록(25a), (25b)로 이루어진 본 발명에 다른 세라믹 기판이 표시되어 있었다.
본 실시예에 있어서, 세라믹판(21)은 한가지 이상의 산화성물질을 함유하는 질화알루미늄으로 형성되지만, 순수한 질화알루미늄이 사용될 수도 있었다.
본 실시예에서, 산화성물질은 0.1∼10중량%의 범위이며, 산화알루미늄막(21a)은 두께가 0.2∼20μm이다.
산화성물질을 함유하는 알루미늄분말이 세라믹판(21)을 제조하기 위하여 소결되며, 산화성물질은 소결제품 또는 세라믹판(21)의 밀도를 개선시킨다.
밀도가 크면 기계적강도가 크게되어, 본 발명에 의한 세라믹 기판은 쉽게 파괴되지 않는다.
또한, 산화성물질은 세라믹판(21)의 표면부의 산화를 촉진시켜 산화알루미늄막(21a)이 급속하게 형성되도록 한다.
산화성물질이 0.1중량% 이하이면, 밀도의 개선이 거의 달성되지 않아, 급속한 산화가 발생되지 않는다.
그러나, 산화성물질이 10중량% 이상이면 세라믹판(21)의 열전도도를 저하시키므로, 산화성물질의 함유량은 0.1∼10중량%범위가 바람직하다.
산화알루미늄막(21a) 은 세라믹판(21)의 표면산화에 의해 형성되는데, 표면산화는 산소분압이 10 ∼1기압이고 수증기압이 10 기압이하인 산화분위기에서 110∼1500℃로 수행된다.
산화주기는 산화알루미늄막(21a)의 두께에 좌우된다.
산화알루미늄막(21a)의 이점은 표면막과 관련시켜 이하에 설명한다.
그러나, 산화알루미늄막(21a)의 두께가 0.2μm이하이면, 상기한 이점은 거의 나타나지 않으며, 산화알루미늄막의 두께가 20μm이상이면 세라믹판(21)의 열전도도가 저하된다.
전도성 금속아일런드패턴(23)과 방열판(24)은, 알루미늄-망간합금, 알루미늄-니켈합금, 알루미눔-마그네슘-크롬합금, 및 알루미늄-붕소합금으로 이루어진 군에서 선택되는 알루미늄합금 또는 알루미늄으로 형성된다.
전도성 금속아일런드패턴(23)의 상면은 부분적으로 동 또는 니켈로 도금되어 있으므로, 회로부품(미도시)이 그곳에 용이하게 납땜된다.
땜납접합합금은, 알루미늄-실리콘합금, 알루미늄-실리콘-마그네슘합금, 알루미늄-실리콘-게르마늄합금, 및 알루미늄-게르마늄합금으로 이루어진 군에서 선택된다.
땜납접합합금, 박막형상으로 형성되며, 전도성 금속아일런드패턴(23)과 금속방열판(24)은 땜납접합합금으로 피복된다.
땜납접합합금은 용융점이상의 고온으로 용융되므로, 표면막(22)이 피복된 세라믹판은 전도성 금속아일런드패턴(23)과 금속방열판(24)에 접합된다.
표면막(22)은 주로 산화실리콘(SiO), 또는 산화지르코늄이나 산화티타늄을 함유하는 산화실리콘으로 이루어진다.
표면막(22)과 산화알루미늄막(21a)은 세라믹판(21)과 전도성 금속아일런드 패턴사이, 및 세라믹판(21)와 금속방열판(24)사이의 접착력을 개선시킨다.
이것은, 산화알루미늄과 땜납접합합금이 산화실리콘으로 잘 습윤되기 때문이다.
표면막(22)의 두께는 0.01∼10μm의 범위이다.
표면막(22)의 두께가 0.01μm이하이면, 접착력이 거의 개선되지 않고, 표면막(22)의 두께가 10μm이상이면 열전도도가 저하된다.
따라서 표면막(22)의 두게는 0.01∼10μm사이로 조절되어야 한다.
산화실리콘의 표면막(22)은 접착력을 확실히 개선시키지만. 표면막(22)이 산화지르코늄 또는 산화티타늄을 함유하면, 그 강도뿐아니라 접착력도 더욱 개선되므로, 세라믹기관은 열사이클의 반복에 대한 내성이 증가된다.
산화지르코늄 또는 산화티타늄은 1∼5중량%의 범윙이다.
표면먁(22)이 산화실리콘으로 형성되면, 산화실리콘은 고주파스퍼터링법에 의해 부착된다.
스퍼터링법에 있어서, 타아겟(torgat)은 순도 99.9%의 수정으로 형성되고, 타아겟의 치수는 직경이 3mm, 높이가 10mm이다.
스퍼터링은 10W로 실시되며, 세라믹판(21)은 10rpm으로 회전구동된다.
또, 표면막(22)을 형성하기 위해서는 졸-겔법도 사용될 수 있다.
졸-겔법은, 에틸렌알코올 500g과 물에 희석된 0.3%의 염산염 190.2g에 347g의 에틸실리케이트를 혼합해서 용액을 제조하여 개시된다.
그 용액을 세라믹판(21)에 10초간 분무하고, 세라믹판(21)을 500rpm으로 회전구동 시킨다.
그후, 세라믹판(21)을 800℃에 10분간 위치시켜서, 세라믹판(21)위에 극히 얇은 산화실리콘막을 형성시킨다.
이와같이 수행되는 졸-겔법을 표면막(22)이 소정의 두꼐로 될 때까지 반복한다.
다른 방법으로서 광화학증착법이 사용될 수 있다.
세라믹판(21)을 광화학증착장치의 반응실내에 위치시키고, 반응실을 0.2torr로 감압배기 시킨다.
SiH와 O의 가스혼합물을 반응실내로 유입시켜서, SiH를 0.015체적%로 조절시킨다.
수은등으로부터의 광조사(光照射)하에 화학반응이 발생하여, 산화실리콘이 세라믹판(21)위에 부착된다.
상술한 3개의 방법은 산화지르코늄 또는 산화티타늄을 함유하는 표면막(22)에 유용하다.
본 발명에 의해 여러 가지 시험편이 제조된다.
질화알루미늄분말, 산화이트륨(YO)분말. 및 산화칼슘(CaO)분말이 준비되며, 그분말들의 평균직경은 약 1∼3μm이다.
분말 각각의 조성비는 표3에 표시되어 있으며, 각 혼합물을 습식보울(wet ball mill)내에서 72시간 동안 혼합된다.
건조후에, 페이스트(paste)를 제조하기 위하여 각 혼합물에 유기결합제를 첨가하여 잘 혼합시킨다.
이와같이 얻어진 페이스트는 닥터블레이드(doctor blade)법에 의해 각각 그린시이트(green sheet)로 성형되며, 그린시이트는 대기압하의 질소분위기 속에서 1800℃로 2시간동안 소결된다.
이와같이 소결된 세라믹판(21)들은 각각, 혼합물의 조성과 거의 동일하며, 각 세라믹판의 치수는 폭 50mm, 길이 75mm, 두께 0.63mm이다.
세라믹판(21)은 산화알루미늄막(21a) 의 두께에 따라 각 시간주기동안 1350∼1450℃로 산화분위기중에서 산화된다.
산화분위기는 분압이 1×10 ∼1×10 기압이고, 각 산화알루미늄막(21a)의 평균두께는 표 3에 표시되어 있다.
표면막(22)은, 소주파스퍼터법, 졸-겔법 또는 광화학증착법에 의해 산화알루미늄막(21a)위에 각각 부착되며, 각 표면막(22)의 조성과 두께는 표3에 표시되어 있다.
전도성 금속아일런드패턴(23)은 폭 45mm, 길이 70mm, 두께 1mm로 형성되고, 금속방열판(24)은 폭 50mm, 길이 75mm, 두께 3mm로 형성된다.
전도성 금속아일런드패턴(23)과 금속방열판(24)은 표4에 표시된 바와같이 순수알루미늄과 알루미늄합금으로 형성된다.
표4에서, 순수알루미늄은 Al으로 표기되고, Mg-2.5% Cr-0.2%알루미늄합금, Mn-0.1%알루미늄합금, Ni-0.02%알루미늄합금, 및 B-0.005%알루미늄합금은 각각 Al-Mg-Cr, Al-Mn, Al-Ni 및 Al-B로 표기되어 있다.
시험편(21)∼(42)의 성형에 사용되는 땜납접합합금에는 다음과 같은 것들이 있다.
1) Si-13%알루미늄합금(표4에 Al-13Si로 표기됨)
2) Si-7.5%알루미늄합금(표4에 Al-7.5 Si로 표기됨)
3) Ge-15%알루미늄합금(표4에 Al-Ge로 표기됨)
4) Si-9.5% Mg-1%알루미늄합금(표4에 Al-Si-Ge로 표기됨)
5) Si-7.5% Ge-10%알루미늄합금(표4에 Al-Si-Ge로 표기됨)
상기한 땜납접합합금(1)∼(3)은 50μm두께의 박막으로 형성되거나, 땜납접합합금 (4), (5)은 약 30μm의 두께로 전도성 금속아일런드패턴과 금속방열판(24)에 각각 피복된다.
표면막(22)이 피복된 각각의 세라믹판(21)에는, 전도성 금속아일런드패턴(23), 금속방열판(24) 및 땜납접합합금막이 적층되며, 필요하다면, 430∼610℃의 진공중에 10분간 위치된다.
그후, 각각의 세라믹판(21)은 전도성 금속아일런드패턴(23)과 금속방열판(24)에 접합되어, 350℃로 30분간 어닐링처리되고, 노내에서 실온까지 서냉된다.
그후, 전도성 금속아일런드패턴(23)은 무전해도금법에 의해 약 3μm의 두께로 동 또는 니켈이 도금된다.
비겨를 위하여, 순도 96%인 산화알루미늄판을 사용하여, 폭 50mm, 길이 75mm, 두께 0.63mm인 종래의 세라믹 기판(PR)을 성형하였다.
산화알루미늄판은, 폭 45mm, 길이 70mm, 두께 0.3mm인 무산소동판 사이에 끼워진다.
이와같이 무산소동판사이에 끼워진 산화알루미늄판이 산소 1%를 함유하는 아르곤 분위기내에 1075℃로 50분간 위치되면, 산화동(CuO)이 액상으로 동과 반응하여 산화알루미늄판에의 결합을 위한 공정합금이 형성된다.
한쪽의 동판과 무산소동의 방열판사이에는 박막형상의 Sn∼60%Pb합금이 끼워진다.
방열판은 폭 50mm, 길이 75mm, 두께 3mm이다.
시험관(21)∼(42)과 종래의 세라믹 기판(PR)에는 평가를 위해 125℃와 ∼55℃사이의 열사이클이 가해지며, 열사이클은 20회 반복된다.
20회의 열사이클 후에, 균열이 발생하였는지 아닌지를 조사하기 위해 시험편(21)∼(42)과 종래의 세라믹 기판이 관찰된다.
균열이 없으면, 시험편에는 다시 20회의 열사이클이 가해진다.
균열이 없으면, 시험편에는 다시 20회의 열사이클이 가해진다.
그 결과는 표5에 표시되어 있다.
각 시험편과 종래의 세라믹 기판은 제5도에 표시된 바와같이 레이저플래싱법에 의해 열전도도가 측정되며, 또한 접합강도가 측정된다.
종래의 세라믹 기판을 단위중량 1이라고 가정하여, 각 시험편의 중량비가 계산된다.
표 5로부터 알 수 있듯이, 본 발명에 의한 세라믹 기판은, 열전도도와 접합강도가 종래의 세라믹 기판 만큼 크며, 중량과 열사이클의 반복에 대한 내성이 개선되었다.
제4도 및 제5도는 제6도에 표시된 세라믹 기판에 적용가능하며, 설계작업은 제4도 및 제5도를 참고하여 설명된 경향을 고려하여 수행된다.
이것은 보다 개선된 세라믹 기판을 성형하는데 필수적이다.
본 발명은 특정한 실시예에 대하여 설명하겠지만, 당업자에게는 본 발명의 개념 및 범주를 이탈하지 않고 여러가지 변경 및 수정이 이루어질 수 있음을 명백하다.
예를들어, 금속방열판(14)과 전도성 금속아일런드(12), (13)로서는 반복하중에 대한 피로한도가 동보가 크고, 키중이 동보다 작은, 어떠한 알루미늄합금도 사용가능하다.
그와 같은 알루미늄합금으로서는,
Al-B합금 Al-Bi합금 Al-Ca합금
Al-Cd합금 Al-Ce합금 Al-Cr합금
Al-Cu합금 Al-Fe합금 Al-Ga합금
Al-M합금 Al-Mg합금 Al-Mo합금
Al-Nb합금 Al-Ni합금 Al-Pb합금
Al-Pb합금 Al-Pt합금 Al-Sb합금
Al-Si합금 Al-Ti합금 Al-Sn합금
Al-V합금 Al-W합금 Al-Y합금
Al-Zn합금 및 Al-Ze합금 등이 있다.
더욱이, 실시예 모두에 방열판이 설치되어 있지만, 본 발명에 의한 다른 실시예에서는 방열판이 설치되지 않을 수도 있다.

Claims (10)

  1. (a) 주성분이 질화알루미튬으로 된 세라믹판(11) 및 (b) 상기 세라믹판의 한쪽 표면에 접합되어 있으며, 그것에 접속되는 적어도 하나의 회로부품(16,17)을 위한 도전로(conductive path)를 구비하는 전도성 아일런드(conduct island)(12, 13)를 포함하는 전기 또는 전자회로용 세라믹 기판에 있어서, 상기 전도성 아일런드는 순도가 99.98%를 넘는 알루미늄으로 형성된 것을 특징으로 하는 전기 또는 전자회로용 세라믹 기판.
  2. 제1항에 있어서, 상기 전도성 아일런드는 알루미늄-실리콘 합금, 알루미늄-게르마늄 합금, 알루미늄-실리콘-마그네슘 합금 및 알루미늄-실리콘-게르마늄 합금으로 이루어진 군으로부터 선택된 어느 하나의 땜납접합합금을 사용하여 상기 세라믹판긔 한쪽 표면에 접합된 것을 특징으로 하는 헤라믹 기판.
  3. 제2항에 있어서, 상기 세라믹 기판은 상기 한쪽 표면이 산화되어 있으며, 상기 산화된 한쪽 효면과 상기 땜납접합합금 사이에 산화알루미늄의 산화물층(21a) 및 산화실리콘을 함유하는 표면막(22)을 추가로 포함하는 것을 특징으로 하는 세라믹 기판.
  4. 제3항에 있어서, 상기 세라믹판의 다른쪽 표면에 순도가 99.98%를 넘는 알루미늄으로 이루어진 금속 방열판(14,25)이 접합되는 것을 특징으로 하는 세라믹 기판.
  5. 제4항에 있어서, 상기 전도성 아일런드(12,13)의 두께 t1과 상기 금속 방열판의 두께 t3의 비율(t1/t3)이 1인 것을 특징으로 하는 세라믹 기판.
  6. 제3항에 있어서, 상기 산화알루미늄의 산화물층의 두께가 0.2미크론 이상 20미크론 이하인 것을 특징으로 하는 세라믹 기판.
  7. 제3항에 있어서, 상기 표면막(22)의 두께가 0.01 내지 10미크론인 것을 특징으로 하는 세라믹 기판.
  8. 제3항에 있어서, 상기 표면막(22)은 산화실리콘(SiO2), 산화실리콘(SiO2)-산화지르코늄(ZrO2) 및 산화실리콘(SiO2)-산화티타늄(TiO2)으로 이루어진 군으로부터 선택된 어느 하나인 것을 특징으로 하는 세라믹 기판.
  9. 제8항에 있어서, 산화지르코늄 및 산화티타늄의 함량은 상기 표면막(22)의 중량 기준으로 각각 1 내지 50중량%인 것을 특징으로 하는 세라믹 기판.
  10. 제1항에 있어서, 상기 질화알루미늄은 산화이트륨(Y2O3) 및 산화칼슘(CaO)으로 이루어진 군으로부터 선택된 적어도 1종의 소결조제를 함유하는 것을 특징으로 하는 세라믹 기판.
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Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69127927T2 (de) * 1990-05-02 1998-06-04 Mitsubishi Materials Corp Keramisches Substrat verwendet für eine elektrische oder elektronische Schaltung
US5616421A (en) * 1991-04-08 1997-04-01 Aluminum Company Of America Metal matrix composites containing electrical insulators
US5570502A (en) * 1991-04-08 1996-11-05 Aluminum Company Of America Fabricating metal matrix composites containing electrical insulators
US5775403A (en) * 1991-04-08 1998-07-07 Aluminum Company Of America Incorporating partially sintered preforms in metal matrix composites
US5474834A (en) * 1992-03-09 1995-12-12 Kyocera Corporation Superconducting circuit sub-assembly having an oxygen shielding barrier layer
WO1995002900A1 (en) * 1993-07-15 1995-01-26 Astarix, Inc. Aluminum-palladium alloy for initiation of electroless plating
US5965193A (en) * 1994-04-11 1999-10-12 Dowa Mining Co., Ltd. Process for preparing a ceramic electronic circuit board and process for preparing aluminum or aluminum alloy bonded ceramic material
WO1997015078A1 (de) * 1995-10-16 1997-04-24 Siemens N.V. Polymer stud grid array
US5700549A (en) * 1996-06-24 1997-12-23 International Business Machines Corporation Structure to reduce stress in multilayer ceramic substrates
US6033787A (en) * 1996-08-22 2000-03-07 Mitsubishi Materials Corporation Ceramic circuit board with heat sink
DE19654606C2 (de) * 1996-12-20 1998-10-22 Siemens Ag Beidseitig oder mehrschichtig kupferkaschierte Leiterplatte und Verfahren zu ihrer Herstellung
JP3864282B2 (ja) 1998-09-22 2006-12-27 三菱マテリアル株式会社 パワーモジュール用基板及びその製造方法並びにこの基板を用いた半導体装置
JP2001148451A (ja) 1999-03-24 2001-05-29 Mitsubishi Materials Corp パワーモジュール用基板
DK1056321T3 (da) * 1999-05-28 2008-03-03 Denki Kagaku Kogyo Kk Keramisk substratkredslöb og dets fremstillingsproces
JP4649027B2 (ja) * 1999-09-28 2011-03-09 株式会社東芝 セラミックス回路基板
US6485816B2 (en) 2000-01-31 2002-11-26 Ngk Insulators, Ltd. Laminated radiation member, power semiconductor apparatus, and method for producing the same
WO2002013267A1 (fr) * 2000-08-09 2002-02-14 Mitsubishi Materials Corporation Module de puissance pouvant comporter un dissipateur thermique
WO2002045161A1 (en) * 2000-11-29 2002-06-06 Denki Kagaku Kogyo Kabushiki Kaisha Integral-type ceramic circuit board and method of producing same
WO2002067324A1 (fr) * 2001-02-22 2002-08-29 Ngk Insulators, Ltd. Element pour circuit electronique, procede de fabrication d'un tel element et portion electronique
US6670216B2 (en) 2001-10-31 2003-12-30 Ixys Corporation Method for manufacturing a power semiconductor device and direct bonded substrate thereof
JP2003163315A (ja) * 2001-11-29 2003-06-06 Denki Kagaku Kogyo Kk モジュール
ATE552717T1 (de) * 2002-04-19 2012-04-15 Mitsubishi Materials Corp Leiterplatte, prozess zu ihrer herstellung und stromversorgungsmodul
JP4028452B2 (ja) * 2003-08-27 2007-12-26 Ｄｏｗａホールディングス株式会社 電子部品搭載基板およびその製造方法
EP1667508B1 (en) * 2003-09-25 2012-07-11 Kabushiki Kaisha Toshiba Ceramic circuit board, method for making the same, and power module
EP1737034A4 (en) * 2004-04-05 2010-11-03 Mitsubishi Materials Corp AI / AIN CONNECTING MATERIAL, BASE PLATE FOR A POWER MODULE, POWER MODULE AND PROCESS FOR PRODUCING AN AI / AIN COMPOUND MATERIAL
WO2008004851A1 (en) * 2006-07-06 2008-01-10 Globetronics Industries Sdn Bhd (17765-H) A hybrid substrate and method of manufacturing the same
JP4832419B2 (ja) * 2007-12-25 2011-12-07 トヨタ自動車株式会社 半導体モジュール
US8916961B2 (en) * 2009-07-24 2014-12-23 Kabushiki Kaisha Toshiba Insulation sheet made from silicon nitride, and semiconductor module structure using the same
JP6307832B2 (ja) * 2013-01-22 2018-04-11 三菱マテリアル株式会社 パワーモジュール用基板、ヒートシンク付パワーモジュール用基板、ヒートシンク付パワーモジュール
JP6614026B2 (ja) * 2016-05-20 2019-12-04 株式会社オートネットワーク技術研究所 電磁シールド部材、配線モジュール及び電磁シールド部材の製造方法
CN106888551A (zh) * 2017-04-17 2017-06-23 深圳市环基实业有限公司 一种陶瓷基覆铜板及其制备工艺

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3829598A (en) * 1972-09-25 1974-08-13 Hutson Ind Inc Copper heat sinks for electronic devices and method of making same
US4409278A (en) * 1981-04-16 1983-10-11 General Electric Company Blister-free direct bonding of metals to ceramics and metals
DE3376829D1 (en) * 1982-06-29 1988-07-07 Toshiba Kk Method for directly bonding ceramic and metal members and laminated body of the same
JPS59228740A (ja) * 1983-06-10 1984-12-22 Toshiba Corp 耐熱性絶縁板
US4700273A (en) * 1986-06-03 1987-10-13 Kaufman Lance R Circuit assembly with semiconductor expansion matched thermal path
JPS6318648A (ja) * 1986-07-11 1988-01-26 Toshiba Corp 窒化アルミニウム回路基板
JPH0834265B2 (ja) * 1987-07-07 1996-03-29 株式会社東芝 良熱伝導性基板
US4791075A (en) * 1987-10-05 1988-12-13 Motorola, Inc. Process for making a hermetic low cost pin grid array package
JPH01214194A (ja) * 1988-02-23 1989-08-28 Toshiba Corp 熱伝導性基板
JP2503775B2 (ja) * 1988-09-30 1996-06-05 三菱マテリアル株式会社 半導体装置用基板

Also Published As

Publication number Publication date
EP0422558B1 (en) 2001-03-28
EP1020914A3 (en) 2000-08-02
EP1020914A2 (en) 2000-07-19
DE69034139T2 (de) 2004-11-25
EP0422558A2 (en) 1991-04-17
DE69034139D1 (de) 2004-06-03
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US5130498A (en) 1992-07-14
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KR910008854A (ko) 1991-05-31
DE69033718T2 (de) 2001-11-15
DE69033718D1 (de) 2001-05-03

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