KR0172419B1 - 반도체 메모리장치의 센스앰프 제어회로 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속하는 기술 분야 :
본 발명은 반도체 메모리장치의 센스앰프 제어회로에 관한 것으로, 특히 초기의 라이트동작시 발생되는 센스앰프의 센싱동작을 소정시간 차단하는 반도체 메모리장치의 센스앰프 제어회로에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제 :
종래의 경우 입력동작시 비트라인쌍에서는 원치않는 데이터충돌이 발생하게 된다. 이에 따라 센싱시간이 지연되고 데이터 충돌로 인한 데이터 정보를 상쇄하기 위한 전류방전동작이 실행되어 전력소비가 심하게 된다.
3. 발명의 해결방법의 요지 :
상기와 같은 문제점을 해소하기 위하여 본 발명에서는 센싱제어회로를 구비하여 초기의 라이트동작시 센스앰프의 센싱동작을 소정시간 차단하게 된다.
4. 발명의 중요한 용도 :
고속의 입력동작을 수행하고 저전력소비 및 안정적인 입력동작을 수행하는 반도체 메모리장치.
Description
제1도는 종래 기술에 따른 센스앰프 제어회로의 사용상태를 보여주는 도면.
제2도는 본 발명의 실시예에 따른 센스앰프 제어회로의 사용상태를 보여주는 도면.
제3도는 본 발명의 다른 실시예에 따른 센스앰프 제어회로의 사용상태를 보여주는 도면.
제4도는 제1도에 따른 동작타이밍도.
제5도는 제2도 및 제3도에 따른 동작타이밍도.
본 발명은 반도체 메모리 장치의 센스앰프 제어회로에 관한 것으로, 특히 초기의 라이트동작시 발생되는 센스앰프의 센싱동작을 소정시간 차단하는 반도체 메모리장치의 센스앰프 제어회로에 관한 것이다.
다이나믹 램(dynamic RAM)과 같은 메모리장치에서 액세스 동작시 메모리셀에 저장된 데이터가 지닌 전하와 비트라인간에는 차아지셰어링(charge sharing) 동작을 수행하게 된다. 상기 차아지셰어링동작이 수행되고 나면 비트라인쌍간에는 소정의 전압차이를 가지게 되는데, 상기 비트 라인쌍간의 전압차이는 수십 내지 수백밀리볼트 정도로 아주 미세한 것이다. 이와 같이 미세한 전압차이는 약간의 충격 또는 노이즈에 의해서 뒤바뀔 개연성이 있다. 이렇게 되면 메모리장치는 오동작을 실행하게 되고, 이는 반도체 메모리장치의 신뢰성을 떨어뜨리게 된다. 따라서 상기 비트라인쌍간의 미세한 전압차이를 증폭할 필요성이 대두된다. 이러한 필요에 의해서 개발된 것이 바로 비트라인 센스앰프(bitline sense amplifier)- 상기 비트라인 센스앰프는 비트라인을 센싱하기 위한 것이라서 비트라인 센스앰프라고 하여야 옳으나, 본 명세서상에는 단지 센스앰프라는 용어로 축약하여 사용하겠다.-이다. 상기 비트라인 센스앰프 즉, 센스앰프는 통상적으로 센스앰프 제어회로에 의해 활성화되는데, 상기 센스앰프 제어히로는 로우어드레스 스트로브신호를 소정시간 지연하여 상기 센스앰프를 제어하게 된다.
제1도는 일반적인 반도체 메모리장치의 코아부구성을 보여주는 도면이다.
제1도를 참조하면, 메모리셀(10)은 한쌍의 비트라인사이에 접속되고, 워드라인과도 접속된다. 상기 비트라인쌍사이에는 센스앰프(50)가 접속된다. 또, 상기 비트라인쌍상에는 컬럼선택신호 CSL을 게이트로 입력하는 컬럼선택게이트들(72, 74)이 형성된다. 상기 비트라인쌍의 소정부분에는 입출력라인쌍의 일단들이 접속된다. 컬럼어드레스 스트로브신호는 라이트 드라이버 구동회로(60)으로 입력되고, 상기 라이트 드라이버 구동회로(60)에서는 라이트 드라이버 구동신호 DTCP가 출력된다. 상기 라이트 드라이버 구동신호 DTCP는 라이트 드라이버(70)으로 입력된다. 상기 라이트 드라이버의 출력단은 상기 입출력라인쌍과 접속된다. 로우어드레스 스트로브신호는 센스앰프 구동회로(30)으로 입력되고, 상기 센스앰프 구동회로(30)에서는 센스앰프 구동신호 ΦS가 출력된다. 상기 센스앰프 구동신호 ΦS는 센싱인에이블회로(40)의 입력단과 접속된다.
제4도는 상기 제1도에 따른 동작 타이밍도이다. 제1도와 제4도를 참조하여 종래기술에 따른 반도체 메모리장치의 동작이 설명된다.
리드동작시, 메모리셀(10)에 저장된 데이터는 비트라인 BL과 차아지셰어링동작을 수행하게 된다. 상기 차아지셰어링 동작을 수행하고 난 뒤 비트라인쌍간에는 소정의 전압차이를 가지게 되는 데 이는 수십 내지 수백 밀리볼트에 불과하다. 따라서 센스앰프에서는 상기 비트라인쌍의 전압을 감지증폭하는데, 상기 메모리셀(10)에 저장된 데이터의 논리상태가 '하이'인 경우, 비트라인 BL은 전원전압레벨로, 비트라인은 접지전압레벨로 디벨로프된다. 이어서 컬럼어드레스 스토로브신호에 동기되어 발생되는 컬럼선택신호 CSL이 컬럼선택 게이트들(72, 74)로 전달되면 상기 디벨로프된 비트라인쌍의 전압은 입출력라인쌍으로 전달된다. 입출력라인쌍에 실린 데이터는 도시하지 아니한 출력관련회로들을 통하여 칩외부로 전송된다. 이러한 과정을 거쳐 한 비트의 데이터를 출력하는 리드동작이 완료된다.
라이트동작시, 데이터입력패드를 통하여 전달되는 입력데이터는 라이트 드라이버(70)로 전달된다. 상기 라이트 드라이버(70)로 전달되는 데이터는 컬럼어드레스 스토로브신호를 입력하는 라이트 드라이버 구동회로(60)의 출력인 라이트 드라이버 구동신호 DTCP에 응답하여 입출력라인쌍으로 전송된다. 상기 입출력라인쌍에 실린 데이터는 컬럼선택신호 CSL의 전달에 의해 도통되는 컬럼선택게이트들(72, 74)를 통하여 비트라인쌍으로 전달된다. 이와 같이 비트라인쌍에 실린 데이터는 메모리셀(10)에 저장된다. 이러한 과정을 거쳐 한 비트의 데이터를 입력하는 라이트동작이 완료된다.
그러나 액세스동작중 라이트동작에서, 메모리셀(10)에 저장된 데이터의 논리상태가 입력데이터와 다른 경우에 하기의 문제가 발생된다. 예를들어 메모리셀(10)에 저장된 데이터의 논리상태가 '로우'이고, 입력데이터의 논리상태가 '하이'인 경우, 입력데이터가 라이트 드라이버(70)와 입출력라인쌍을 통하여 비트라인쌍으로 전달되기 전에 워드라인의 활성화에 의해 센스앰프(50)는 상기 비트라인쌍의 전압차이를 감지증폭하게 된다. 이때 상기 메모리셀(10)에 저장된 데이터의 논리레벨이 '로우'이므로 비트라인 BL은 전원전압레벨로 충전이 진행될 것이고, 비트라인은 전원전압레벨로 충전이 진행될 것이다. 그런데, 입력데이터는 비트라인 BL로 전원전압레벨의 신호를 전송하게 되고, 비트라인로 접지전압레벨의 신호를 전송하게 된다. 이에 따라 비트라인쌍에서는 원치않는 데이터충돌이 발생하게 된다. 특히, 그래픽 메모리와 같은 메모리장치에서 대역폭(bandwidth)을 향상시키기 위하여 사용되는 블럭라이트(block write)동작을 수행하는 경우, 다수의 데이터충돌이 발생하게 된다. 상기 비트라인쌍에서의 데이터충돌이 발생하는 경우 데이터의 플립(flip) 동작시 센스앰프의 동작중 전류패스(current path)가 생기게 되므로 전력소비가 커지게 되고, 이러한 전류방전으로 인한 노이즈(noise)의 영향으로 메모리장치의 오동작발생가능성이 커진다. 또, 상기 데이터충돌을 상쇄하는 동안 만큼의 시간지연이 발생하게 된다.
따라서 본 발명의 목적은 라이트동작시 데이터의 플립시간을 최소하므로써 고 속의 라이트동작을 수행하는 반도체 메모리장치를 제공하는 데 있다.
본 발명의 다른 목적은 라이트동작시 데이터 플립에 의한 방전전류를 최소화하여 전력소비를 줄인 저전력 반도체 메모리장치를 제공하는데 있다.
본 발명의 또 다른 목적은 전류방전시 노이즈발생으로 인한 오동작발생을 억제하는 안정적인 반도체 메모리장치를 제공하는데 있다.
상기 본 발명의 목적들을 달성하기 위하여 소정의 워드라인과 한쌍의 비트라인사이에 접속되고 소정의 데이터를 입출력하기 위한 메모리셀과, 상기 비트라인쌍사이에 접속되어 엑세스동작시 상기 비트라인쌍의 전압차이를 감지증폭하는 센스앰프와, 상기 비트라인쌍과 접속된 한쌍의 입출력 라인과, 컬럼어드레스 스트로브신호에 응답하여 라이트 드라이버 구동신호 DTCP를 출력하는 라이트 드라이버 구동회로와, 상기 라이트 드라이버 구동신호 DTCP에 응답하여 입력데이터를 상기 입출력라인쌍으로 전송하는 라이트 드라이버와, 상기 컬럼어드레스 스트로브신호에 동기되는 컬럼선택신호 CSL에 의해 도통되어 상기 입출력라인쌍과 상기 비트라인쌍을 선택적으로 연결하는 컬럼선택게이트들을 구비하는 본 발명에 따른 반도체 메모리장치의 센스앰프 제어회로는, 소정의 제1신호에 응답하여 상기 센스앰프를 구동하기 위한 센스앰프 구동신호 ΦS를 출력하는 센스앰프 구동회로와; 상기 라이트 드라이버 구동신호 DTCP에 응답하여 소정의 펄스신호를 출력하는 펄스신호발생수단과, 상기 펄스신호발생수단의 출력신호와 상기 센스앰프 구동신호 ΦS를 논리조합하여 소정기간동안 센싱을 차단하는 센싱차단수단으로 구성되고 센스앰프의 초기의 센싱동작을 소정시간 차단하는 센싱제어신호 SC를 출력하는 센싱제어회로와; 상기 센스앰프와 전원전압단자 사이에 접속되고 상기 센싱제어신호 SC에 응답하여 초기의 센싱동작이 소정시간 차단되는 센싱인에이블회로로 구성됨을 특징으로 한다.
이하 첨부된 도면들을 사용하여 본 발명에 따른 반도체 메모리장치의 바람직한 실시예를 설명하겠다. 도면들중 동일한 구성 및 동일동작을 수행하는 회로들 및 소자들에 대해서는 가능한한 어느 곳에서든지 동일한 참조번호 및 동일 참조부호를 사용하겠다.
제2도는 본 발명의 실시예에 따른 센스앰프 제어회로의 사용상태를 보여주는 도면이다.
제2도를 참조하면, 메모리셀(10)은 한쌍의 비트라인 BL,사이에 접속되고, 워드라인 WL과도 접속된다. 상기 비트라인쌍 사이에는 센스앰프(50)가 접속되는데, 상기 센스앰프(50)는 통상적으로 엔형센스앰프와 피형센스앰프로 구성된 피엔래치(P-N Latch) 구조가 많이 사용된다. 또, 상기 비트라인쌍상에는 컬럼선택신호 CSL을 게이트로 입력하는 컬럼선택게이트들(72, 74)이 형성된다. 상기 비트라인쌍의 소정부분에는 입출력라인쌍의 일단들이 접속된다. 컬럼어드레스 스트로브신호는 라이트 드라이버 구동회로(60)로 입력되고, 상기 라이트 드라이버 구동회로(60)에서는 라이트 드라이버 구동신호 DTCP가 출력된다. 상기 라이트 드라이버 구동신호 DTCP는 라이트 드라이버(70)로 입력된다. 상기 라이트 드라이버(70)의 출력단은 상기 입출력라인쌍과 접속된다. 로우어드레스 스트로브신호는 센스앰프 구동회로(30)로 입력되고, 상기 센스앰프 구동회로(30)에서는 센스앰프 구동신호 ΦS가 출력된다. 상기 라이트 드라이버 구동신호 DTCP는 센싱제어회로(100)를 구성하는 펄스발생회로(80)에 있는 직렬접속된 인버터들(82, 84, 86)중 인버터(82)의 입력단 및 낸드게이트(88)의 제1입력단에 공통으로 접속된다. 인버터(86)의 출력단은 상기 낸드게이트(88)의 제2입력단에 접속된다. 상기 낸드레이트(88)의 출력단과 상기 센스앰프 구동신호 ΦS는 낸드게이트(92)의 제1 및 제2입력단에 접속된다. 상기 낸드게이트(92)의 출력단은 인버터(94)의 입력단과 접속되어 센싱제어신호 SC가 출력된다. 상기 센스앰프(50)를 구성하는 엔모오스 트랜지스터들(52, 54)은 비트라인쌍사이에 채널들이 직렬접속된다. 상기 엔모오스 트랜지스터들(52, 54)의 게이트들은 반대편 비트라인들과 교차접속된다. 상기 센스앰프(50)를 구성하는 피모오스 트랜지스터들(56, 58)은 비트라인쌍사이에 채널들이 직렬접속된다. 상기 피모오스 트랜지스터들(56, 58)의 게이트들은 반대편 비트라인들과 교차접속된다. 센싱인에이블회로(41)는 상기 엔형센스앰프의 구동단자 N1에 채널의 일단이 접속된 엔모오스 트랜지스터(41a)와, 상기 피형센스앰프의 구동단자 N2에 채널의 일단이 접속된 피모오스 트랜지스터(41c) 및 인버터(41b)로 구성된다. 센싱제어신호 SC는 상기 센싱인에이블회로를 구성하는 엔모오스 트랜지스터(41a)의 게이트와 인버터(41b)의 입력단에 공통으로 접속된다. 상기 인버터(41b)의 출력단은 상기 피형센스앰프(41c)의 게이트에 접속된다.
제3도는 본 발명의 다른 실시예에 따른 센스앰프 제어회로의 사용상태를 보여주는 도면이다.
센싱제어회로(110) 및 센싱인에이블회로(42)의 구성상 약간 달라진 점을 제외하면 제3도는 제2도의 구성과 동일하다.
센싱제어회로(110)에서 라이트 드라이버 구동신호 DTCP는 직렬접속된 인버터들(111, 112, 113)중 인버터(111)의 입력단과 낸드게이트(114)의 제1입력단과 공통으로 접속된다. 상기 낸드게이트(114)의 출력단에서는 센싱제어신호 SC가 출력된다. 센싱인에이블회로(42)는 엔형센스앰프의 구동단자 N1와 접지전압단자 사이에 채널들이 직렬접속된 엔모오스 트랜지스터들(42a, 42d)과, 피형센스앰프의 구동단자 N2와 전원전압단자 사이에 채널들이 직렬접속된 피모오스 트랜지스터들(42c, 42f) 및 인버터들(42b, 42e)로 구성된다. 상기 엔모오스 트랜지스터(42a)의 게이트와 인버터(42b)의 입력단에는 센스앰프 구동신호 ΦS가 공통으로 접속되고, 상기 피모오스 트랜지스터(42c)의 게이트는 상기 인버터(42b)의 출력단과 접속된다. 상기 엔모오스 트랜지스터(42d)의 게이트와 인버터(42e)의 입력단에는 센싱제어신호 SC가 공통으로 접속되고, 상기 피모오스 트랜지스터(42f)의 게이트는 상기 인버터(42e)의 출력단과 접속된다.
제5도는 상기 제2도 및 제3도에 따른 동작 타이밍도이다.
종래의 경우 문제가 되는 것은 라이트동작시 메모리셀에 저장된 데이터가 센싱동작을 수행하는 경우이므로 라이트동작에 한하여 설명하기로 한다.
라이트동작시, 로우어드레스 스트로브신호가 활성화됨에 따라, 센스앰프 구동회로(30)에서는 상기 로우어드레스 스트로브신호를 소정시간 지연하여 센스앰프 구동신호 ΦS가 출력된다. 한편 데이터입력패드를 통하여 전달되는 입력데이터는 라이트 드라이버(70)로 전달된다. 상기 라이트 드라이버(70)로 전달되는 입력데이터는 컬럼어드레스 스트로브신호를 입력하는 라이트 드라이버 구동회로(60)의 출력인 라이트 드라이버 구동신호 DTCP에 응답하여 입출력라인쌍으로 전송된다. 제2도의 경우, 상기 라이트 드라이버 구동신호 DTCP는 센싱제어회로(100)로 전달되는데 이에 따라 펄스발생회로(80)의 출력단에서는 소정의 펄스신호가 발생된다. 상기 펄스발생회로의 출력신호와 상기 센스앰프 구동신호 ΦS는 센싱 차단회로(90)를 구성하는 낸드게이트(92)에서 논리조합되고, 이에 따라 상기 센싱차단회로에서는 센싱제어신호 SC가 출력된다. 이러한 과정을 거쳐 출력되는 센싱차단신호는 메모리셀에서 출력되는 데이터의 센싱동작을 소정시간 차단하게 된다. 상기 입출력라인쌍에 실린 데이터는 컬럼선택신호 CSL의 전달에 의해 도통되는 컬럼선택게이트들(72, 74)을 통하여 비트라인쌍으로 전달된다. 이와 같이 비트라인쌍에 실린 데이터는 메모리셀(10)에 저장된다. 이러한 과정을 거쳐 한 비트의 데이터를 입력하는 라이트동작이 완료된다.
이상과 같은 본 발명의 실시예에 따른 센스앰프 제어회로에 따라 비트라인쌍의 전압차이는 종래보다 줄어들게 된다. 이렇게 하여 전압차이를 적게 가지는 비트라인쌍으로 전달되는 입력데이터는 종래보다 빠른 시간내에 입력동작을 완료하게 되고, 데이터 충돌을 상쇄하기 위한 전류방전의 양도 줄어들어 전력소비가 줄어들고, 더불어 노이즈발생도 억제하게되어 안정적인 입력동작을 수행하게 된다.
Claims (5)
- 소정의 워드라인과 한쌍의 비트라인사이에 접속되고 소정의 데이터를 입출력하기 위한 다수의 메모리셀과, 상기 비트라인쌍 사이에 접속되어 액세스동작시 상기 비트라인쌍의 전압차이를 감지증폭하는 하나 이상의 센스앰프와, 상기 비트라인쌍과 접속된 한쌍의 입출력라인과, 컬럼어드레스 스트로브신호에 응답하여 라이트 드라이버 구동신호를 출력하는 라이트 드라이버 구동회로와, 상기 라이트 드라이버 구동신호에 응답하여 입력데이터를 상기 입출력라인쌍으로 전송하는 라이트 드라이버와, 상기 컬럼어드레스 스트로브신호에 동기되는 컬럼선택신호에 의해 도통되어 상기 입출력라인쌍과 상기 비트라인쌍을 선택적으로 연결하는 컬럼선택게이트들을 구비하는 반도체 메모리장치의 센스앰프 제어회로에 있어서, 소정의 제1신호에 응답하여 상기 센스앰프를 구동하기 위한 센스앰프 구동신호를 출력하는 센스앰프 구동회로와; 상기 라이트 드라이버 구동신호에 응답하여 소정의 펄스신호를 출력하는 펄스신호발생수단과, 상기 펄스신호발생수단의 출력신호와 상기 센스앰프 구동신호를 논리조합하는 센싱차단수단으로 구성되고 라이트 동작시 센스앰프의 초기의 센싱동작을 소정시간 차단하는 센싱제어신호를 출력하는 센싱제어회로와; 상기 센스앰프와 전원전압단자 사이에 접속되고 상기 펄스신호에 의한 센싱제어신호에 응답하므로써 전원전압을 차단하여 초기의 센싱동작이 소정시간 차단되는 센싱인에이블회로로 구성됨을 특징으로 하는 반도체 메모리장치의 센스앰프 제어회로.
- 제1항에 있어서, 상기 소정의 제1신호가 로우어드레스 스트로브신호임을 특징으로 하는 반도체 메모리장치의 센스앰프 제어회로.
- 제1항에 있어서, 상기 펄스발생수단이 상기 라이트 드라이버 구동신호를 입력하는 직렬접속된 소정개수의 인버터들과, 상기 인버터들의 출력과 상기 라이트 드라이버 구동신호를 부논리곱하는 낸드게이트로 구성되어 소정의 펄스신호를 출력하는 숏펄스발생기임을 특징으로 하는 반도체 메모리장치의 센스앰프 제어회로.
- 제1항에 있어서, 상기 센싱차단수단이 상기 펄스발생수단의 출력신호와 상기 센스앰프 구동신호를 부논리곱하는 낸드게이트와, 상기 낸드게이트의 출력을 반전하는 인버터로 구성됨을 특징으로 하는 반도체 메모리장치의 센스앰프 제어회로.
- 제1항에 있어서, 상기 센싱인에이블회로가 엔형센스앰프의 구동단자와 접지전압단자 사이에 채널이 접속되고 상기 센싱제어신호가 게이트에 접속되는 엔모오스 트랜지스터와, 상기 센싱제어신호를 반전하는 인버터와, 피형센스앰프의 구동단자와 전원전압단자 사이에 채널이 접속되고 상기 인버터의 출력단에 게이트가 접속되는 피모오스 트랜지스터로 구성됨을 특징으로 하는 반도체 메모리장치의 센스앰프 제어회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950030111A KR0172419B1 (ko) | 1995-09-14 | 1995-09-14 | 반도체 메모리장치의 센스앰프 제어회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950030111A KR0172419B1 (ko) | 1995-09-14 | 1995-09-14 | 반도체 메모리장치의 센스앰프 제어회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970017637A KR970017637A (ko) | 1997-04-30 |
| KR0172419B1 true KR0172419B1 (ko) | 1999-03-30 |
Family
ID=19426869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950030111A KR0172419B1 (ko) | 1995-09-14 | 1995-09-14 | 반도체 메모리장치의 센스앰프 제어회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0172419B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100924343B1 (ko) * | 2007-10-29 | 2009-11-02 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100418582B1 (ko) * | 1996-06-29 | 2004-05-07 | 주식회사 하이닉스반도체 | 센스증폭기 |
| KR100596767B1 (ko) * | 1999-06-29 | 2006-07-04 | 주식회사 하이닉스반도체 | 감지 증폭기 제어 회로 |
-
1995
- 1995-09-14 KR KR1019950030111A patent/KR0172419B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100924343B1 (ko) * | 2007-10-29 | 2009-11-02 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| US7764557B2 (en) | 2007-10-29 | 2010-07-27 | Hynix Semiconductor Inc. | Sense amplifier driving circuit and semiconductor device having the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970017637A (ko) | 1997-04-30 |
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