KR0166163B1 - Pulse width modulating wave generation circuit - Google Patents
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Abstract
본 발명은 기본 펄스폭 변조파 발생기가 하드웨어적으로 고정되어 있음에 따라, 회로 응용 및 기능 확장시 회로사이즈 증가가 초래되는 것을 해결하기 위해 3개의 82C54 타이머 IC를 전ㆍ후로 배치하고, 앞단의 82C54 IC의 데이타 입력을 ½등분하는 로직 값에 따라 후단의 82C54의 게이트가 게이팅되게 하여 앞단의 기본파 제어용 82C54의 출력펄스에 동기된 펄스폭 변조파가 후단의 제1,2PWM IC, 즉 82C54에서 출력되게 한다.In the present invention, since the basic pulse width modulated wave generator is fixed in hardware, three 82C54 timer ICs are arranged before and after to solve the increase in circuit size when the circuit application and the function are expanded. The gate of the 82C54 at the rear end is gated according to the logic value that divides the data input of the IC by half, so that the pulse width modulated wave synchronized with the output pulse of the 82C54 for the fundamental wave control at the front end is output from the first, 2PWM IC of the rear stage, or 82C54. To be.
이에 따라, 회로의 하드웨어적인 추가없이 간단한 소프트 웨어의 변경을 통해 PWM을 다양화시킬 수 있어 PWM 추가시 회로사이즈의 증가를 최소화시킬 수 있다.Accordingly, PWM can be diversified through simple software change without adding hardware, thereby minimizing the increase in circuit size when PWM is added.
Description
제1도는 종래의 펄스폭 변조파 발생회로 구성도.1 is a block diagram of a conventional pulse width modulated wave generating circuit.
제2도는 본 발명의 펄스폭 변조파 발생회로 구성도.2 is a configuration diagram of a pulse width modulated wave generating circuit of the present invention.
제3도는 본 발명에 따른 각부 파형도.3 is a waveform diagram of each part according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
20 : 마이크로 프로세서 21 : 어드레스 디코더20 microprocessor 21 address decoder
22 : 데이타 트랜시버 23 : 클럭발생기22: data transceiver 23: clock generator
24 : 기본파 콘트롤러 (82C54) 25 : 제1PWM발생기 (82C54)24: fundamental wave controller (82C54) 25: 1st PWM generator (82C54)
26 : 제2PWM발생기 (82C54)26: 2nd PWM generator (82C54)
본 발명은 고정도의 각도제어 및 위치제어 등에 적용되는 서보모터를 구동제어하는데 사용하는 펄스폭 변조회로에 관한 것으로, 특히 고정밀의 해상도의 펄스폭 변조파를 손쉽게 발생시킬 수 있는 인텔 82C54(타이머 IC)를 이용한 고정밀 펄스폭 변조파 발생회로에 관한 것이다.The present invention relates to a pulse width modulation circuit used for driving control of a servomotor applied to high-precision angle control, position control, and the like. In particular, the Intel 82C54 (timer IC) capable of easily generating high-resolution resolution pulse width modulated waves. A high precision pulse width modulated wave generating circuit using
일반적으로 펄스폭 변조파를 발생시키기 위해서는 기본파 발생기가 필요하고, 출력할 펄스폭 데이타를 저장하기 위한 래치회로가 필요하다.In general, a fundamental wave generator is required to generate a pulse width modulated wave, and a latch circuit for storing pulse width data to be output is required.
또한 펄스폭 데이터와 계수되고 있는 클럭의 수를 비교하기 위한 비교기가 필요하다.A comparator is also needed to compare the pulse width data with the number of clocks being counted.
기본파 발생기의 출력을 사용하기 위해서는 펄스폭의 해상도에 따라 회로의 구현방법이 다르고, 회로가 다소 복잡해지므로 일반적으로 기본파 발생기는 사용하지 않고 비교기에서 비교가능한 최대값과 클럭을 곱한 값을 기본파로 사용하고 있다.In order to use the output of the fundamental wave generator, the implementation method of the circuit is different according to the resolution of the pulse width, and the circuit becomes more complicated. In general, the fundamental wave generator is not used and the maximum value comparable to the comparator is multiplied by the clock. I use it.
이러한 펄스폭 변조파 발생회로의 기존의 예를 제1도에서 도시하고 있다.A conventional example of such a pulse width modulated wave generating circuit is shown in FIG.
여기에서, 참고되는 바와같이 마이크로 프로세서(10)의 (12비트)데이타(D0-D11)는 데이타 버스를 통하여 데이타 래치(12)에 제공되게 연결하고, 상기 마이크로 프로세서(10)의 어드레스는 어드레스 버스를 통해 어드레스 디코더(11)로 전달되게 연결하고, 상기 어드레스 디코더(11)에서 디코딩된 제어신호가 상기 데이타 래치(12)로 제공되게 연결하고 있다.Here, as referenced, (12-bit) data D 0 -D 1 1 of the microprocessor 10 are connected to be provided to the data latch 12 via a data bus, and the address of the microprocessor 10 is provided. Is connected to be delivered to the address decoder 11 through an address bus, and a control signal decoded by the address decoder 11 is provided to the data latch 12.
또한 클럭발생기(13)에서 만들어지는 클럭 신호는(12비트) 바이너리 카운터(14)에 클럭펄스신호로 제공되게 연결하고, 상기 데이타 래치(12)에서 출력되는 펄스폭 명령과 바이너리 카운터(14)에서 출력되는 기본파 신호가 (12비트)바이너리 비교기(15)에서 비교되어 최종 펄스폭 변조파가 출력되도록 연결하고 있다.In addition, the clock signal generated by the clock generator 13 (12 bits) is connected to the binary counter 14 to be provided as a clock pulse signal, and the pulse width command output from the data latch 12 and the binary counter 14 The output fundamental wave signal is compared by the (12 bit) binary comparator 15 and connected so that the final pulse width modulated wave is output.
이에 따라서, 마이크로 프로세서(10)의 12비트 데이타 출력(D0-D11)이 데이타 래치(12)에 저장되고나면 마이크로 프로세서(10)의 어드레스 출력을 디코딩하는 어드레스 디코더(11)의 제어출력에 의해 펄스폭 명령이 12비트 바이너리 비교기(15)의 포트(A)로 전달된다.Accordingly, the control output of the address decoder 11 which decodes the address output of the microprocessor 10 after the 12-bit data outputs D 0 -D 1 1 of the microprocessor 10 are stored in the data latch 12. Pulse width command is sent to port A of the 12-bit binary comparator 15.
한편, 클럭발생기(13)에 의한 클럭 신호가 12비트 바이너리 카운터(14)에서 카운트 되는 것으로 상기 바이너리 비교기(15)의 포트(B)로 기본파가 입력되면 상기 포트(A)와 포트(B)의 입력 신호를 비교하여 A B 의 펄스폭 변조파를 출력하게 되는 것이다.On the other hand, when the clock signal by the clock generator 13 is counted by the 12-bit binary counter 14 and the fundamental wave is input to the port B of the binary comparator 15, the port A and the port B It compares the input signal of and outputs the pulse width modulated wave of AB.
그러나 이와같은 종래의 펄스폭 변조파 발생회로에서는 기본파를 만족시키기 위해 출력가능한 펄스폭의 해상도를 떨어뜨리는 결과를 가져오게 되며, 또한 기본파의 변경은 하드웨어를 수정하지 않고서는 불가능하게 된다. 기본파의 변경은 하드웨어를 수정하지 않고서는 따라서, 한개 이상의 펄스폭 변조파의 출력을 위해서는 필요한 변조파의 숫자만큼의 제1도와 동일한 회로를 추가로 구성해야 하기 때문에 회로 사이즈의 증가 및 원가 상승부담을 피할 수 없게 된다.However, in such a conventional pulse width modulated wave generating circuit, the result of lowering the resolution of the pulse width that can be output to satisfy the fundamental wave is reduced, and the change of the fundamental wave is impossible without modifying the hardware. The change of the fundamental wave does not modify the hardware, therefore, the output of one or more pulse width modulated waves must additionally constitute the same circuit as that shown in FIG. Will not be avoided.
본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로, 하드웨어의 수정없이 간단한 소프트 웨어의 수정만으로 기본 주파수의 변경이 가능하게 되면서 종래의 기술(12비트)에 의해 상대적으로 높은 해상도(16비트)를 확보할 수 있는 인텔 82C54의 타이머 IC를 이용한 고정밀 펄스폭 변조파 발생회로를 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, and it is possible to change the fundamental frequency by simply modifying the software without modifying the hardware, while securing a relatively high resolution (16 bits) by the conventional technology (12 bits). The purpose is to provide a high-precision pulse width modulated wave generation circuit using the Intel 82C54 timer IC.
상기 목적을 달성하기 위한 수단으로, 마이크로 프로세서에 데이타 버스와 어드레스 버스로 각각 결합된 데이타 트랜시버와 어드레스 디코더; 상기 데이타 트랜시버로부터 데이타를 받아들이는 타이머IC(인텔 82C54)의 기본파 콘트롤러 및 제1,2PWM 발생기, 마이크로 프로세서로부터 버스제어 신호를 받아 입력 어드레스를 디코딩하여 상기 기본파 콘트롤러 및 제1,2PWM 발생기에 칩 셀렉트 신호를 제공하는 어드레스 디코더; 클럭 발생기, 마이크로 프로세서로부터 어드레스 및 리드/라이트 신호를 받아 상기 제1,2PWM 발생기에 게이팅 신호를 제공하여 각각 PWM0~PWM2 와 PWM3~PWM5 의 펄스폭 변조파를 발생시키는 기본파 콘트롤러를 포함하도록 하므로서 달성된다.As a means for achieving the above object, a data transceiver and an address decoder coupled to a microprocessor by a data bus and an address bus, respectively; A fundamental wave controller and a 1,2 PWM generator of a timer IC (Intel 82C54), which receives data from the data transceiver, receive a bus control signal from a microprocessor, decode an input address, and chip into the fundamental wave controller and the 1,2 PWM generator. An address decoder for providing a select signal; This is achieved by receiving an address and a read / write signal from a clock generator and a microprocessor and providing a gating signal to the first and second PWM generators to include a fundamental wave controller for generating pulse width modulated waves of PWM0 to PWM2 and PWM3 to PWM5, respectively. do.
이하, 본 고안의 바람직한 실시예를 첨부된 도면에 의거 상세히 설명하면 다음과 같다.Hereinafter, with reference to the accompanying drawings, preferred embodiments of the present invention in detail as follows.
제2도는 본 발명의 회로구성도로서, 마이크로 프로세서(20)와 데이타 트랜시버(22) 및 어드레스 디코더(21)는 각각 8비트로 데이타 버스 및 16비트 어드레스 버스로 연결되어 데이타 및 어드레스 신호가 전송되게 연결하고, 또한 마이크로 프로세서(20)의 리드/라이트 신호는 버스제어신호로서 상기 데이타 트랜시버(22)의 DIR단 및 어드레스 디코더의 G단에 제공되게 연결한다.2 is a circuit diagram of the present invention, in which the microprocessor 20, the data transceiver 22, and the address decoder 21 are connected to the data bus and the 16-bit address bus at 8 bits, respectively, to transmit data and address signals. The read / write signal of the microprocessor 20 is connected to the DIR terminal of the data transceiver 22 and the G terminal of the address decoder as a bus control signal.
상기 데이타 트랜시버(22)에서 출력되는 데이타(D0-D7)는 기본파 콘트롤러(24)와 제1,2PWM 발생기(25,26)에 공통으로 제공되게 연결하고, 상기 기본파 콘트롤러(24)의 1, 2 출력단의 출력은 각각의 제1,2PWM 발생기(25,26)의 게이트(G)단에 게이트 신호로 제공되게 연결한다.The data D 0 -D 7 output from the data transceiver 22 are connected to the fundamental wave controller 24 and the first and second PWM generators 25 and 26 in common, and the fundamental wave controller 24 is connected. The outputs of the first and second output stages of the first and second output terminals of the first and second PWM generators 25 and 26 are connected to be provided as gate signals.
상기 마이크로 프로세서(20)의 어드레스 A0, A1와, 클럭 발생기(23)의 클럭(CLK)과 리드/라이트신호는 상기 타이머 IC (인텔 82C54)로 구성되는 기본파 콘트롤러(24) 및 제1,2PWM 발생기(25,26)에 공통으로 제공되게 연결한다.The address A 0 , A 1 of the microprocessor 20, the clock CLK of the clock generator 23, and the read / write signal are composed of a fundamental wave controller 24 and a first signal composed of the timer IC (Intel 82C54). 2PWM generator (25, 26) to be provided in common.
어드레스 디코더(21)의 디코딩 출력 또한 기본파 콘트롤러(24) 및 제1,2PWM 발생기(25,26)의 칩 셀렉트 신호로 제공되게 연결한다.The decoding output of the address decoder 21 is also connected to be provided as a chip select signal of the fundamental wave controller 24 and the first and second PWM generators 25 and 26.
이와같이 구성된 본 발명의 작용 및 효과를 설명하면 다음과 같다.Referring to the operation and effects of the present invention configured as described above are as follows.
기본파 콘트롤러(24) 기능의 타이머 IC, 즉 인텔 82C54의 동작모드를 구형파 생성모드인 모드 3(제3도 참조)으로 초기화시키고, 그의 게이트(G)단은 VCC 전압에 의해 로직 1 로 고정된다.The timer IC with the fundamental wave controller 24 function, i.e., the operation mode of the Intel 82C54, is initialized to mode 3 (see FIG. 3), which is a square wave generation mode, and its gate (G) stage is fixed to logic 1 by the VCC voltage. .
이 상태에서 초기화되면 데이타 입력값을 받아들여 그 입력값의 절반이 될 때까지 클럭 발생기(23)로부터의 클럭입력을 카운트하여, 이 시간동안 출력값을 로직 1로 하고, 나머지 절반 시간동안은 로직 0 을 출력한다.When initialized in this state, it accepts the data input value and counts the clock input from the clock generator 23 until it becomes half of the input value, and the output value is logic 1 during this time and logic 0 for the other half time. Outputs
이에 따라 후단에서 같은 IC(82C54)로서 펄스폭 변조하는 기능의 각 제1,2PWM 발생기(25,26)는 그 때의 동작모드로서 게이트 입력값이 로직 1 일때 한번만 카운트하여 출력하는 리 트리거블 원 쇼트(Retriggerble One Shot) 모드 1로 초기화된다.Accordingly, each of the first and second PWM generators 25 and 26 having the function of performing pulse width modulation as the same IC 82C54 at the rear stage is a retriggerable one that counts and outputs only once when the gate input value is logic 1 as the operation mode at that time. Reset to Short One Shot mode 1.
이 상태로 초기화되면 게이트 단이 로직 1이 되었을 때만 입력된 데이타 값을 클럭수만큼 카운트하여 이 시간동안 로직 1을 출력하게 된다.When this state is initialized, the input data value is counted by the number of clocks only when the gate stage becomes logic 1, and logic 1 is output during this time.
따라서, 앞단의 기본파 콘트롤러(24)의 출력을 후단의 제1,2PWM 발생기(25,26)의 게이트 입력으로 보내고 동일한 클럭을 계수하게 되면 기본파 콘트롤러(24)는 완벽하게 기본주파수를 제어할 수 있게 되고, 후단의 제1,2PWM 발생기(25,26)를 기본주파수에 동기된 펄스폭 변조파를 발생하여 출력하게 되는 것이다.Therefore, if the output of the front fundamental wave controller 24 is sent to the gate inputs of the first and second PWM generators 25 and 26 in the rear stage and the same clock is counted, the fundamental wave controller 24 can control the fundamental frequency perfectly. The first and second PWM generators 25 and 26 of the rear stage are generated and output by generating a pulse width modulated wave synchronized with the fundamental frequency.
제3도의 출력파형에서 CLK는 3개의 82C54 IC(기본파 콘트롤러 및 제1,2PWM 발생기)가 공통으로 사용하는 클럭이며, 기본파는 앞단의 82C54에서 출력되어 후단의 82C54게이트 입력으로 들어가는 기본주파수의 파형을 나타낸다.In the output waveform of Fig. 3, CLK is a clock commonly used by three 82C54 ICs (basic wave controller and 1,2PWM generator), and the fundamental wave is the waveform of the fundamental frequency that is output from 82C54 at the front and goes to the 82C54 gate input at the rear. Indicates.
후단의 82C54는 게이트 입력이 로직 1이 되었을 때 입력데이타 만큼 한번만 계수하기 때문에 기본 주파수 입력이 로직 1일 때만 펄스폭 변조파를 출력하게 된다.The latter 82C54 counts only once as the input data when the gate input becomes logic 1, so the pulse width modulated wave is output only when the fundamental frequency input is logic 1.
이상에서 설명한 바와같은 본 발명을 기준의 펄스폭 변조파 발생기가 하드웨어적으로 고정됨에 따른 회로 응용의 불편함을 소프트 웨어적으로 기본주파수의 변경이 가능하게 하여 펄스폭 변조를 다양화 시킬 수 있으며, 우수한 해상도(16비트)를 구현함으로써, 제어 가능한 범위의 한계를 극복하게 하였고, 또한 PWM 출력의 다양화에 따라 회로사이즈 증가를 최소화시킬 수 있는 특유의 효과를 얻을 수 있게 한다.As described above, the pulse frequency modulation wave generator based on the present invention can be used to change the fundamental frequency in software, thereby making it possible to diversify the pulse width modulation. Implementing superior resolution (16-bit) overcomes the limitations of the controllable range and enables the unique effect of minimizing the increase in circuit size by varying the PWM output.
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