KR0165897B1

KR0165897B1 - Mos 소자용 과전압 보호회로

Info

Publication number: KR0165897B1
Application number: KR1019910701053A
Authority: KR
Inventors: 테어레츠키 하르트무트; 리슈 로타르
Original assignee: 발도르프, 피켄셔; 지멘스 악티엔게젤샤프트
Priority date: 1989-03-08
Filing date: 1990-01-18
Publication date: 1998-12-15
Also published as: DE3907523A1; JP2797259B2; HK125795A; DE59005132D1; JPH04504030A; EP0462108A1; KR920702025A; ATE103417T1; WO1990010952A1; EP0462108B1

Abstract

본 발명은 저항(R), 전계 산화막 트랜지스터(FOX) 및 산화박막 트랜지스터(DOX)로 이루어진 MOS 소자용 과전압 보호회로에 관한 것이다. 전계 산화막 트랜지스터의 내부에 있는 기생 바이폴라 트래지스터의 브레이크 다운은 호전되므로, 전계산화막 트랜지스터는 기준전압(Vss)에 대한 과전압 펄스의 모든 에너지를 누설할 수 있다. MOS 소자를 브레이크 다운 시키는 스파이킹으로 알려진 열적 손상이 상기 방법을 통해 감소될 수 있다.

Description

MOS 소자용 과전압 보호회로

본 발명은 도면을 사용하여 보다 상세하게 기술되어 있다.

제1도는 본 발명에 따른 보호회로의 기초가 되는 선행기술에서의 과전압 보호 회로의 기본적인 회로도.

제2도는 과전압으로 인해 열적손상(스파이킹)이 발생된 MOS 소자의 일부 횡단면도.

제3도는 열적손상을 예방하기 위해 부가의 확산 장벽을 가진 MOS 소자의 일부 횡단면도.

제4도는 본 발명에 따른 보호회로에서 전계 산화막 트랜지스터를 나타낸 도면.

제5도는 본 발명에 따른 보호회로의 레이아웃.

제1도는 선행기술에 따른 과전압에 대한 보호회로를 나타내고 있다. 선행기술에 따른 기본적인 회로는 본 발명에 따른 보호회로에서도 역시 적용되고 있다. 본 발명에 따른 보호회로는 전계 산화막 트랜지스터(FOX = field oxide transistor), 산화 박막 트랜지스터(DOX = oxid thin transistor) 및 저항(R)을 구비하고 있다. 이 회로에서는 전계 산화막 트랜지스터(FOX)의 소오스 단자, 산화 박막 트랜지스터(DOX)의 소오스 단자 및 산화 박막 트랜지스터의 게이트 단자 각각이 기준 전압과 접속되어 있다. 이 경우에, 기준 전압으로써 접지(Vss)가 선택되었다. 전계 산화막 트랜지스터(FOX)의 게이트 단자 및 드레인 단자는 저항(R) 단자 및 MOS 소자의 입력 패드(P)와 접속되어 있다. 저항(R)의 다른단자는 산화 박막 트랜지스터(DOX)의 드레인 단자 및 보호회로의 접점(A)에 접속되어 있다. 이 접점(A)에는 다른 MOS 소자들이 접속될 수 있으며, 이 경우에 접점 그 자체가 보호하려는 MOS 소자에 대한 입력 및 출력으로 사용된다.

저항성 확산 스트립으로서 반도체 실리콘에서 실현할 수 있는 저항(R)은 산화박막 트랜지스터(DOX)와 함께 형성되었고, 이 산화박막 트랜지스터는 전계 제어된 다이오드 즉, RC-저역필터로서 접속되어 있다. RC-저역필터의 저항(R)은 과전압이 발생할 때 전류를 제한하기 위해 사용되는데, 이는 산화박막 트랜지스터(DOX)가 기준전압(Vss)에 대한 과전압에서 높은 에너지를 끌어낼 수 없기 때문이다. 이러한 경우 전계 산화막 트랜지스터(FOX)가 사용되는데, 이 산화박막 트랜지스터(FOX)는 전자 사태 항복에서 동작되는 기생 바이폴라 트랜지스터로서 ESD-부하에서 동작하며 기준전압에 대한 ESD-펄스의 에너지를 끌어낸다.

과전압에 의한 높은 에너지 밀도 및 전류밀도 상태에서 MOS 소자 내에 알루미늄과 실리콘의 용융온도에 상당하는 온도가 발생할 수 있다. 제2도는 과전압으로 인한 열적 손상-스파이킹(spiking)이라고도 함-이 나타난 MOS 소자에 대한 일부 횡단면을 나타낸다. 상기한 온도 때문에 반도체의 실리콘은 스트립 도체의 알루미늄으로 확산되는 반면 동시에 알루미늄은 반도체의 실리콘과 합금된다. MOS 소자를 계속적으로 브레이크 다운 시키는 n⁺p^-접합에서의 단락이 생긴다. 제2도에서 n⁺도핑된 확산영역(n-Diff)이 p 도전형 반도체 기판(p-Sub)내에 삽입되어 있다. 나중의 활성 영역들을 전기적으로 분리하기 위해, 의도적인 국부산화를 사용하여 LOCOS 방법(local oxidation of silicon)에 따라 절연층(Loc)이 만들어 졌고, 이는 제2도에 도시되어 있다. 이 절연층(Loc)과 n⁺도핑된 확산영역(n-Diff)의 상부에 산화층(Ox)이 형성되고, 이 산화층(Ox)은 단지 접촉영역(K) 내에서만 단절되어 있다. 이 산화층(Ox) 상부에 알루미늄층(Al)이 형성되고, 이 알루미늄층(Al)은 스트립 도체로서 사용되며, 접촉영역(K)은 n⁺도핑된 확산영역(n-Diff)과 도전성 결합을 한다. 더 나아가서, 제2도에는 열적 손상(스파이킹)이 표시되어 있으며, 이 열적 손상은 과전압에서 높은 에너지밀도 및 전류밀도로 인해 발생한다. 스트립 도체의 알루미늄(Al)은 p-도전형 반도체 기판(p-Sub) 안쪽으로 함급되고 n⁺p^-접합의 단락을 야기한다. 결국 상기 접합은MOS 소자의 브레이크 다운을 야기한다. 전술한 것을 통해 알 수 있는 것처럼, 이 경우에 접촉영역(K)의 하부 및 인접한 절연영역(Loc)에서 최고값이 나타난다. 마지막의 경우를 소위 수직의 스파이킹이라 하는 반면, 제2의 열적 손상은 수평의 스파이킹이라 부른다.

수평의 스파이킹을 줄이기 위해 접촉영역(K)과 절연층(Loc) 사이의 간격(X)을 크게 할 수도 있을 것이다. MOS소저의 ESD 특성이 간격(X)을 크게 하므로써 개선되었다. 이는 이완된 프로세스 예를 들면 2㎛ NMOS프로세스와 같은 경우에만 적용되고 회로 내의 가장 작은 채널 길이의 폭은 2㎛이다. 그러나, 회로를 보다 빠르게 작게 만들기 위해 MOS 소자에 대한 장치의 개발목표는 가능한한 작은 채널의 길이를 달성하는 것이다. 예를 들면 4-M 메모리 소자에서는 1㎛프로세스가 사용된다.

제3도는 MOS 소자의 일부에 대한 횡단면을 나타낸다. 이 MOS 소자는 특히 수직스파이킹의 열적 손상을 예방하기 위해 추가적인 확산장벽을 가지고 있다. 제3도에서 알수 있는 바처럼, p-도전형 반도체 기판(p-Sub')의 내부에 n⁺-도핑된 반도체 영역(n-Diff')이 삽입되어 있다. 이 n⁺-도핑된 반도체 영역의 양측면에 절연층(Loc', Loc'')가 위치하고, 이 2개의 절연층은 다시 나중의 활성 영역을 전기적으로 서로 분리한다. 산화층(Ox')은 절연층(Loc', Loc'') 및 n⁺-도핑된 반도체 영역(n-Diff')의 일부를 커버한다. 이 산화층은 확산장벽(Diffb)으로 채워진 접촉영역(K') 내에서만 단절되어 있을 뿐이다. 확산장벽(Diffb) 및 산화층(Ox')을 커버한 알루미늄층(Al')을 형성하므로써 모든 배열이 완료된다. 확산장벽에 대한 재료로서 예를들면, 텅스텐, 규화탄탈 또는 폴리실리콘이 사용될 수 있다. 이 재료는 낮은 저항성과 도전성이 있어야 하며 접합부분에서 쇼트키 접촉을 해서는 않된다. 이러한 방법을 통해 수직스파이킹과 관련한 MOS 소자의 ESD- 감도가 감소된다. 그러나 이러한 경우에라도 알루미늄층(Al)과 n⁺-도핑된 반도체 영역(n-Diff')사이의 확산장벽(Diffb)이 제조 프로세스에 포함되지 않은 물질로 형성되어야 한다면, 추가의 프로세스가 필요하다는 것이 불리하다.

제4도는 제1도에서 처럼 형성된 과전압에 대한 보호회로의 본 발명에 따른 부분을 나타내고 있다. 이 회로는 전계 산화막 트랜지스터, 저항 및 산화박막 트랜지스터를 포함한다. 제4도는 이 경우에 전계 산화막 트랜지스터의 영역을 또 다시 보여주며, 이 전계 산화막 트랜지스터는 절연층(Loc'''), 2개의 n⁺-확산영역(n-Diff'', n-Diff'''), 산화층(Ox'') 및 알루미늄층(Al'', Al''')으로 형성되어 있다. 이때 n⁺-확산영역(n-Diff'')은 드레인 영역을 나타내며, n⁺-확산영역(n-Diff''')은 소오스 영역을 나타내고, 절연층(Loc'''), 산화층(Ox'') 및 알루미늄층(Al''')은 전계 산하막 트랜지스터의 게이트 영역을 나타낸다. 제4도에서 2개의 n⁺-도핑된 확산영역(n-Diff'', n-Diff''')은 p⁺-도핑된 반도체 기판(p-Sub'')에 삽입되어 있고, 이 확산영역(n-Diff'')의 하부에 웰 형상의 다른 반도체 영역(n-W)이 위치하지만 , 이 반도체 영역(n-W)은 확산영역들보다 더 약하게 도핑되어야 한다. 절연층(Loc''')과 확산영역(n-Diff'', n-Diff''') 상부에 있는 산화층(Ox'')은, 알루미늄층(Al'', Al''')에 n⁺-도핑된 확산영역을 접촉시키기위해 접촉영역(K'', K''') 각각에서 단절되어 있다. 이 경우에, 알루미늄층(Al'')은 접촉영역(K'')에 의해 n⁺-도핑된 확산영역(n-Diff''')과 접촉하는 반면, 알루미늄 층(Al''')은 접촉영역(K''')에 의해 n⁺-도핑된 확산영역(n-Diff'')과 접촉되어 있다.

보호회로의 전계 산하막 트랜지스터는 전자 사태 항복에서 동작된 기생 npn 바이폴라 트랜지스터로서 이미 전술한 바처럼 ESD-부하에서 동작하며 n⁺-도핑된 확산영역(n-Diff'')에서 콜렉터 단자를, n⁺-도핑된 확산영역(n-Diff''')에서 에미터 단자를, p-도전형 반도체 기판(p-Sub'')안에서 베이스 단자를 생각할 수 있다. 본 발명의 중요한 요소인 다음에서 서술되는 방법을 통해 기생 바이폴라 트랜지스터는 이의 브레이크 다운 상태에서 최적화 되므로 보호회로는 기준전압에 대한 과전압을 더 효과적으로 끌어낼 수 있다. 제1도에서처럼 드레인 단자와 게이트 단자를 가진 전계 산화막 트랜지스터는 보호하려는 MOS소자의 입력(P)과 연결되어 있는 반면 소오스 단자는 기준 전압, 이 경우에 접지(Vss)와 접속되어야 한다. 그러므로, 알루미늄층(Al'')은 Vss와 접속되어야 하며 알루미늄층(Al''')은 MOS 소자의 단자(P)와 접속되어야 한다. 트랜지스터의 기능을 이용하기 위해, 전계 산화막 트랜지스터의 n⁺-도핑된 2개의 확산영역이 최소의 간격을 가져야 한다. 여기에서 최소의 간격은 전계 산화 트랜지스터의 누설전류- 및 펀치-스루(Punch-through)-방법을 통해 결정된다. 이때 누설전류의 값은 10㎂를 넘어서는 안된다. 2개의 n⁺-확산영역의 간격은 기생 바이폴라 트랜지스터의 천이시간(on-transition time)을 통해 최대한도로 결정되므로, 전계 산화막 트랜지스터의 통로길이 및 베이스 길이는 1.5㎛를 넘지 않아야 한다. 이 경우에 기준전압(Vss)에 대한 통로는 낮은 저항성을 가져야 하므로 기생 npn 바이폴라 트랜지스터의 천이시간이 짧은 시간동안 유지된다. 기생 바이폴라 트랜지스터용 콜렉터로서 작용하는 전극의 일부는 이미 제시한 바처럼 n-웰(n-W)에 의해 커버되어 있다. n⁺-확산영역(n-Diff'')아래에 낮게 도핑된 n-웰형 부분이 콜렉터로서 작용면에서 높게 도핑된 n⁺-확산영역(n-Diff'') 보다 더 효과적이다. 더 나아가서 Locos 통로(Loc''') 아래에서 전계 임플렌테이션을 통해 베이스 도핑이 상기 영역에서 증가되고 채널 스톱(channel stop) 방법으로서 사용된다. 이는 n⁺-도핑된 두 개의 확산영역(n-Diff'' 및 n-Diff''') 사이의 원하지 않는 케리어 전송이 일어날 수도 있는 것을 방지한다. n-웰(n-W)은 Locos 통로(Loc''')에서부터 n⁺-확산영역(n-Diff''')의 전체를 커버해서는 않되는데, 그 이유는 그렇지 않으면 전자사태 항복이 높은 전압에서 발생할 수 있기 때문이다.

도핑 높이와 측정값의 치수설정을 위한 예로서 다음의 내용이 제공될 수 있다. n⁺-확산영역(n-Diff'', n-Diff''')은 10²⁰cm^-3보다 더 높은 도핑농도를 가지며, 그에 반해 낮게 도핑된 n-웰(n-W)은 4-5×10¹⁶cm^-3의 도핑농도를 가진다. 반도체 p-도전형 기판(p-Sub'')은 2-3×10¹⁵cm^-3의 도펀트 농도를 가질 수 있을 것이지만 그에 반해 Locos 통로(Loc''')아래 증가된 베이스 도핑은 1×10¹⁷cm^-3의 도핑농도로 형성될 수 있을 것이다. 제4도에서 n-웰은 크기에 있어서 4㎛ 깊이로 형성되고, 제4도에서 Z라 표기된 접촉영역(K''')위로 n-웰의 오버랩 길이는 3㎛보다 적어서는 않된다. Y로 표기된 n-웰(n-W)위로 n⁺-확산영역(n-Diff'')의 오버랩 길이는 0.5㎛보다 적어서는 않된다. 전계 산화막 트랜지스터의 폭은 200㎛ 보다 적어서는 않되며, 제4도에 도시된 바처럼 이 전계 산화막 트랜지스터는 면적을 절역하기 위해 소용돌이 모양으로 배열될 수 있다. 이의 통로길이는 0.7과 1.5㎛ 사이이어야 한다. 1×10¹⁷cm^-3의 도핑농도의 영역에서 베이스 도핑을 증가하는 Locos 통로(Loc''')아래의 전계 임플랜테이션은 1.2㎛의 깊이를 가져야 한다. 제1도에 제사된 바처럼 접속된 산화박막 트랜지스터(DOX) 및 저항(R)과 같이 보호 회로의 나머지 소자의 치수설정을 위해 다음의 내용이 제공된다. 확산저항은 1KOhm의 값을 넘어서는 안되는 반면, 전계 제어 다이오드로서 접속된 산화 박막 트랜지스터(DOX)는 다음과 같은 채널의 길이를 가져야 하는데, 이 채널의 길이는 프로세스에서 사용된 최소길이 보다 계수 0.2 만큼 길게 선택되어야 한다. 예를들면 1㎛ 프로세스의 경우에 채널길이는 1.2㎛로 설정된다. 상기 트랜지스터의 채널폭은 40과 60㎛사이에 있어야 한다.

보호회로의 2개의 전계효과 트랜지스터는 p-채널 트랜지스터로서도 형성될 수 있고, 이에 대해 p영역과 n영역이 교환되어야 하며 기본적인 접속은 그대로이다.

제5도는 본 발명에 따른 보호회로의 레이아웃을 나타낸다. 이 레이아웃은 확산저항(R'), 전계 산화막 트랜지스터(FOX') 및 산화 박막 트랜지스터(DOX')를 포함한다. 전계 산화막 트랜지스터(FOX')는 소용돌이 형상으로 형성되어 제4도에 기술된 바와 같이 만들어 진다. 전계 산화막 트랜지스터의 채널폭은 200㎛보다 적어서는 안되며, 채널 자체는 2개의 n⁺-도전형 도핑영역이 빗살형상으로 서로의 안으로 밀려들어가 있는 것에 근거하여 형성되었다. 제1의 n⁺-도핑영역(D1)은 접지(Vss)와 연결되어 있는 반면, 제2의 n⁺-도핑영역(D2)은 보호하려는 MOS 소자의 입력패드(P)와 연결되어 있다. 확산저항(R')은 제2의 n⁺-도핑영역(D2)과 산화박막 트랜지스터(DOX')용 드레인 단자로서 형성된 제3의 n⁺-도핑영역(D3) 사이에 접속되어 있다. 상기 제3의 도핑영역(D3)은 단자(A)와 접속되고, 이 단자(A)를 통해 다른 소자들이 접속될 수 있다. 접지(Vss) 및 제1의 n⁺-도핑영역(D1)과 접속되어 있는 제4의 n⁺-도핑영역(D4)은 산화 박막 트랜지스터의 소오스 단자를 형성한다. 공단을 줄이기 위해 산화박막 트랜지스터는 전계 산화막 트랜지스터 옆에 배열된다. 40 내지 60㎛를 갖는 산화박막 트랜지스터의 폭은 전계 산화막 트랜지스터의 폭보다 적으므로, 이 전계 산화막 트랜지스터는 구불구불한 형상으로 만들어져서는 안된다. 2개의 전계효과 트랜지스터의 게이트 단자의 접속은 이 경우에 개략적이기 때문에 도시되어 있지 않다.

본 발명은 기생 바이폴라 트랜지스터를 가진 MOS-전계 산화막 트랜지스터, MOS-산화 박막 트랜지스터 및 저항을 포함하며; 제1의 확산영역은 드레인 영역을 형성하고 제2의 확산영역은 소오스 영역을 형성하며, 상기 양 확산영역은 기판과 다른 도전형을 가지며, 상기 제1의 확산영역은 상기 전계 산화막 트랜지스터의 제1단자와 접속되고, 상기 제2의 확산영역은 상기 전계 산화막 트랜지스터의 제2단자와 접속되며; 상기 전계 산화막 트랜지스터의 제1단자, 상기 산화 박막 트랜지스터의 게이트 단자 및 제1단자는 공통의 기준접압과 접속되고; 상기 저항의 제1단자, 사기 전계 산화막 트랜지스터의 게이트 단자 및 제2단자는 MOS 소자의 입력 단자와 접속되며, 상기 저항의 제2단자는 상기 산화 박막 트랜지스터의 제2단자 및 보호회로의 접점과 접속되는 MOS 소자용 과전압 보호회로에 관한 것이다.

오늘날의 MOS 소자는 그의 제조 및 취급시 사람과 기계의 정전 방전으로 인해 높은 실패율을 가지고 있다. 이 정전방전(ESD(=electrostatic discharge)라 약칭함)의 부정적인 영향을 줄이는 방법은 기본적으로 2가지 방법이 있다. 그 하나는 MOS 소자의 전압 없는 환경을 제공하는 것인데 예를 들면 특수 포움재료내에 넣어서 그들 이송하는 것이며 또는 MOS 소자상에서도 집적될 수 있는 소자 보호용 특수회로를 만드는 것이다. 이와 같은 회로들은 위험한 과전압에 대해 MOS 소자의 입력단의 민감한 게이트를 보호한다. 이와 같은 보호회로가 없으면, 20V 정도의 전압에도 MOS 소자가 파괴되는 반면에, 보호회로가 있으면 몇천 볼트의 전압에도 MOS 소자가 파괴되지 않는다.

간행물 C.Duvvury기타 등등 저, ESD Protection Reliability in 1㎛ CMOS Technologies, annual, Proc. Reliability Physics Band 24, 1986에 산화박막 트랜지스터, 전계 산화막 트랜지스터 및 저항으로 구성된 보호회로가 소개되어 있다. 상기 간행물의 제4도의 도면 설명에 대한 결과처럼, 주된 보호 기능은 전계 산화막 트랜지스터를 차단하는 반면 산화 박막 트랜지스터와 저항은 보조의 보호기능을 한다. 전계 산화막 트랜지스터는 ESD-부하에서 전자사태 항복시 동작된 기생 바이폴라 트랜지스터로서 동작하며 접지에 ESD펄스의 에너지를 끌어낸다. 이때, 에너지 밀도 및 전류 밀도가 높을 경우 알루미늄과 실리콘의 공융온도(577℃)대에 있는 온도들이 나타날 수 있고 알루미늄의 용융온도는 675℃이며 실리콘의 용융온도는 1415℃이다. 스트립 도체의 알루미늄은 MOS 회로의 반도체의 실리콘에 합금되고 n⁺p^-접합에서 단락을 일으킨다. 스파이킹(열적손상)이라 불리는 상기 손산은 MOS 소자의 브레이크 다운을 야기한다. 이 열적손상의 부정적인 영향은 수평의 스파이킹에 대해 전계 산화막 트랜지스터의 콘택트 홀의 확대된 간격을 사용하여 감소될 수 있다. 이때, 간격을 크게하므로써 MOS 소자의 ESD 상태가 개선된다. 그러나, 이는 이완된 생산 프로세스(예를들면 2㎛ NMOS 프로세스)에도 적용된다. 알루미늄 트랙과 확산 영역 사이에 확산장벽을 삽입함으로써, MOS 소자의 수직 스파이킹과 관련한 ESD-감도는 줄어들 수 있다. 확산 장벽에 대한 재료로는 예를 들면 텅스텐, 규화탄탈늄 또는 폴리실리콘이 사용된다. 이는 간행물 L. F. DeChiaro 저, Input ESD Protection Networks For Fine-line NMOS-Effects of Stressing Waveform And Circuit Layout, Annual. Proc. Reliabilaty Physics, Band 24, 1986에서 제1도 및 그에 대한 설명 부분에 인용되어 있다. 그러나, 이 방법을 실시하기 위해서는 더 큰 장소가 필요하며, 이러한 장소의 필요는 MOS 소자의 집적도를 높일 경우 불리하다.

보호하려는 회로의 출력에서 전계 산화막 트랜지스터에 의해 과전압을 보호하는 보호장치가 유럽 출원공보 제 0 217 525호에 공지되어 있다.

본 발명의 목적은 가능한 한 적은 장소를 필요로 하며 기준접압에 대한 입력단자의과전압을 누전시키도록 구성된 MOS 소자용의 개선된 과전압 보호회로를 제공하는 데 있다. 또한, 본 발명에 의해 ESD 부하로 인한 MOS 소자의 브레이크 다운의 문제가 감소되어야 한다.

상기 목적은 본 발명에 따라 제1 및 제2의 확산영역사이의 최소 간격이 MOS-전계 산화막 트랜지스터의 누설전류의 값이 10㎂이하가 되도록 결정되며 그것의 최대 간격이 1.5㎛이하이며, 상기 제2의 확산영역아래에 웰형으로 형성된 반도체 영역이 배치되며, 상기 반도체 영역이 제2의 확산영역과 동일한 방식으로 더 약하게 도핑되고, 상기 제2의 확산 영역이 웰형으로 형성된 반도체 영역을 오버랩함으로써 달성된다.

본 발명에 의해 달성된 장점은 특히 전계 산화막 트랜지스터의 보호회로에 포함된 기생 바이폴라 트랜지스터가 도통되어 과전압의 높은 에너지가 기준전압으로 흘러나간다는 점이다. 열적 손상(스파이킹)을 막기 위한 보호조치가 생략될 수 있으므로, 상기 언급한 보호조치 없이 그 구조를 더 소형화할 수 있다.

Claims

기생 바이폴라 트랜지스터를 가진 MOS-전계 산화막 트랜지스터(FOX), MOS-산화박막 트랜지스터(DOX) 및 저항(R)을 포함하며; 제1의 확산영역(n-Diff''')은 드레인 영역을 형성하고 제2의 확산영역(n-Diff'')은 소오스 영역을 형성하며, 상기 두 개의 확산영역(n-Diff''', n-Diff'')은 기판 (p-Sub'')과 다른 도전형을 가지며, 상기 제1의 확산영역(n-Diff''')은 상기 전계 산화막 트랜지스터(FOX)의 제1단자와 접속되고, 상기 제2의 확산영역(n-Diff'')은 상기 전계 산화막 트랜지스터(FOX)의 제2단자와 접속되며; 상기 전계 산화막 트랜지스터(FOX)의 제1단자, 상기 산화박막 트랜지스터(DOX)의 게이트 단자 및 제1단자는 공통의 기준전압과 접속되고; 상기 저항(R)의 제1단자, 상기 전계 산화막 트랜지스터(FOX)의 게이트 단자 및 제2단자는 MOS 소자의 입력 단자(P)와 접속되며, 상기 저항(R)의 제2단자는 상기 산화 박막 트랜지스터(DOX)의 제2단자 및 보호회로의 접점(A)과 접속되는 MOS 소자용 과전압 보호회로에 있어서, 상기 제1 및 제2의 확산영역(n-Diff''', n-Diff'') 사이의 최소간격은 상기 MOS-전계 간화막 트랜지스터의 누설전류의 값이 10㎂이하가 되도록 결정되며 그것의 최대 간격은 1.5㎛이하 이며, 상기 제2의 확산영역(n-Diff'') 아래에 웰형으로 형성된 반도체 영역(n-W)이 배치되며, 상기 반도체 영역(n-W)은 제2의 확산영역(n-Diff'')과 동일한 방식으로 더 약하게 도핑되고, 상기 제2의 확산영역(n-Diff'')은 웰형으로 형성된 반도체 영역(n-W)을 오버랩하는 것을 특징으로 하는 MOS 소자용 과전압 보호회로.
제1항에 있어서, 상기 MOS-산화 박막 트랜지스터(DOX)와 상기 MOS-전계 산화막 트랜지스터(FOX)는 p채널 트랜지스터로서 형성되는 것을 특징으로 하는 MOS 소자용 과전압 보호회로.
제1항에 있어서, 상기 MOS-산화 박막 트랜지스터(DOX)와 상기 MOS-전계 산화막 트랜지스터(FOX)는 n 채널 트랜지스터로서 형성되는 것을 특징으로 하는 MOS 소자용 과전압 보호회로.
제1항에 있어서, 상기 저항(R)은 저항성 확산 스트립으로서 실현되는 것을 특징으로 하는 MOS 소자용 과전압 보호회로.
제1항에 있어서, 정상동작에서 상기 제1 및 제2 확산영역(n-Diff''', n-Diff'')사이의 전하이동을 저지하기 위해 상기 MOS-전계 산화막 트랜지스터(FOX)는 증가된 베이스 도핑으로 형성되는 것을 특징으로 하는 MOS 소자영 과전압 보호 회로.
제1항, 제4항 또는 제5항에 있어서, 상기 MOS-전계 산화막 트랜지스터(FOX)는 구불구불한 형상으로 반도체 기판 상에 배치되는 것을 특징으로 하는 MOS 소자용 과전압 보호회로.
제1항, 제4항 또는 제5항에 있어서, 상기 MOS 소자를 가진 보호회로는 반도체 기판상에 집적되는 것을 특징으로 하는 MOS 소자용 과전압 보호회로.