KR0145696B1 - 반도체장치 및 그들을 적층한 모듈과 그것을 실장한 전자장치 - Google Patents

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Description

반도체장치 및 그들을 적층한 모듈과 그것을 실장한 전자장치

제1도는 본 발명의 실시예1인 면실장방식을 채용하는 수지봉지형 반도체장치의 기본구조를 도시한 주요부 단면도.

제2도는 상기 수지봉지형 반도체장치의 측면도.

제3도는 상기 수지봉지형 반도체장치의 평면도.

제4도는 상기 수지봉지형 반도체장치의 조립공정중에서의 리이드프레임의 평면도.

제5도는 상기 수지봉지형 반도체장치의 방열판의 부품평면도.

제6도는 상기 수지봉지형 반도체장치의 반도체펠릿의 레이아우트도.

제7도는 상기 수지봉지형 반도체장치의 방열판의 두께와 수지봉지부의 휘어짐량의 관계를 도시한 도면.

제8도 및 제9도는 상기 수지봉지형 반도체장치의 수지봉지공정중에 있어서의 금형의 단면도.

제10도는 상기 수지봉지형 반도체장치의 실장한 기억장치의 주요부 단면도.

제11도는 상기 기억장치의 시스템 블럭도.

제12도는 본 발명의 실시에2인 면실장방식을 채용하는 수지봉지형 반도체장치의 주요부 단면도.

제13도는 상기 수지봉지형 반도체장치의 평면도.

제14도는 본 발명이 실시예3인 면실장방식을 채용하는 수지봉지형 반도체장치의 주요부 단면도.

제15도는 본 발명의 실시예4인 핀 삽입방식을 채용하는 수지봉지형 반도체장치의 주요부 단면도.

본 발명은 수지봉지형 반도체장치 및 그들을 적층한 모듈과 그것을 실장한 전자장치에 적용해서 유효한 기술에 관한 것이다.

대형고속컴퓨터, 퍼스널컴퓨터등의 기억장치는 반도체기억장치로 구성된다. 특히, 대용량화가 목적으로 되는 반도체기억장치에는 DRAM(Dynamic Random Access Memory)이 사용된다.

상기 DRAM은 일반적으로 대용량의 기억장치를 구성하기 위해 여러개 사용되므로 비교적 저렴한 수지봉지형 반도체장치로 구성된다. 수지봉지형 반도체장치는 그 실장형식에 따라 DIP(Dual In-line Pakage), SOP(Small Out-line Pakage) 또는 ZIP(Zigzag In-line Pakage)구조등으로 구성된다.

상기 수지봉지형 반도체장치는 내부리이드에 외부단자(본딩패드)가 전기적으로 접속된 반도체펠릿을 수지(레진)로 기밀하게 봉하여 막는 것이 기본적인 구조이다. 상기 반도체펠릿은 탭상에 탑재되고, 반도체펠릿의 외부단자, 내부리이드의 각각은 본딩와이어를 거쳐서 전기적으로 접속된다. 수지는 상기 반도체펠릿, 본딩와이어, 탭 및 내부리이드를 피복한다. 내부리이드에는 외부리이드(외부핀)가 일체로 구성되고(전기적으로 접속되고), 이 외부리이드가 수지의 외부로 돌출된다.

이러한 종류의 수지봉지형 반도체장치는 메모리보드(실장기판)상에 여러개 실장되고, 컴퓨터에 기억장치(메로리모듈)로써 조립된다.

메모리보드로의 수지봉지형 반도체장치(DRAM)의 실장시는 1개의 수지봉지형 반도체장치의 실장면적(사이즈)이 실장밀도를 좌우한다. 기억장치의 대용량화(또는 소형화)를 도모하기 위해서는 실장밀도를 높게 하는 것이 요구된다.

이와 같은 기술적인 문제를 해결하기 위해서는 일본국 특허공개공보 소와63-52498호에 기재된 기술을 적용하는 것이 유효하다. 상기 공보에 기재된 기술은 모듈기판상에 그 실장면에 대해서 수직방향으로 여러개의 수지봉지형 반도체장치를 적층하는 기술이다.

즉, 이 기술이 적용된 경우, 메모리보드상에 있어서의 높이방향을 이용해서 실장밀도를 높일 수 있으므로 기억장치의 대용량화를 도모할 수가 있다.

상기한 수지봉지형 반도체장치 및 그것을 메모리보드상에 실장한 기억장치에 대해서 본 발명자들은 다음과 같은 문제점이 발생하는 것을 발견하였다.

(1) 메모리보드상에 여러개의 수지봉지형 반도체장치를 적층하는 조립작업에 있어서, 상하 각각의 수지봉지형 반도체장치사이, 외부리이드사이의 위치맞춤작업 등이 추가된다. 각 위치 맞춤작업은 작업능률을 높일 목적으로 지그를 사용한다. 위치맞춤작업은 종료후에 땜납등의 접합제를 사용하여 메모리보드상에 수지봉지형 반도체장치를 여러개 적층한다(실장한다). 이와 같이 상기 조립작업에 위치맞춤작업등 여분의 작업공정이 추가되므로 조립작업이 길어진다. 또, 작업공정이 추가되면 예를들면 DIP구조를 채용하는 수지봉지형 반도체장치에 있어서는 외부리이드의 구부러짐 등의 손상이 발생할 확률이 높아지고, 그 결과 조립작업에 있어서의 제조효율이 저하한다.

(2)메모리보드상에 여러개의 수지봉지형 반도체장치를 적층한 경우, 적층된 것 중, 중간단 또는 하단에 적층된 수지봉지형 반도체장치는 그 주위가 다른 수지봉지형 반도체장치로 덮여진다. 즉, 상기 중간단 또는 하단에 적층된 수지봉지형 반도체장치는 외부분 위기와 접촉할 수 있는 표면적이 적어진다. 이 때문에 반도체펠릿의 동작에 의해 발생하는 열의 방열경로에 있어서 열저항이 증대하므로 수지봉지형 반도체장치의 방열효율이 저하한다.

(3)상기 수지봉지형 반도체장치는 반도체펠릿의 소자형성면 및 그것과 대향하는 이면(탭측)을 포함하는 전표면을 수지봉지부로 피복한다. 통상, 수지봉지부는 고온도로 몰드한후, 냉각해서 경화시키므로 열수축에 따른 휘어짐을 저감하기 위해서 수지봉지부의 반도체펠릿의 소자형성면상에서의 두께에 대해서 이면측을 거의 같은 두께로 구성한다. 이 때문에 수지봉지부의 이면측의 두께로 규제되어 수지봉지부 전체의 두께가 두껍게 되므로 메모리보드상의 높이방향에 있어서 실장밀도를 높이는 것에 한계가 있다.

(4)또, 상기 수지봉지부의 이면측 두께를 얇게한 경우, 상술한 바와 같이 수지봉지부에 휘어짐이 발생하여 수지봉지부의 균열, 수지봉지부와 반도체펠릿사이에 박리들이 발생한다. 상기균열, 박리 등은 수지봉지부의 외부와 반도체펠릿사이의 수분의 전달경로로써 작용하여 수지봉지형 반도체장치의 내습성이 저하한다.

(5)또, SOP구조등의 면실장방식을 채용하는 수지봉지형 반도체장치에 있어서, 상기 수지봉지부의 휘어짐은 메모리보드의 단자와 외부리이드 접촉불량을 일부에 발생시킨다. 즉, 수지봉지형 반도체장치는 실장불량으로 된다.

(6)메모리보드상에 여러개의 수지봉지형 반도체장치를 적층한 경우, 상하 각각의 수지봉지형 반도체장치의 위치맞춤에 어긋남이 발생하면 상하 각각의 외부리이드사이에 접촉불량이 일어난다. 즉, 수지봉지형 반도체장치는 실장불량을 일으킨다.

(7)또, 한쪽면만을 수지로 봉하여 막으면 온도사이클로 휘어짐이 발생하여 상하 수지봉지부의 리이드접합부에 힘이 가해져서 단선될 염려가 있다.

본 발명의 목적은 수지봉지형 반도체장치에 있어서 조립작업에 있어서의 제조효율을 향상할 수 있는 기술을 제공하는 것이다.

본 발명의 다른 목적은 수지봉지형 반도체장치에 있어서 방열효율을 향상할 수 있는 기술을 제공하는 것이다.

본 발명의 다른 목적은 수지봉지형 반도체장치에 있어서 신뢰성을 향상할 수 있는 기술을 제공하는 것이다.

본 발명의 다른 목적은 수지봉지형 반도체장치를 실장하는 전자장치에 있어서 실장밀도를 향상할 수 있는 기술을 제공하는 것이다.

본 발명의 다른 목적은 수지봉지형 반도체장치를 실장하는 전자장치에 있어서, 실장불량을 방지할 수 있는 기술을 제공하는 것이다.

본 발명의 상기 및 그외의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면으로 명확하게 될 것이다.

본원에서 개시되는 발명중 대표적인 것의 개요를 간단히 설명하면 다음과 같다.

(1) 적어도 2개의 반도쳬장치를 적층한 반도체모듈에 있어서, 상기 적층된 상단 및 하단의 반도체장치의 각각은 (a) 회로소자와 여러개의 외부단자가 형성된 실질적으로 사각형상의 주면, 상기 주면과 대향하는 이면 및 상기 주면과 이면사이에 형성되어 있는 측면으로 이루어지는 반도체펠릿, (b)내부리이드 및 상기 반도체펠릿에서 멀어지는 방향으로 연장해서 형성되어 있는 제1의 리이드부, 상기 제1의 리이드부에서 상기 반도체펠릿측면과 거의 평행한 방향으로 연장해서 형성되어 있는 제2의 리이드부 및 상기 제2의 리이드부에서 상기 반도체펠릿에 가까워지는 방향으로 연장해서 형성되어 있는 제3의 리이드부를 각각 갖는 외부리이드로 이루어지는 여러개의 리이드, (c)상기 반도체펠릿의 주면과 상기 내부리이드사이에 개재되고, 상기 내부리이드의 일부를 상기 반도체펠릿의 주면에 접착하고 있는 절연성막, (d)상기 외부단자와 상기 내부리이드를 각각 전기적으로 접속하고 있는 여러개의 와이어 및 (e)상기 내부리이드, 상기 와이어 및 상기 반도체펠릿을 봉하여 막고 있는 수지봉지부를 포함하는 반도체장치로써, 상기 반도체펠릿의 주면상에 위치하는 상기 수지봉지부의 상면에서 상기 외부리이드의 제1의 리이드부까지의 거리는 상기 반도체펠릿의 이면아래에 위치하는 상기 수지봉지부의 하면에서 상기 외부리이드의 제3의 리이드부까지의 거리보다도 작고, 상기 상단의 반도체장치의 상기 제3의 리이드부는 상기 하단의 반도체장치의 상기 제1의 리이드부에 각각 전기적으로 접속되어 있고, 또 상기 리이드의 외부리이드는 상기 수지봉지부의 하나의 면에서만 돌출하고 있는 것을 특징으로 한다.

(2) 적어도 2개의 반도체장치를 적층한 반도체모듈에 있어서, 상기 적층된 상단 및 하단의 반도체장치의 각각은 (a)집적회로와 여러개의 외부단자가 형성된 주면, 상기 주면과 대향하는 이면 및 상기 주면과 이면사이에 형성된 측면으로 이루어지는 반도체펠릿, (b)내부리이드와 외부리이드로 이루어지는 여러개의 리이드, (c)상기 내부리이드와 상기 외부단자를 각각 전기적으로 접속하고 있는 외이어 및 (d)상기 반도체펠릿, 상기 내부리이드 및 상기 와이어를 봉하여 막고 있고, 상기 반도체펠릿의 주면의 상부에 위치하는 부분이 볼록형상을 하고, 상기 반도체펠릿의 이면의 하부에 위치하는 부분이 오목형상을 하고 있는 수지봉지부를 포함하는 반도체장치로써, 상기 상단의 반도체장치는 상기 하단의 반도체장치의 수지봉지부의 상기 볼록형상부분이 상기 상단의 반도체장치의 수지봉지부의 오목형상부분에 끼워맞춰져 상기 하단의 반도체장치상에 적층되어 있는 것을 특징으로 한다.

(3) 적어도 2개의 반도체장치를 적층한 반도체모듈에 있어서, 상기 적층된 상단 및 하단의 반도체장치의 각각은 (a)회로소자와 여러개의 외부단자가 형성된 실질적으로 사각형상의 주면, 상기 주면과 대향하는 이면 및 상기 주면과 이면사이에 형성되어 있는 측면으로 이루어지는 반도체펠릿, (b)상기 반도체펠릿을 봉하여 막고 있는 수지봉지부, (c)상기 수지봉지부로 봉하여 막혀져 있는 내부리이드 및 상기 반도체펠릿에서 멀어지는 방향으로 연장해서 형성되어 있는 제1의 리이드부, 상기 제1의 리이드부에서 상기 반도체펠릿측면과 거의 평행한 방향으로 연장해서 형성되어 있는 제2의 리이드부 및 상기 제2의 리이드부에서 상기 반도체펠릿에 가까워지는 방향으로 연장해서 형성되어 있는 제3의 리이드부를 각각 갖고, 상기 수지봉지부에서 돌출해서 상기 반도체펠릿에서 멀어지는 방향으로 연장해서 형성되어 있는 외부리이드로 이루어지는 여러개의 리이드 및 (d)상기 외부단자와 상기 내부리이드를 각각 전기적으로 접속하고 있는 여러개의 와이어를 포함하는 반도체장치로써, 상기 수지봉지부의 리이드 돌출부사이에 존재하는 수지봉지부의 상면부와 하면부의 거리 및 상기 제1의 리이드부의 상면과 상기 제3의 리이드부의 하면의 거리는 실질적으로 같으며, 또한 상기 상단의 반도체장치의 상기 제3의 리이드부는 상기 하단의 반도체장치의 상기 제1의 리이드부에 각각 전기적으로 접속되어 있고, 또 상기 수지봉지부의 상면부와 상기 제1의 리이드부의 상면 및 상기 수지봉지부의 하면부와 상기 제3의 리이드부의 하면은 실질적으로 동일한 면에 있는 것을 특징으로 한다.

(4)적어도 2개의 반도체장치를 적층한 반도체 모듈을 실장한 전자장치에 있어서, 상기 적층된 상단 및 하단의 반도체장치의 각각은 (a)회로소자와 여러개의 외부단자가 형성된 실질적으로 사각형상의 주면, 상기 주면과 대향하는 이면 및 상기 주면과 이면사이에 형성되어 있는 측면으로 이루어지는 반도체펠릿, (b)내부리이드 및 상기 반도체펠릿에서 멀어지는 방향으로 연장해서 형성되어 있는 제1의 리이드부, 상기 제1의 리이드부에서 상기 반도체펠릿측면과 거의 평행한 방향으로 연장해서 형성되어 있는 제2의 리이드부 및 상기 제2의 리이드부에서 상기 반도체펠릿에 가까워지는 방향으로 연장해서 형성되어 있는 제3의 리이드부를 각각 갖는 외부리이드로 이루어지는 여러개의 리이드, (c)상기 반도체펠릿의 주면과 상기 내부리이드사이에 개재되고, 상기 내부리이드의 일부를 상기 반도체펠릿의 주면에 접착하고 있는 절연성막, (d)상기 외부단자와 상기 내부리이드를 각각 전기적으로 접속하고 있는 여러개의 와이어 및 (e)상기 내부리이드, 상기 와이어 및 상기 반도체펠릿을 봉하여 막고 있는 수지봉지부를 포함하며, 상기 전자장치는 하나의 주면에 여러개의 단자가 형성된 실장기판을 포함하고, 상기 적층된 반도체장치는 상기 하단의 반도체장치의 외부리이드가 상기 여러개의 단자의 각각에 전기적으로 접속되며, 또한 상기 상단 및 하단의 반도체펠릿의 주면이 상기 실장기판의 주면에 실질적으로 수직으로 탑재되어 있는 것을 특징으로 한다.

(5)적어도 2개의 반도체장치를 적층한 반도체모듈을 실장한 전자장치에 있어서, 상기 적층된 상단 및 하단의 반도체장치의 각각은 (a)회로소자와 여러개의 외부단자가 형성된 실질적으로 사각형상의 주면, 상기 주면과 대향하는 이면 및 상기 주면과 이면사이에 형성되어 있는 측면으로 이루어지는 반도체펠릿, (b) 내부리이드 및 상기 반도체펠릿에서 멀어지는 방향으로 연장해서 형성되어 있는 제1의 리이드부, 상기 제1의 리이드부에서 상기 반도체펠릿측면과 거의 평행한 방향으로 연장해서 형성되어 있는 제2의 리이드부 및 상기 제2의 리이드부에서 상기 반도체펠릿에 가까워지는 방향으로 연장해서 형성되어 있는 제3의 리이드부를 각각 갖는 외부리이드로 이루어지는 여러개의 리이드, (c)상기 반도체펠릿의 주면과 상기 내부리이드사이에 개재되고, 내부리이드의 일부를 상기 반도체펠릿의 주면에 접착하고 있는 절연성막, (d)상기 외부 단자와 상기 내부리이드를 각각 전기적으로 접속하고 있는 여러개의 와이어 및 (e) 상기 내부리이드, 상기 와이어 및 상기 반도체펠릿을 봉하여 막고 있는 수지봉지부를 포함하며, 상기 전자징치는 하나의 주면에 여러개의 단자가 형성된 실장기판을 포함하고, 상기 적층된 반도체장치는 상기 하단의 반도체장치의 외부리이드가 상기 여러개의 단자의 각각에 전기적으로 접속되며, 또한 상기 상단 및 하단의 반도체펠릿의 주면이 상기 실장기판의 주면에 실질적으로 평행하게 탑재되어 있는 것을 특징으로 한다.

(6)적어도 2개의 반도체장치를 적층한 반도체모듈을 실장한 전자장치에 있어서, 상기 적층된 상단 및 하단의 반도체장치의 각각은 (a)집적회로와 여러개의 외부단자가 형성된 주면, 상기 주면과 대향하는 이면 및 상기 주면과 이면 사이에 형성된 측면으로 이루어지는 반도체펠릿(b)내부리이드와 외부리이드로 이루어지는 여러개의 리이드, (c) 상기 내부리이드와 상기 외부단자를 각각 전기적으로 접속하고 잇는 와이어 및 (d)상기 반도체펠릿, 상기 내부리이드 및 상기 와이어를 봉하여 막고 있고, 상기 반도체펠릿의 주면의 상부에 위치하는 부분이 볼록형상을 하고, 상기 반도체펠릿의 이면의 하부에 위치하는 부분이 오목형상을 하고 있는 수지봉지부를 포함하며, 상기 전자장치는 하나의 주면에 여러개의 단자가 형성된 실장기판을 포함하고, 상기 적층된 반도체장치는 상기 하단의 반도체장치의 외부리이드가 상기 여러개의 단자의 각각에 전기적으로 접속되어 상기 실장기판의 주면상에 탑재되어 있는 것을 특징으로 한다.

(7)적어도 2개의 반도체장치를 적층한 반도체모듈을 실장한 전자장치에 있어서, 상기 적층된 상단 및 하단의 반도체장치의 각각은 (a)회로소자와 여러개의 외부단자가 형성된 실질적으로 사각형상의 주면, 상기 주면과 대향하는 이면 및 상기 주면과 이면사이에 형성되어 있는 측면으로 이루어지는 반도체펠릿, (b)상기 반도체펠릿을 봉하여 막고 있는 수지봉지부, (c)상기 수지봉지부로 봉하여 막혀져 있는 내부리이드 및 상기 반도체펠릿에서 멀어지는 방향으로 연장해서 형성되어 있는 제1의 리이드부, 상기 제1의 리이드부에서 상기 반도체펠릿측면과 거의 평행한 방향으로 연장해서 형성되어 있는 제2의 리이드부 및 상기 제2의 리이드부에서 상기 반도체펠릿에 가까워지는 방향으로 연장해서 형성되어 있는 제3의 리이드부를 각각 갖고, 상기 수지봉지부에서 돌출해서 상기 반도체펠릿에서 멀어지는 방향으로 연장해서 형성되어 있는 외부리이드로 이루어지는 여러개의 리이드 및 (d)상기 외부단자와 상기 내부리이드를 각각 전기적으로 접속하고 있는 여러개의 와이어를 포함하며, 상기 수지봉지부의 리이드 돌출부사이에 존재하는 수지봉지부의 상면부와 하면부의 거리 및 상기 제1의 리이드부의 상면과 상기 제3의 리이드부의 하면의 거리는 실질적으로 같으며, 또한 상기 상단의 반도체장치의 상기 제3의 리이드부는 상기 하단의 반도체장치의 상기 제1의 리이드부에 각각 전기적으로 접속되어 있고, 또 상기 수지봉지부의 상면부와 상기 제1의 리이드부의 상면 및 상기 수지봉지부의 하면부와 상기 제3의 리이드부의 하면은 실질적으로 동일한 면에 있고, 상기 전자장치는 하나의 주면에 여러개의 단자가 형성된 실장기판을 포함하고, 상기 적층된 반도체장치는 상기 하단의 반도체장치의 외부리이드가 상기 여러개의 단자의 각각에 전기적으로 접속되어 상기 실장기판의 주면상에 탑재되어 있는 것을 특징으로 한다.

(1) 상술한 수단에 의하면, (a)상기 수지봉지형 반도체장치의 수지봉지부의 볼록부 및 오목부를 가이드로 해서 상하방향으로 여러개의 수지봉지형 반도체장치를 적층할 수 있다. 이 여러개 적층된 수지봉지형 반도체장치는 전자장치에 있어서 2차원적인 (평면방향의)실장밀도를 높일 수 있다. (B)또, 상기 수지봉지형 반도체장치의 수지봉지부에서 방열판을 돌출시켜 반도체펠릿에서 수지봉지부의 외부로 빠지는 열방출경로를 확보하였으므로, 반도체펠릿의 동작에 의해 발생하는 열의 방열효율을 향상할 수 있다. 이 방열판은 상기 수지봉지형 반도체장치를 상하방향으로 여러개 적층한 경우에도 각 단, 특히 상단 및 하단 사이에 끼워진 중간단에 위치하는 상기 수지봉지형 반도체장치의 방열경로를 확보하고, 이 중간단에 위치하는 상기 수지봉지형 반도체장치의 방열효율을 향상할 수 있다. (C)또, 상기 수지봉지형 반도체장치의 반도체펠릿의 이면측의 대부분을 수지봉지부 대신에 방열판으로 한 것에 의해 수지봉지부의 전체 두께를 얇게 할 수 있다. 이 결과, 여러개 적층된 상기 수지봉지형 반도체장치는 전자장치에 있어서, 3차원적인 (높이방향의)실장밀도를 높일 수가 있다.

(2)상술한 수단에 의하며, 상기의 효과(B) 및 (C)이외에 상기 수지봉지형 반도체장치의 수지봉지부를 방열판의 표면측에서 이면측을 향해서 이 방열판의 주위에 마련하였으므로(방열판의 주위에 수지봉지부가 침투하는 구조로 하였으므로), 수지봉지부와 방열판의 계면에서의 박리를 저감할 수 있다. 이 박리의 저감은 수지봉지부의 외부에서 반도체펠릿에 이르는 수분의 전달경로를 차단할 수 있으므로 수지봉지형 반도체장치의 내습성을 향상할 수 있다.

(3)상술한 수단에 의하면, 상기 효과(2) 이외에 상기 방열판의 관통구멍을 통해서 방열판의 표면측, 이면측의 각각의 수지봉지부를 연결하여 수지봉지부와 방열판의 접착강도를 보다 높일 수 있으므로, 수지봉지부와 방열판의 계면에서의 박리를 보다 저감하여 수지봉지형 반도체장치의 내습성을 더욱 향상할 수 있다.

(4)상술한 수단에 의하면, 상기 효과(1)의 (B) 및 (C)이외에 상기 수지봉지형 반도체장치의 수지봉지부, 방열판의 각각의 열팽창계수차를 허용범위내로 설정하여 수지봉지부의 휘어짐을 저감할 수 있으므로 실장기판상의 단자와 모든 외부리이드의 접촉을 확실하게 실행할 수 있어 수지봉지형 반도체장치의 실장불량을 방지할 수 있다.

또, 상하패키지의 리이드접합부에 힘이 가해지는 것을 억제할 수 있으므로 단선을 방지할 수 있다.

(5)상술한 수단에 의하면, 상기 수지봉지부, 방열판이 각각의 선팽창계수를 거의 균일하게 할 수 있으므로, 수지봉지부의 휘어짐을 저감하여 수지봉지형 반도체장치의 실장불량을 저감할 수 있음과 동시에 수지봉지부에 비해서 방열판의 영률이 약1자리수 높으므로 방열판이 두께를 얇게 하여 수지봉지형 반도체장치의 높이방향의 사이즈를 축소할 수 있다 .

(6)상술한 수단에 의하면, 상기 수지봉지부, 방열판의 각각의 선팽창차를 거의 없앨 수 있으므로(거의 0으로 할 수 있다), 수지봉지형 반도체장치의 실장불량을 보다 저감할 수 있다.

(7) 상술한 수단에 의하면, 상기 효과(1)의 효과(a)이외에 사기 수지봉지형 반도체장치의 외부리이드의 일부분의 리이드폭을 크게 하고, 이 외부리이드에 위 또는 아래방향으로 적층된 다른 수지봉지형 반도체장치의 동일기능을 갖는 외부리이드가 접촉할 수 있는 면적을 확대하였으므로, 양자의 외부리이드사이의 전기적 접속을 확실하게 실행하여 적층된 수지봉지형 반도체장치의 전기적 접촉불량을 방지할 수 있다.

(8)상술한 수단에 의하면, 상기 수지봉지형 반도체장치의 외부리이드에 마련한 탄성에 의해 위 또는 아랫방향으로 적층된 다른 수지봉지형 반도체장치의 동일 기능을 갖는 외부리이드와의 전기적인 접촉을 확실하게 실행할 수 있으므로, 적층된 수지봉지형 반도체장치 사이의 전기적 접촉불량을 방지할 수 있다.

이하, 본 발명의 구성에 대해서 반도체펠릿에 DRAM을 탑재한 수지봉지형 반도체장치 및 그들을 적층한 모듈과 그것을 실장한 전자장치에 본 발명을 적용한 본 실시예와 함께 설명한다.

또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 붙이고 그 반복적인 설명은 생략한다.

[실시예 1]

본 발명의 실시예1인 면실장방식을 채용하는 수지봉지형 반도체장치의 기본적인 구조를 제1도(주요부 단면도), 제2도(측면도), 및 제3도(평면도)에 도시한 다. 제1도에 도시한 단면도는 제3도의 I -I절단선으로 절단한 단면도이다. 또, 제2도는 제3도의 II -II성에서 본 측면도이다.

제1도~제3도에 도시한 바와 같이, 본 실시예1의 수지봉지형 반도체장치(1)은 수지봉지부(레진몰드부)(8)의 주위의 한쪽면에 외부리이드(외부핀)(4B)를 여러개 배열한다. 즉, 수지봉지형 반도체장치(1)은 한쪽면에서만 외부리이드가 돌출하는 싱글 인라인패키지 구조로 구성되고, 면실장방식으로 구성된다.

이 수지봉지형 반도체장치(1)은 제1도에 도시한 바와 같이, 방열판(7), 실질적으로 사각형상의 반도체펠릿(2), 내부리이드(4A)의 각각을 순차로 적층해서 구성된다. 상기 방열판(7)과 반도체펠릿(2)의 각각의 사이에는 절연성 접착제(6)이 마련된다. 반도체펠릿(2)와 내부리이드(4A)의 각각의 사이에는 절연성막(3)이 마련된다.

상기 내부리이드(4A), 외부리이드(4B)의 각각은 제4도(조립공정중에서의 리이드프레임의 평면도)에 도시한 바와 같이 동일한 리이드프레임(4)로 구성된다. 리이드프레임(4)는 1장의 판형상으로 구성되고, 이 리이드프레임(4)에 펀칭가공을 또는 에칭가공을 실시하는 것에 의해 내부리이드(4A), 외부 리이드(4B)등이 형성된다. 즉, 내부리이드(4A), 외부리이드(4B)의 각각은 일체로 성형된다(전기적으로 접속된다). 제4도에 도시한 리이드프레임(4)는 1개의 수지봉지형 반도체장치(1)을 형성하는 일부의 영역만 나타내고 있다. 통상, 리이드프레임(4)는 여러개, 예를들면 6개의 수지봉지형 반도체장치(1)을 형성할 수 있는 영역을 갖는다(예를들면 6연(連)프레임).

상기 내부리이드(4A)는 외부리이드(4B)측의 한쪽 끝에 있어서 외부리이드(4B)와 일체로 성형된다. 이 내부리이드(4A)의 다른쪽끝(본딩영역측)은 수지봉지부(8)의 한쪽면에서 반도체펠릿(2)의 주면인 회로소자 형성면상의 중앙부까지 수지봉지부(8)내에 있어서 들어쳐진다. 상기 외부리이드(4B)는 그 중앙부분에 있어서 타이바(4C)에 일체화되고, 이 타이바(4C)는 리이드프레임(4)의 외부프레임(4E)에 일체화되어 지지된다. 또, 외부리이드(4B)의 내부리이드(4D)와 일체화 된 측과 반대측의 끝부는 리이드프레임(4)의 내부프레임(4D)에 일체화되고, 이 내부프레임(4D)는 외부프레임(4E)에 일체화되어 지지된다. 리이드프레임(4)의 외부프레임(4E)에 배열된 구멍부(4F)는 리이드프레임(4)의 반도체펠릿(2)를 고착하는 공정, 본딩공정등에 있어서 반송용 또는 위치결정용의 구멍으로써 사용된다.

리이드프레임(4)는 전기전도성, 열전도성, 기계적강도 등이 우수한 예를들면 철-니켈(Fe-Ni)합금(예를들면 Ni의 함유량은 42%)으로 형성된다. 이 리이드프레임(4)는 예를들면 150μm의 두께로 형성된다. 리이드프레임(4)중 내부리이드(4A)의 다른쪽끝측의 선단부표면, 즉 본딩영역에는 본딩능력을 향상하는 예를들면 은(Ag) 도금층(4A)가 마련된다. 또, 리이드프레임(4)로써는 상기 Fe-Ni합급 이외에 그것에 비해서 전기전도성, 열전도성이 우수한 Cu 또는 Cu계 합금으로 형성해도 좋다.

상기 외부리이드(4B)는 표준규격에 따라 각 단자에 번호가 붙여지고, 각각에 인가되는 신호가 규정된다. 상술한 바와 같이, 내부리이드(4A)는 외부리이드(4B)와 일체로 성형되므로 내부리이드(4A)에 인가되는 신호는 외부리이드(4B)에 인가되는 신호와 동일하다. 이것에 한정되지 않지만, 본 실시예1의 수지봉지형 반도체장치(1)은 후술하는 16M비트(또는 4M비트)의 대용량을 갖는 DRAM이 반도체펠릿(2)에 탑재된다. 이 때문에 제1도∼제4도중, 수지봉지형 반도체장치(1)은 좌측끝에서 우측끝을 향해서 1번단자, 2번단자,···, 26번단자의 각각의 순차로 배열된다. 즉, 수지봉지형 반도체장치(1)은 합계 26단자(26핀)로 구성된다.

예를들면 상기 외부리이드(4B)에 인가되는 신호로써는 제어계신호, 어드레스계 신호, 데이타계 신호, 전원의 각각이 있다. 제어계 신호는 로우어드레스 스트로브계 신호 RAS, 칼럼어드레스 스트로브신호CAS, 라이트인에이블신호WE등이 있다. 데이타계 신호는 데이타출력신호Dout, 데이타입력신호Din의 각각이 있다. 전원은 기준전원전압Vss, 예를들면 회로의 접지전원0V, 동작전원전압Vcc, 예를들면 회로의 동작전압 5V의 각각이 있다.

상기 외부리이드 (4B)에는 제1도∼제4도에 도시한 바와 같이, 수지봉지부(8)의 상측의 표면(후술하는 가이드용 볼록부(8A)의 주위)에 있어서 외부리이드(4B)의 제1의 리이드부의 일부인 접촉부(4ba)는 그것 이외의 외부리이드(4B)에 비해서 큰 리이드폭으로 구성된다. 접촉부(4ba)는 여러개의 수지봉지형 반도체장치(1)을 적층한 경우, 상측에 적층된 수지봉지형 반도체장치(1)의 외부리이드(4B)의 제3의 리이드부인 말단부(4bb)에 접촉된다(전기적으로 접속된다). 또한, 상기 접촉부(4ba)는 외부리이드(4B)의 말단부(4bb)에 해당하는 위치, 즉 수지봉지부(8)의 하측의 표면(후술하는 가이드용 오목부(8B)의 주위)에 마련해도 좋다.

또, 외부리이드(4B)의 말단부(4bb)는 제1도에 도시한 바와 같이, 수평면에 대해서 소정의 각도θ하측에 (예를들면 방열판(7)의 이면과 평행한 면에 대해서 그것에서 격리하는 방향으로 약1∼3도의)경사를 갖고 구성된다. 즉, 말단부(4bb)는 여러개의 수지봉지형 반도체장치(1)을 적층한 경우, 하측에 적층된 수지봉지형 반도체장치(1)의 외부리이드부(4B)의 접촉부(4ba)의 표면을 적절하게 누르는 탄성을 갖고 구성된다.

상기 반도체펠릿(2)는 상기 제3도 및 제4도에 도시한 바와 같이, 수지봉지부(8)의 중앙부분에 배치된다. 반도체펠릿(2)는 평면이 장방형상인 단결정실리콘기판으로 형성된다. 반도체펠릿(2)의 소자형성면(내부리이드(4A)와 대향하는 면)에는 상술한 바와 같이 16M비트의 대용량을 갖는 DRAM이 탑재된다.DRAM은 폴디드비트라인방식(2교점방식)으로 구성된다. 이 반도체펠릿(2)에 탑재된 DRAM의 구성은 제6도(칩레이아웃트도)에 도시한다.

제6도에 도시한 바와 같이, 반도체펠릿(2)의 소자형성면에 탑재된 DRAM은 반도체펠릿(2)의 소자형성면의 거의 전면에 메모리셀어레이MARY를 배치한다. 이 메모리셀어레이MARY는 상기 제6도중 64개로 세분화되어 배치된다. 세분화된 1개의 메모리셀어레이MARY는 256K비트의 용량으로 구성된다. 상기 64개로 세분화된 메모리셀어레이MARY는 제6도중 죄측위의 16개, 우측위의 16개, 좌측아래의 16개, 우측아래의 16개를 각각 1개의 블록으로 해서 16개마다 4개의 블록을 구성한다.

상기 64개로 세분화된 것중, 2개의 메모리셀어레이MARY사이에는 센스앰프회로SA가 배치된다. 또, 64개로 세분화된 메모리셀어레이MARY의 각각의 반도체펠릿(2)의 중앙측에는 직접계 주변회로인 로우어드레스 디코더회로XDEC 및 워드드라이버회로WD가 배치된다.

상기 4개의 블록중 좌측위, 좌측아래의 각각의 블록사이에는 직접계 주변회로인 칼럼어드레스디코더회로EC 및 주변회로MC가 배치된다. 마찬가지로, 우측위, 우측아래의 각각의 블록사이에는 칼럼어드레스디코더회로YDEC 및 주변회로MC가 배치된다. 상기 주변회로MC는 간접계 주변회로로써, 예를들면 RAS계회로, CAS계회로, 어드레스버퍼회로, 전원리미터회로등이 배치된다. 상기 직접계 주변회로, 간접계 주변회로의 각각은 기본적으로 상보형 MISFET와 바이폴라트랜지스터를 조합해서 구성된다.

상기 4개의 블록중, 좌측위, 우측위의 각각의 블록사이 및 좌측아래, 우측아래의 각각의 블록사이에는 여러개의 외부단자(본딩패드)BP가 배치된다. 즉, 이 외부단자BP는 제6도중, 반도체펠릿(2)의 중앙부분을 장방형상의 긴쪽방향을 향해서(위쪽에서 아래쪽을 향해서) 여러개 배치된다.

상기 64개로 세분화된 메모리셀어레이MARY의 각각에는 1비트의 정보를 유지하는 메모리셀이 행열형상으로 여러개 배치된다. 메모리셀은 메모리셀선택용MISFET와 정보축적용 용량소자의 직렬회로로 구성된다.

상기 반도체펠릿(2)의 상기 주면에는 여러개의 외부단자BP가 형성되어 있고, 상기 제1도에 도시한 바와 같이 내부리이드(4A)의 선단측(본딩영역)에 전기적으로 접속된다. 이 접속은 본딩와이어(5)로 실행된다. 본딩와이어(5)는 예를들면 금(Au)와이어를 사용한다. 본딩와이어(5)는 이것에 한정되지 않지만 볼본딩법으로 본딩된다. 볼본딩법은 본딩와이어(5)의 한쪽 끝에 금속볼을 형성하고, 이 금속볼을 열압착에 초음파진동을 병용해서 외부단자BP에 본딩하는 방식이다. 본딩와이어(5)의 다른 쪽끝은 마찬가지로 열압착에 초음파진동을 병용해서 내부리이드(4A)의 표면(Ag)의 표면)에 본딩된다. 또, 상기 본딩와이어(5)로써는 Cu와이어나 Al와이어를 사용해도 좋다.

상기 내부리이드(4A)와 반도체펠릿(2)의 소자형성면 사이에 마련된 절연성막(3)은 주로 양자사이를 전기적으로 분리하며, 또한 양자사이를 접착할 목적으로 형성된다. 절연성막(3)은 예를들면 열경화성수지인 폴리이미드계 수지막으로 형성된다. 이 폴리이미드계 수지막은 예를들면 100∼300μm정도의 두께로 형성된다. 또, 필요에 따라서 절연성막(3)은 표면에는 접착제층을 마련한다. 절연성막(3)은 상기 제3도 또는 제4도에 도시한 반도체펠릿(2)의 평면형상과 실질적으로 동일한 형상으로, 또는 내부리이드(4A)와 반도체펠릿(2)사이에, 또는 내부리이드(4A)의 불과 일부분에만 형성된다. 이와 같이 수지봉지형 반도체장치(1)은 반도체펠릿(2)의 소자형성면상에 내부리이드(4A)를 둘러친 구조로 구성되고, 이러한 종류의 구조는 LOC(Lead On Chip)구조라고 한다.

상기 방열판(방열핀)(7)은 상기 제1도, 제3도 및 제5도(부품평면도)에 도시한 바와 같이, 반도체펠릿(2)의 이면(상기 주면인 회로소자형성면과 대향하는 면)에 마련된다. 방열판(7)은 반도체펠릿(2)의 평면면적에 비해서 크게 구성되고, 방열판(7)의 주면과 이면사이에 형성된 측면으로 이루어지는 끝부가 수지봉지부(8)의 거의 전역 및 수지봉지부(8)의 외부리이드(4B)가 배열된 측과 대향하는 반대측으로 돌출해서 구성된다. 즉, 방열판(7)은 수지봉지부(8)의 외부로 일부를 돌출시킨(노출시킨)상태에서 수지봉지부(8)로 봉해진다. 또, 방열판(7)은 반도체펠릿(2)를 탑재한 영역부분에 있어서, 반도체펠릿(2)를 탑재한 면과 대향하는 반대면이 수지봉지부(8)에서 노출된다.

상기 방열판(7)은 열전도성이 우수하고, 수지봉지부(8)과의 선팽창계수(열팽창계수;α)가 가깝고, 또 기계적 강도(영률 또는 구부림탄성율:E)가 높은 재료로 형성된다. 예를들면, 방열판(7)은 동(Cu:α는 약 17×10^-6l/。C, E는 약 110000MPa)로 형성된다. 후술하지만 수지봉지부(8)은 페널경화형에폭시계 수지(α는 약 21×10^-6l/。C, E는 약 14000MPa)로 형성하므로 Cu는 수지봉지부(8)에 비해서 거의 동일한 선팽창계수를 가지며, 또한 약 1자리수 높은 영률을 갖는다. 상기 방열판(7)은 Cu로 형성하는 경우, 예를들면 약 60∼180μm의 두께로 형성한다. 방열판(7)은 예를들면 Cu판에 에칭가공을 실시하거나 또는 펀칭가공을 실시해서 형성한다. 본 실시예1은 Cu판에서 여러개 연결한 상태의 방열판(7)을 에칭가공으로 형성한후, 연결부분을 절단해서 각각의 방열판(7)을 형성한다. 제5도에 있어서, 여러개의 방열판(7)의 연결부(7B)는 평면이 오목형상으로 구성되고, 이 연결부(7B)만을 절단하는 것에 의해 방열판(7)의 연결부(7B)이외의 주위에 절단에 의한 버어가 발생하지 않는다.

이 방열판(7)은 반도체펠릿(2)의 동작에 의해 발생하는 열을 수지봉지부(8)의 내부에서 외부로 방출하는 열전달경로의 열저항을 저감할 수 있다. 특히, 수지봉지형 반도체장치(1)을 여러개 적층한 경우, 상단 및 하단의 수지봉지형 반도체장치(1)에 의해 사이에 끼워진 중간단의 수지봉지형 반도체장치(1)의 열전달경로를 확보할 수 있다. 또, 방열판(7)은 후술하지만 수지봉지부(8)의 반도체펠릿(2)의 하측을 폐지하고(와이어(5), 방열판(7)로 바꾸고), 수지봉지부(8)의 두께를 얇게 해서 수지봉지형 반도체장치(1)의 높이방향(반도체펠릿(2)의 소자형성면과 수직방향)의 사이즈를 축소할 수 있다.

상기 방열판(7)은 제1도 및 제5도에 도시한 바와 같이, 수지봉지부(8)내에 있어서, 주위에 여러개의 관통구멍(7A)를 배치한다. 관통구멍(7A)는 수지봉지부(8)의 평면이 방형상인 주위의 각 변에 따라서 가늘고 긴형상으로 형성되고, 반도체펠릿(2)의 탑재면측의 표면에서 그 이면까지 관통하는 관통구멍으로 구성된다. 이 관통구멍(7A)는 방열판(7)(또는 수지봉지부(8)의 주위에 있어서, 방열판(7)의 표면측의 수지봉지부(8), 이면측의 수지봉지부(8)의 각각을 연결시켜 방열판(7), 수지봉지부(8)의 각각의 접착강도를 높일 수 있다. 또한 관통구멍(7A)의 평면형상은 상술한 평면형상에 한정되지 않고, 방형상, 원형, 타원형등으로 형성해도 좋다.

상기 방열판(7), 반도체펠릿(2)의 각각의 사이에 마련된 절연성접착제(6)은 기본적으로 비도전성을 갖고, 양자사이의 선팽창 계수차에 따른 응력을 저감할 수 있는 연질성을 갖고(E가 작은 것이 좋다), 또한 열전도성이 우수한 것이 바람직하다. 절연성접착제(6)으로써는 예를들면 실리콘고무를 사용한다. 실리콘고무는 극단적으로 두껍게 도포하는 것이 곤란하며, 또 극단적으로 얇게 도포하면 보이드가 발생하거나 응력완화능력이 저하하므로, 예를들면 약 10∼30μm의 막두께로 도포된다. 절연성접착제(6)은 상기 제3도, 제4도 또는 제5도에 도시한 반도체펠릿(2)의 평면형상과 실질적으로 동일한 형상이며, 또한 거의 동일한 사이즈(조립공정중에 맞춤이 필요한 경우는 그 만큼 약간 크게)로 구성된다.

상기 수지봉지부(8)은 상기 제1도∼제5도에 도시한 바와 같이 주로 반도체펠릿(2), 내부리이드(4A), 방열판(7)의 일부의 각각을 피복한다. 즉, 수지봉지부(8)은 방열판(7)의 외부로 돌출하는 영역을 제외한 방열판(7)의 표면측에서 방열판(7)의 주위(관통구멍(7A)보다 바깥둘레), 방열판(7)의 표면상 및 반도체펠릿(2)의 표면상에 마련된다. 이 수지봉지부(8)의 상기 반도체펠릿(2)의 주면의 상부에 위치하는 표면측에는 중앙부분에 단면이 사다리꼴형상(볼록형상)의 가이드용 볼록부(8A)가 구성된다. 이 가이드용 볼록부(8A)는 반도체펠릿(2)의 두께로 인해 생기는 단차형상을 이용하여 이 단차형상을 거의 따라서 수지봉지부(8)의 표면형상을 성형하는 것에 의해 형성된다. 수지봉지부(8)의 반도체펠릿(2)의 소자형성면상의 두께는 본 실시예1에 있어서, 예를들면 약 350μm로 형성되고, 상기 가이드용 볼록부(8A)의 높이는 예를들면 약 200㎛로 형성된다. 가이드용 볼록부(8A)주위의 끝부는 적절한 테이퍼각을 갖고(예를들면 45도), 이 가이드용 볼록부(8A)는 상층에 수지봉지형 반도체장치(1)을 적층하는 경우, 또는 상측에 적층된 수지봉지형 반도체장비(1)을 떼어내는 경우에 원활한 작업을 실행할 수 있는 형상으로 구성된다.

또, 수지봉지부(8)은 마찬가지로 방열판(7)의 외부로 돌출하는 영역을 제외한 방열판(7)의 이면측에서 방열판(7)의 주위(관통구멍(7A)를 덮는 영역)에 마련된다. 즉, 수지봉지부(8)은 방열판(7)의 표면측에서 이면측의 주위로 돌아들어가는 돌아들어감부(8C)가 마련된다. 이 수지봉지부(8)의 상기 반도체펠릿(2)의 이면의 하부에 위치하는 이면측에는 중앙부분에 방열판(7) 및 수지봉지(8)로 형성된 단면이 사다리꼴형상(볼록형상)의 가이드용 오목부(8B)가 구성된다. 이 가이드용 오목부(8B)는 상기 가이드용 볼록부(8A)와 끼워맞출 수 있는(끼워넣어지는)현상, 즉 가이드용 볼록부(8A)와 거의 동일한 형상을 갖고 구성된다. 수지봉지부(8)의 이면측의 두께는 방열판(7)의 주위에 있어서 예를들면 약400μm로 형성되고, 상기 가이드용 오목부(8B)의 깊이는 예를들면 약200μm로 형성된다. 가이드용 오목부(8B)주위의 끝부는 가이드용 볼록부(8A)와 마찬가지로 적절한 테이퍼각을 갖고, 이 가이드용 오목부(8B)는 상술한 것과 마찬가지로 원활한 작업을 실행할 수 있는 형상으로 구성된다.

상기 수지봉지부(8)은 예를들면 페놀경화형 에폭시계 수지로 형성된다. 이 페놀경화형 에폭시계 수지에는 실리콘고무 및 필러가 첨가된다. 실리콘고무는 약간량이 첨가되고, 페놀경화형 에폭시계수지의 탄성율을 저감시키는 작용을 한다. 필러는 구형의 산화실리콘입자로 형성되고, 열팽창율을 저감시키는 작용을 한다.

이와 같이 구성되는 수지봉지형 반도체장치(1)은 수지봉지부(8)의 반도체펠릿(2)의 하측을 방열판(7) 대신에 수지봉지부(8)의 두께를 얇게 구성하고, 그리고 이 박막화에 따른 수지봉지부(8)의 휘어짐을 저감하고 있다. 제7도는 수지봉지형 반도체장치(1)의 방열판(7)의 두께와 수지봉지부(8)의 휘어짐량의 관계를 도시한다. 제7도에 있어서, 횡축은 방열판(7)의 두께t3(mm)를 나타내고, 종축은 수지봉지부(8)의 휘어짐량δ(μm)를 나타낸다. 제7도중에 도시한 수지봉지형 반도체장치(1)의 모식도에 있어서 t1은 반도체펠릿(2)의 두께로써 이 두께 t1은 400μm로 설정된다. t2는 수지봉지부(8)의 두께로서, 이 두께t2는 350μm로 설정된다. 본 실시예1에 있어서는 16M비트의 대용량의 DRAM이 반도체펠릿(2)에 탑재되고, 상기 제1도 및 제3도에 도시한 바와 같이 수지봉지부(8)의 전체 점유 면적에 대한 반도체펠릿(2)의 점유면적의 비율이 크다. 이러한 종류의 수지봉지형 반도체장치(1)에 있어서는 수지봉지부(8)의 휘어짐량δ가 수지봉지부(8)의 반도체펠릿(2)의 소자형성면상의 두께t2로 규제된다. 즉, 상기 휘어짐량δ는 반도체펠릿(2) 의 두께t1 및 수지봉지부(8)의 반도체펠릿(2) 주위의 두께를 거의 무시할 수 있어 방열판(7)의 두께t3 및 수지봉지부(8)의 반도체펠릿(2)의 소자형성면상의 두께t2에 의해 거의 일의적으로 규정된다.

제7도에 도시한 바와 같이, 약 175。C의 고온도에서 몰드하여 250。C의 상온에서 냉각경화시킨 수지봉지부(8)은 방열판(7)으 두께t3이 얇은 경우에는 수지봉지부(8)의 열수축이 지배적으로 되어 수지봉지부(8)측에 휘어짐이 발생한다(휘어짐량δ가 정으로 된다). 반대로 수지봉지부(8)은 방열판(7)의 두께t3이 두꺼운 경우에는 방열판(7)의 영률이 지배적으로 되어 방열판(7)측에 휘어짐이 발생한다(휘어짐량δ가 정으로 된다). 본 실시예1의 수지봉지형 반도체장치(1)은 휘어짐량δ가 ±50μm를 넘으면 평탄도가 손실되어 실장기판상에 실장한 경우, 여러개중의 일부의 외부리이드(4B)가 접촉하지 않는 실장불량을 일으킨다. 방열판(7)을 상술한 바와 같이 Cu로 형성한 경우, 수지봉지부(8)의 휘어짐량δ를 ±50μm의 범위내로 억제해서 평탄도를 확보하기 위해서는 방열판(7)의 두께t3이 약 60∼180μm 의 두께로 된다. 즉, 수지봉지부(8)의 두께t2는 방열판(7)의 두께t3의 약 1.9∼6.0배로 설정할 필요가 있다. 또 수지봉지부(8)의 휘어짐량δ를 거의 없애기 위해서는 (휘어짐량δ를 거의 0으로 하기 위해서는) 방열판(7)의 두께t3을 약 80∼120μm의 두께, 즉 수지봉지부(8)의 두께t2를 방열판(7)의 약 3.0∼4.0배의 두께로 설정할 필요가 있다.

또, 제7도에 도시한 바와 같이, 방열판(7)을 마련하지 않고 반도체펠릿(2)의 하측을 수지봉지부(8)로 구성한 경우, 휘어짐량δ를 없애기 위해 수지봉지부(8)은 반도체펠릿(2)의 소자형성면상의 두께t2와 동일한 두께가 하측에 필요하게 된다.

또, 제7도에 도시한 바와 같이, 방열판(7)을 Fe-Ni합금으로 형성한 경우, Cu와 마찬가지로 휘어짐량δ을 작게 할 수 있다. 그러나, Fe-Ni합금은 영률이 Cu에 비해서 크기 때문에 약 200μm이상의 두께로 형성하지 않으면 휘어짐량δ를 작게할 수 없다. 즉, 방열판(7)을 Cu로 형성하는 것에 의해 얇게 해도 충분히 휘어짐량δ를 작게 할 수 있으므로 수지봉지부(8)의 두께를 얇게할 수 있는 특징이 있다.

다음에 상술한 수지봉지형 반도체장치(1)의 수지봉지(레진몰드)에 대해서 제8도 및 제9도(수지봉지공정중에 있어서의 금형의 단면도)를 사용해서 간단히 설명한다. 제8도는 상기 제1도와 동일한 방향에서 본 수지봉지형 반도체장치(1)의 측면과 금형의 단면을, 제9도는 상기 제2도와 동일한 방향에서 본 수지봉지형 반도체장치(1)의 측면과 금형의 단면을 각각 도시한 것이다.

제8도 및 제9도에 도시한 바와 같이, 수지봉지형 반도체장치91)의 수지봉지부(8)을 형성하는 금형은 하부몰드(20)과 상부몰드(21)로 구성된다. 하부몰드(20)은 수지봉지부(8)의 리이드프레임(4)보다 하측의 형상을 형상한다. 즉, 하부몰드(20)은 반도체펠릿(2) 및 방열판(7)의 모든 영역을 수납할 수 있는 캐비티를 갖고, 가이드용 오목부(8B)를 형성하는 영역(20B), 돌아들어감부(8C)를 형성하는 영역(20C)를 갖는다. 또, 하부몰드(20)은 수지봉지시에 캐비티내의 공기를 외부로 빼는 에어밴드(20D)가 마련된다. 또 수지봉지형 반도체장치(1)이 LOC구조를 채용하여 리이드프레임(4)아래에 수지봉지부(8)의 대부분이 존재하므로, 또 수지봉지부(8)의 리이드프레임(4)보다 하측이 상측에 비해서 복잡한 형상으로 형성되므로 제9도에 도시한 바와 같이 하부몰드(20)에는 수지게이트(수지주입구)(10)이 구성된다. 상기 제4도에 도시한 바와 같이, 수지게이트(수지주입구)(10)은 내부리이드(4A) 및 외부리이드(4B), 방열판(7)의 각각이 배치되지 않는 영역을 이용해서 구성된다.

상부몰드(21)은 수지봉지부(8)의 리이드프레임(4)보다 상측의 형상을 형성한다. 즉, 상부몰드(21)은 가이드용 볼록부(8A)를 형성하는 캐비티를 갖고, 이 가이드용 볼록부98A)를 형성하는 영역(21A)를 갖는다. 또, 상부몰드(21)에는 수지봉지시에 방열판(7)을 끼워두며, 또한 수지봉지부(8)의 돌출한 방열판(7)측의 측면형상을 규정하는 수지스토퍼(21B)가 마련된다.

수지봉지공정후에 외부리이드를 형성한다. 외부리이드는 반도체펠릿(2)에서 멀어지는 방향으로 연장하는 제1의 리이드부, 제1의 리이드부에서 반도체펠릿(2)의 주면과 이면사이에 형성되어 있는 측면과 거의 평행한 방향으로 연장하는 제2의 리이드부 및 제2의 리이드부에서 반도체펠릿(2)에 가까워지는 방향으로 연장하는 제3의 리이드부로 이루어지도록 구부러 형성한다.

이와 같이, 구성된 수지봉지형 반도체장치(1)은 제10도(기억장치의 주요부 단면도)에 도시한 바와 같이, 메모리보드(실장기판)(11)상에 여러개 적층한 상태로 실장되어 반도체메모리모듈을 구성한다. 본 실시예1은 이 적층수에 한정되지 않지만 메모리보드(11)의 실장면에 대해서 수직방향(높이방향)으로 4개의 수지봉지형 반도체장치(1)을 적층한다. 적층된 것 중 최하단에 위치하는 수지봉지형 반도체장치(RAM1)(1)은 그 외부리이드(4B)를 직접 메모리보드(11)의 하나의 주면에 형성된 여러개의 단자(11A)에 접촉시켜 전기적으로 접속한다(고착한다). 2단째의 수지봉지형 반도체장치(RAM2)(1)은 그 가이드용 오목부(8B)를 최하단의 수지봉지형 반도체장치(RAM1)(1)의 가이드용 볼록부(8A)에 끼워맞추어서 실장한다. 이 실장이 실행되면 최하단의 수지봉지형 반도체장치(1), 2단째의 수지봉지형 반도체장치(1)의 각각의 동일기능의 외부리이드(4B)가 접촉하여 전기적으로 접속된다. 마찬가지로 3단째의 수지봉지형 반도체장치(RAM3)(1), 4단째의 수지봉지형 반도체장치(RAM4)(1)의 각각도 실장된다.

이때, 상기 반도체펠릿(2)의 주면은 상기 실장기판의 주면에 실질적으로 평행하게 탑재된다.

또, 수지봉지형 반도체장치(1)이 적층된 반도체모듈에 있어서는 수지봉지부(8)의 상기 반도체펠릿(2)의 주면상에 위치하는 상면에서 상기 외부리이드(4B)의 제1의 리이드부까지의 거리는 상기 수지봉지부(8)의 상기 반도체펠릿(2)의 이면의 아래에 위치하는 하면에서 상기 외부리이드(4B)의 제의 리이드부까지의 거리보다도 작고, 상기 상단의 반도체장치의 상기 제3의 리이드부는 상기 하단의 반도체장치의 상기 제1의 리이드부에 각각 전기적으로 접속되어 있다.

또, 수지봉지형 반도체장치(1)이 적층된 반도체모듈에 있어서는 또 상기 수지봉지(8)의 리이드돌출부사이에 존재하는 수지봉지부의 상면부와 하면부의 거리 및 상기 제1의 리이드부의 상면과 상기 제3의 리이드부의 하면의 거리는 실질적으로 같으며, 또한 상기 상단의 반도체장치의 상기 제3의 리이드부는 상기 하단의 반도체장치의 상기 제1의 리이드부에 각각 전기적으로 접속되어 있고, 또 상기 수지봉지부의 상면부와 상기 제1의 리이드부의 상면 및 상기 수지봉지부의 하면와 상기 제3의 리이드부의 하면은 실질적으로 동일한 면에 있다.

제11도(시스템블럭도)에 도시한 바와 같이, 적층된 4개의 수지봉지형 반도체장치(1)은 제어계 신호의 로우어드레스 스트로브신호RAS를 제외하고, 다른 제어계신호, 데이타계신호, 어드레스계신호, 전원의 각각을 공통신호로써 입력한다. 즉, 적층된 4개의 수지봉지형 반도체장치(1)의 각각의 동일 배열위치의 외부리이드(4B)에는 동일한 신호가 인가된다. 상기 로우어드레스스트로브신호RAS는 칩선택회로로써 적층된 수지봉지형 반도체장치(1)의 각각에 독립으로 입력된다. 즉, 최하단의 수지봉지형 반도체장치(RAM1)(1)에는 로우어드레스스트로브신호RAS1···,최상단의 수지봉지형 반도체장치(RAM4)(1)에는 로우어드레스스트로브신호RAS4가 각각 입력된다. 본 실시예1의 경우, 수지봉지형 반도체장치(1)을 4개 적층하므로, 수지봉지형 반도체장치(1)에는 로우어드레스스트로브신호RAS가 인가되는 외부리이드(4B)는 4개 배열된다. 적층된 수지봉지형 반도체장치(1)의 각각의 동일위치에 배열된 외부리이드(4B)에는 동일한 로우어드레스스트로브신호RAS가 인가된다. 4개중 1개의 로우어드레스스트로브신호RAS를 수지봉지형 반도체장치(1)에 입력하는 경우, 해당하는 외부리이드(4B)와 일체로 구성된 내부리이드(4A)와 외부단자BP사이에 본딩와이어(5)를 본딩한다. 실질적으로 입력하지 않은 3개의 로우어드레스스트로브신호RAS가 인가된 각각의 내부리이드(4A)에 있어서는 본딩이 실행되지 않는다. 예를들면, 로우어드레스스트로브신호RAS1는 적층된 4개의 수지봉지형 반도체장치(1)의 각각의 외부리이드(4B)에 모두 인가되지만 최하단의 수지봉지형 반도체장치(1)의 로우어드레스스트로브신호RAS1가 인가되는 내부리이드(4A)와 외부단자BP사이를 접속하고, 다른 수지봉지형 반도체장치(1)은 그것을 실행하지 않는 것에 의해 최하단의 수지봉지형 반도체장치(1)에만 로우어드레스스트로브신호RAS가 입력된다.

또, 상술한 메모리모듈은 칼럼어드레스스트로브신호CAS를 칩선택신호로써 사용하고, 다른 신호를 공통신호로 해도 좋다. 또, 메모리모듈은 적층된 수지봉지형 반도체장치(1)의 각각의 독립으로 데이타계신호(Din 및 Dout)를 입력하고(칩선택신호로 하고), 제어계신호, 어드레스계 신호, 전원의 각각을 공통신호로 해도 좋다.

이와 같이, (1)내부리이드(4A)에 외부단자BP가 전기적으로 접속된 반도체펠릿(2)를 수지봉지(8)로 봉하여 막는 수지봉지형 반도체장치(1)에 있어서, 상기 반도체펠릿(2)의 소자형성면과 대향하는 이면에 이 이면에 비해서 큰 평면면적을 갖는 방열판(7)을 마련하고, 이 방열판(7)의 주위의 일부영역을 제외하고 이 방열판(7)의 상기 반도체펠릿(2)를 탑재하는 표면측이 상기 반도체펠릿(2)를 피복하며, 또한 가이드용 볼록부(8A)를 갖고, 방열판(7)의 상기 표면과 대향하는 이면측을 상기 가이드용 볼록부(8A)와 끼워맞출 수 있는 형상으로 형성된 가이드용 오목부(8B)를 갖는 수지봉지부(8)을 마련한다. 이 수지봉지형 반도체장치(1)은 상기 반도체펠릿(2)의 소자형성면에 대해서 수직방향으로 여러개 적층된다. 이 구성에 의해, (a) 상기 수지봉지형 반도체장치(1)의 수지봉지부(8)의 가이드용 볼록부(8A) 및 가이드용 오목부(8B)를 가이드로 해서 상하방향으로 여러개의 수지봉지형 반도체장치(1)을 적층할 수 있다. 여러개 적층된 수지봉지형 반도체장치(1)은 메모리모듈(전자장치)에 있어서 2차원적인(평면방향의)실장밀도를 높일 수 있다. (B) 또, 상기 수지봉지형 반도체장치(1)의 수지봉지부(8)에서 방열판(7)을 돌출시켜 반도체펠릿(2)에서 수지봉지(8)의 외부로 빠지는 열방출경로를 확보하였으므로 반도체펠릿(2)의 동작에 의해 발생하는 열의 방열효율을 향상할 수 있다. 이 방열판(7)은 수지봉지형 반도체장치(1)을 상하방향으로 여러개 적층한 경우에도 각 단, 특히 상단 및 하단에 끼워진 중간단에 위치하는 수지봉지형 반도체장치(1)의 방열경로를 확보하여 이 중간단에 위치하는 수지봉지형 반도체장치(1)의 방열효율을 향상할 수 있다. (C)또, 상기 수지봉지형 반도체장치(1)의 반도체펠릿(2)의 이면측의 대부분을 수지봉지부(8)대신에 방열판(7)로 하여 수지봉지부(8)의 두께를 얇게 할 수 있다. 이 결과, 여러개 적층된 수지봉지형 반도체장치(1)은 메모리모듈에서 3차원적인(높이방향의)실장밀도를 높일 수가 있다.

또, (2)내부리이드(4A)에 외부단자BP가 전기적으로 접속된 반도체펠릿(2)를 수지봉지부(8)로 봉하여 막는 수지봉지형 반도체장치(1)에 있어서, 상기 반도체펠릿(2)의 소자형성면과 대향하는 이면에 이 이면에 비해서 큰 평면면적을 갖는 방열판(7)을 마련하고, 이 방열판(7)주위의 일부영역을 제외하고 이 방열판(7)의 상기 반도체펠릿(2)를 탑재하는 표면측이 상기 반도체펠릿(2) 및 방열판(7)의 주위를 피복하며, 또한 방열판(7)의 상기 표면과 대향하는 이면측이 방열판(7)의 주위를 피복하는 수지봉지부(8)을 마련한다. 이 구성에 의해 상기 구성(1)의 효과(B) 및 (C) 이외에 상기 수지봉지형 반도체장치(1)의 수지봉지부(8)을 방열판(7)의 표면측에서 이면측을 향해서 이 방열판(7)의 주위에 마련했으므로(방열판(7)의 주위의 수지봉지부(8)이 침투하는 구조로 했으므로), 수지봉지부(8)과 방열판(7)의 계면에서의 박리를 저감할 수 있다. 이 박리의 저감은 수지봉지부(8)의 외부에서 반도체펠릿(2)에 이르는 수분의 전달경로를 차단할 수 있으므로 수지봉지형 반도체장치(1)의 내습성을 향상할 수 있다.

또, (3)상기 구성(2)의 방열판(7)에는 그 주위에 이 방열판(7)의 표면측,이면측의 각각의 수지봉지부(8)을 연결하는 관통구명(7A)를 마련한다. 이 구성에 의해 상기 구성(2)의 효과이외에 상기 방열판(7)의 관통구멍(7A)을 통해서 방열판(7)의 표면측, 이면측의 각각의 수지봉지부(8)을 연결하여 수지봉지부(8)과 방열판(7)의 접착강도를 보다 높일 수 있으므로 수지봉지부(8)과 방열판(7)의 계면에서의 박리를 보다 저감하여 수지봉지형 반도체장치(1)의 내습성을 더욱 향상할 수 있다.

도, (4)내부리이드(4A)에 외부단자BP가 전기적으로 접속된 반도체펠릿(2)를 수지봉지부(8)로 봉하여 막는 수지봉지형 반도체장치(1)에 있어서, 상기 반도체펠릿(2)의 소자형성면과 대향하는 이면에 이 이면에 비해서 큰 평면면적을 갖는 방열판(7)을 마련하고, 이 방열판(7)의 상기 반도체펠릿(2)을 탑재한 표면측에 상기 반도체펠릿(2)를 피복하며, 또한 이 반도체펠릿(2)의 소자형성면상의 두께t2를상기 방열판(7)의 두께t3의 1.9∼6.0배로 형성한 수지봉지부(8)을 마련한다. 이 구성에 의해, 상기 구성(1)의 효과(B) 및 (C)이외에 상기 수지봉지형 반도체장치(1)의 수지봉지부(8), 방열판(7)의 각각의 열팽창계수차를 허용범위내에 설정하여 수지봉지부(8)의 휘어짐을 저감할수 있으므로 메모리보드(11)상의 단자(11A)와 모든 외부리이드(4B)와의 접촉을 확실하게 실행할 수 있어 수지봉지형 반도체장치(1)의 실장불량을 방지할 수 있다.

또, (5)상기 구성(4)의 수지봉지부(8)을 에폭시계 수지로 형성하고, 상기 방열판(7)을 Cu재료로 형성한다. 이 구성에 의해 상기 수지봉지부(8), 방열판(7)의 각각의 선팽창계수를 대략 균일하게 할 수 있으므로, 수지봉지부(8)의 휘어짐량 를 저감하여 수지봉지형 반도체장치(1)의 실장불량을 저감할 수 있음과 동시에 수지봉지부(8)에 비해서 방열판(7)의 영률이 약 1자릿수 높으므로 방열판(7)의 두께를 얇게 하여 수지봉지형 반도체장치(1)의 높이방향의 사이즈를 축소할 수 있다.

또, (6)상기 구성(5)의 수지봉지부(8)의 반도체펠릿(2)의 소자형성먼상의 두께t2는 상기 방열판(7)의 두께t3의 3.0∼4.0배로 형성된다. 이 구성에 의해 상기 수지봉지부(8), 방열판(7)의 각각의 선팽창계수차를 거의 없앨 수 있으므로(휘어짐량 를 거의 0으로 할 수 있으므로), 수지봉지형 반도체장치(1)의 실장불량을 보다 저감할 수 있다.

또, (7)내부리이드(4A)에 외부단자BP가 전기적으로 접속된 반도체펠릿(2)를 수지봉지부(8)로 봉하여 막는 수지봉지형 반도체장치(1)에 있어서, 상기 반도체펠릿(2)의 표면측 및 이 표면측과 대향하는 이면측을 피복함과 동시에 상기 표면측에 가이드용 볼록부(8A)를 갖고 동시에 상기 이면측에 상기 가이드용 볼록부(8A)와 끼워맞출 수 있는 형상으로 형성된 가이드용 오목부(8B)를 갖는 수지봉지부(8)을 마련하고, 이 수지봉지부(8)의 표면측의 가이드용 볼록부(8A)의 주위에 이면측의 가이드용 오목부(8B)의 주위까지 둘러싼 외부리이드(4B)를 마련하고, 이 외부리이드(4B)의 상기 표면측또는 이면측의 일부분에 리이드폭을 다른 부분에 비해서 크게 구성한 접촉부(4ba)를 마련한다. 이 구성에 의해 상기 구성(1)의 효과(a)이외에 상기 수지봉지형 반도체장치(1)의 외부리이드(4B)의 일부분의 리이드폭을 크게하여 이 외부리이드(4B)에 위 또는 아랫방향으로 적층된 다른 수지봉지형 반도체장치(1)의 동일기능을 갖는 외부리이드(4B)가 접촉할 수 있는 면적을 확대하였으므로, 양자의 외부리이드(4B)사이의 전기적접속을 확실하게 실행하여 적층된 수지봉지형 반도체장치(1)사이의 전기적 접촉불량을 방지할 수 있다.

또, (8)상기 구성(7)의 외부리이드(4B)의 상기 표면측 또는 이면측에는 적층된 다른 수지봉지형 반도체장치(1)의 외부리이드(4B)와 적절한 누르는 힘으로 접촉할 수 있는 탄성을 갖는 말단부(4bb)를 마련한다. 이 구성에 의해, 상기 수지봉지형 반도체장치(1)의 외부리이드(4B)에 마련한 탄성에 의해 위 또는 아랫방향으로 적층된 다른 수지봉지형 반도체장치(1)의 동일기능은 갖는 외부리이드(4B)와의 전기적 접촉을 확실하게 실행할 수 있으므로 적층된 수지봉지형 반도체장치(1)사이의 전기적 접촉불량을 방지할 수 있다.

[실시예 2]

본 실시예2는 상기 실시예1의 수지봉지형 반도체장치의 외부핀수를 증가시킨 본 발명의 제2실시예이다.

본 발명의 실시예2인 면실장방식을 채용하는 수지봉지형 반도체장치를 제12도(주요부 단면도) 및 제13도(평면도)에 도시한다.본 실시예2의 수지봉지형 반도체장치(1)은 제12도 및 제13도에 도시한 바와 같이, 기본적으로는 상기 실시예1과 동일하지만 수지봉지부(8)의 대향하는 2개의 면, 즉 긴변의 각각에 외부리이드(4B)를 배열한다. 방열판(7)은 수지봉지부(8)의 외부리이드(4B)가 배열되어 있지 않은 영역, 즉 대향하는 짧은 변에서 각각 돌출(노출)시킨다.

이와 같이 구성되는 수지봉지형 반도체장치(1)은 상기 실시예1과 거의 동일한 효과를 나타낼 수 있음과 동시에 외부리이드(4B)의 갯수를 증가할 수 있는(다편화할 수 있는) 특징이 있다.

[실시예 3]

본 실시예3은 상기 실시예1의 수지봉지형 반도체장치에 있어서 반도체펠릿과 리이드사이의 기생용량을 저감한 본 발명의 제3실시예이다. 본 발명의 실시예3인 면실장방식을 채용하는 수지봉지형 반도체장치를 제14도(주요부 단면도)에 도시한다.

본 실시예3의 수지봉지형 반도체장치(1)은 제14도에 도시한 바와 같이, 반도체펠릿(2), 내부리이드(4A)의 각각의 사이에 금속판(70)이 마련된다. 금속판(70)과 반도체펠릿(2), 내부리이드(4A)의 각각의 사이에는 절연층(3),(6)(막, 실리콘 로부등으로 형성된다)이 마련된다. 상기 금속판(70)은 도시하지 않았지만 전원, 예를 들면 기준전원전압Vcc가 내부리이드(4A)에서 본딩와이어(5)를 개재시켜서 공급된다.

이와 같이 구성되는 수지봉지형 반도체장치(1)은 상기 실시예2와 거의 동일한 효과를 나타낼 수 있다. 또, 이 효과 이외에 상기 금속판(70)이 전계를 차단할 수 있으므로, 반도체펠릿(2), 내부리이드(4A)의 각각에 형성되는 기생용량을 저감할 수 있는 특징이 있다. 이 결과, 내부리이드(4A)로 전달되는 신호의 전달속도가 빠르게 되어 반도체펠릿(2)에 탑재된 DRAM의 동작속도의 고속화를 도모할 수 있다.

또, 상기 금속판(70)은 용량의 한쪽의 전극을 구성하고, 절연층은 유전체막을 구성하고, 반도체펠릿(2) 또는 내부리이드(4A)는 다른 전극을 구성하므로 전원에 상기 금속판(70)을 구성요건으로 하는 평활콘덴서가 삽입된다. 즉, 수지봉지형 반도체장치(1)은 전원노이즈마진을 향상할 수 있는 특징이 있다.

[실시예 4]

본 실시예4는 핀삽입방식을 채용하는 수지봉지형 반도체장치에 본 발명을 적용한 본 발명의 제4실시예이다.

본 발명의 실시예4인 핀삽입방식을 채용하는 수지봉지형 반도체장치를 제15도(주요부 단면도)에 도시한다.

본 실시예4의 수지봉지형 반도체장치(1)은 제15도에 도시한 바와 같이 외부리이드(4B)를 직선적으로 연장시킨 핀삽입방식으로 구성한다. 이 수지봉지형 반도체장치(1)은 제15도에 도시한 바와 같이 메모리보드(11)상에 여러개 적층하여 실장된다. 즉, 실장기판(11)의 주면에 실질적으로 수직으로 탑재된다.

또, 상기 수지봉지형 반도체장치(1)은 외부리이드(4B)를 지그재그형으로 배열한 ZIP구조로 구성해도 좋다.

이와 같이 구성되는 수지봉지형 반도체장치(1)은 상기 실시예1과 거의 동일한 효과를 나타낼 수 있다.

이상 본 발명자들 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경가능한 것은 물론이다.

예를들면 본 발명은 상기 수지봉지형 반도체장치의 반도체펠릿에 SRAM(Static RAM), 마스크ROM,EPROM, EEPROM등 다른 메모리를 탑재해도 좋다.

또, 본 발명은 상기 수지봉지형 반도체장치에서 방열판(7)의 반도체펠릿(2)아래의 이면에 다른 영역에 비해서 얇게 수지봉지부(8)을 마련해도 좋다.

또, LOC구조뿐만 아니라 방열판으로써 탭(펠릿탑재부)을 사용하여 탭주변에 내부리이드를 배치하고, 펠릿에 직접 내부리이드를 부착하는 일없이 본딩패드와 내부리이드를 와이어본딩에 의해서 접속하여 이들을 봉하여 막은 수지봉지형 반도체장치에 있어서, 패키지의 한쪽면에 볼록부, 다른면에 오목부를 형성하고, 2개 이상의 이 패키지의 볼록부와 오목부를 끼워맞춰서 적층한 모듈구조로 해도 좋다.

본원에서 개시된 발명중 대표적인 것에 의해서 얻을 수 있는 효과를 간단히 설명하면 다음과 같다.

수지봉지형 반도체장치에 있어서, 조립작업에 있어서의 제조효율을 향상할 수 있다.

수지봉지형 반도체장치에 있어서, 방열효율을 향상할 수 있다.

수지봉지형 반도체장치에 있어서, 내습성을 향상할 수 있다.

수지봉지형 반도체장치를 실장하는 전자장치에 있어서, 실장밀도를 향상할 수 있다.

수지봉지형 반도체장치를 실장하는 전자장치에 있어서, 실장불량을 방지할 수 있다.

Claims (40)

1. 적어도 2개의 반도체장치를 적층한 반도체모듈에 있어서, 상기 적층된 상단 및 하단의 반도체장치의 각각은 (a)회로소자와 여러개의 외부단자가 형성된 실질적으로 사각형상의 주면, 상기 주면과 대향하는 이면 및 상기 주면과 이면사이에 형성되어 있는 측면으로 이루어지는 반도체펠릿, (b)내부리이드 및 상기 반도체 펠릿에서 멀어지는 방향으로 연장해서 형성되어 있는 제1의 리이드부, 상기 제1의 리이드부에서 상기 반도체펠릿측면과 거의 평행한 방향으로 연장해서 형성되어 있는 제2의 리이드부 및 상기 제2의 리이드부에서 상기 반도체펠릿에 가까워지는 방향으로 연장해서 형성되어 있는 제3의 리이드부를 각각 갖는 외부 리이드로 이루어지는 여러개의 리이드, (c)상기 반도체펠릿의 주면과 상기 내부리이드사이에 개재되고, 상기 내부리이드의 일부를 상기 반도체펠릿의 주면에 접착하고 있는 절연성막, (d)상기 외부단자와 상기 내부리이드를 각각 전기적으로 접속하고 있는 여러개의 와이어 및 (e)상기 내부리이드, 상기 와이어 및 상기 반도체펠릿을 봉하여 막고 있는 수지봉지부를 포함하는 반도체장치로써, 상기 반도체펠릿의 주면상에 위치하는 상기 수지봉지부의 상면에서 상기 외부리이드의 제1의 리이드부까지의 거리는 상기 반도체펠릿의 이면아래에 위치하는 상기 수지봉지부의 하면에서 상기 외부리이드의 제3의 리이드부까지의 거리보다도 작고, 상기 상단의 반도체장치의 상기 제3의 리이드부는 상기 하단의 반도체장치의 상기 제1의 리이드부에 각각 전기적으로 접속되어 있고, 또 상기 리이드의 외부리이드는 상기 수지봉지부의 하나의 면에서만 돌출하고 있는 것을 특징으로 하는 반도체모듈.
2. 제1항에 있어서, (f)상기 반도체펠릿의 이면에 접착된 주면과 상기 주면과 대향하는 이면으로 이루어지는 방열판을 또 포함하는 것을 특징으로 하는 반도체모듈.
3. 제2항에 있어서, 상기 방열판의 주면과 이면사이에 형성된 측면은 상기 수지봉지부에서 돌출하도록 배치되어 있는 것을 특징으로 하는 반도체모듈.
4. 제2항에 있어서, 상기 방열판에는 상기 수지봉지부의 평면이 방형상인 주위의 각변을 따라서 상기 방열판의 주면에서 이면까지 관통하는 관통구멍이 형성되어 있는 것을 특징으로 하는 반도체모듈.
5. 제1항에 있어서, 상기 외부리이드의 제1의 리이드부의 각각에는 상기 외부리이드의 다른 부분보다도 폭넓은 부분이 형성되어 있는 것을 특징으로 하는 반도체모듈.
6. 적어도 2개의 반도체장치를 적층한 반도체모듈에 있어서, 상기 적층된 상단 및 하단의 반도체장치의 각각은 (a)집적회로와 여러개의 외부단자가 형성된 주면, 상기 주면과 대향하는 이면 및 상기 주면과 이면사이에 형성된 측면으로 이루어지는 반도체펠릿, (b)내부리이드와 외부리이드로 이루어지는 여러개의 리이드, (c)상기 내부리이드와 상기 외부단자를 각각 전기적으로 접속하고 있는 와이어 및 (d)상기 반도체펠릿, 상기 내부리이드 및 상기 와이어를 봉하여 막고 있고, 상기 반도체펠릿의 주면의 상부에 위치하는 부분이 볼록형상을 하고, 상기 반도체펠릿의 이면의 하부에 위치하는 부분이 오목형상을 하고 있는 수지봉지부를 포함하는 반도체장치로써, 상기 상단의 반도체 장치는 상기 하단의 반도체장치의 수지봉지부의 상기 볼록형상부분이 상기 상단의 반도체장치의 수지봉지부의 오목형상부분에 끼워맞춰져 상기 하단의 반도체 장치상에 적층되어 있는 것을 특징으로 하는 반도체모듈.
7. 제6항에 있어서, (e) 상기 반도체펠릿의 이면에 접착된 주면, 상기 주면과 대향하는 이면 및 상기 주면과 이면사이에 형성된 측면으로 이루어지는 방열판을 또 포함하고, 상기 반도체펠릿을 탑재한 영역부분에 있어서, 상기 반도체펠릿을 탑재한 주면과 대향하는 상기 방열판의 이면은 수지봉지부에서 노출하고 있는 것을 특징을 하는 반도체모듈.
8. 제7항에 있어서, 상기 여러개의 리이드의 외부리이드는 상기 수지봉지부의 하나의 면에서 돌출하고 있고, 상기 방열판의 주면의 일부, 이면의 일부와 측면으로 이루어지는 방열판의 끝부는 상기 수지봉지부에서 상기 외부리이드가 돌출하고 있는 방향과 반대의 방향으로 돌출하고 있는 것을 특징으로 하는 반도체모듈.
9. 제6항에 있어서, 상기 리이드의 외부리이드는 상기 수지봉지부의 하나의 면에서만 돌출하고 있는 것을 특징으로 하는 반도체모듈.
10. 제6항에 있어서, 상기 리이드의 외부리이드는 상기 수지봉지부의 대향하는 2개의 면에서 돌출하고 있는 것을 특징으로 하는 반도체모듈.
11. 제6항에 있어서, (f)상기 반도체펠릿의 주면과 상기 내부리이드사이에 개재되고, 상기 내부리이드의 일부를 상기 반도체펠릿의 주면에 접착하고있는 절연성막을 또 포함하는 것을 특징으로 하는 반도체모듈.
12. 제11항에 있어서, (g)상기 반도체펠릿의 이면에 접착된 주면, 상기 주면과 대향하는 이면 및 상기 주면과 이면사이에 형성된 측면으로 이루어지는 방열판을 또 포함하고, 상기 반도체펠릿을 탑재한 영역부분에 있어서, 상기 반도체펠릿을 탑재한 주면과 대향하는 상기 방열판의 이면은 수지봉지부에서 노출하고 있는 것을 특징으로 하는 반도체모듈.
13. 제12항에 있어서, 상기 여러개의 리이드의 외부리이드는 상기 수지봉지부의 하나의 면에서 돌출하고 있고, 상기 방열판의 주면의 일부, 이면의 일부와 측면으로 이루어지는 방열판의 끝부는 상기 수지봉지부에서 상기 외부리이드가 돌출하고 있는 방향과 반대의 방향으로 돌출하고 있는 것을 특징으로 하는 반도체모듈.
14. 제11항에 있어서, 상기 리이드의 외부리이드는 상기 수지봉지부의 하나의 면에서만 돌출하고 있는 것을 특징으로 하는 반도체모듈.
15. 제11항에 있어서, 상기 리이드의 외부리이드는 상기 수지봉지부의 대향하는 2개의 면에서 돌출하고 있는 것을 특징으로 하는 반도체모듈.
16. 제6항에 있어서. 상기 외부리이드는 각각 상기 반도체펠릿에서 멀어지는 방향으로 연장해서 형성되어 있는 제1의 리이드부, 상기 제1의 리이드부에서 상기 반도체펠릿측면과 거의 평행한 방향으로 연장해서 형성되어 있는 제2의 리이드부 및 상기 제2의 리이드부에서 상기 반도체펠릿에 가까워지는 방향으로 연장해서 형성되어 있는 제3의 리이드부로 이루어지는 것을 특징으로 하는 반도체모듈.
17. 제16항에 있어서, 상기 상단의 반도체장치의 상기 제3의 리이드부는 상기 하단의 반도체장치의 상기 제1의 리이드부에 접속되어 있는 반도체모듈.
18. 제16항에 있어서, (h)상기 반도체펠릿의 이면에 접착된 주면, 상기 주면과 대향하는 이면 및 상기 주면과 이면사이에 형성된 측면으로 이루어지는 방열판을 또 포함하고, 상기 반도체펠릿을 탑재한 영역부분에 있어서, 상기 반도체펠릿을 탑재한 주면과 대향하는 상기 방열판의 이면은 수지봉지부에서 노출하고 있는 것을 특징으로 하는 반도체모듈.
19. 제18항에 있어서, 상기 여러개의 리이드의 외부리이드는 상기 수지봉지부의 하나의 면에서 돌출하고 있고, 상기 방열판의 주면의 일부, 이면의 일부와 측면으로 이루어지는 방열판의 끝부는 상기 수지봉지부에서 상기 외부리이드가 돌출하고 있는 방향과 반대의 방향으로 돌출하고 있는 것을 특징으로 하는 반도체모듈.
20. 제16항에 있어서, 상기 리이드의 외부리이드는 상기 수지봉지부의 하나의 면에서만 돌출하고 있는 것을 특징으로 하는 반도체모듈.
21. 제16항에 있어서, 상기 리이드의 외부리이드는 상기 수지봉지부에 대향하는 2개의 면에서 돌출하고 있는 것을 특징으로 하는 반도체모듈.
22. 적어도 2개의 반도체 장치를 적층한 반도체모듈에 있어서, 상기 적층된 상단 및 하단의 반도체장치의 각각은 (a)회로소자와 여러개의 외부단자가 형성된 실질적으로 사각형상의 주면, 상기 주면과 대향하는 이면 및 상기 주면과 이면사이에 형성되어 있는 측면으로 이루어지는 반도체펠릿, (b)상기 반도체펠릿을 봉하여 막고 있는 수지봉지부, (c)상기 수지봉지부로 봉하여 막혀져 있는 내부리이드 및 상기 반도체펠릿에서 멀어지는 방향으로 연장해서 형성되어 있는 제1의 리이드부, 상기 제1의 리이드부에서 상기 반도체펠릿측면과 거의 평행한 방향으로 연장해서 형성되어 있는 제2의 리이드부 및 상기 제2의 리이드부에서 상기 반도체펠릿에 가까워지는 방향으로 연장해서 형성되어 있는 제3의 리이드부를 각각 갖고, 상기 수지봉지부에서 돌출해서 상기 반도체펠릿에서 멀어지는 방향으로 연장해서 형성되어 있는 외부리이드로 이루어지는 여러개의 리이드 및 (d)상기 외부단자와 상기 내부리이드를 각각 전기적으로 접속하고 있는 여러개의 와이어를 포함하는 반도체장치로써, 상기 수지봉지부의 리이드 돌출부사이에 존재하는 수지봉지부의 상면부와 하면부의 거리 및 상기 제1의 리이드부의 상면과 상기 제3의 리이드부의 하면의 거리는 실질적으로 같으며. 또한 상기 상단의 반도체장치의 상기 제3의 리이드부는 상기 하단이 반도체장치의 상기 제1의 리이드부에 각각 전기적으로 접속되어 있고, 또 상기 수지봉지부의 상면부와 상기 제1의 리이드부의 상면 및 상기 수지봉지부의 하면부와 상기 제3의 리이드부의 하면은 실질적으로 동일한 면에 있는 것을 특징으로 하는 반도체모듈.
23. 제22항에 있어서, 상기 리이드의 외부리이드는 상기 수지봉지부의 하나의 면에서만 돌출하고 있는 것을 특징으로 하는 반도체모듈.
24. 제22항에 있어서, 상기 리이드의 외부리이드는 상기 수지봉지부의 대향하는 2개의 면에서 돌출하고 있는 것을 특징으로 하는 반도체모듈.
25. 제22항에 있어서, (e)상기 반도체펠릿의 주면과 상기 내부리이드사이에 개재되고, 상기 내부리이드의 일부를 상기 반도체펠릿의 주면에 접착하고 있는 절연성막을 또 포함하는 것을 특징으로 하는 반도체모듈.
26. 적어도 2개의 반도체장치를 적층한 반도체모듈을 실장한 전자장치에 있어서, 상기 적층된 상단 및 하단의 반도체장치의 각각은 (a)회로소자와 여러개의 외부단자가 형성된 실질적으로 사각형상의 주면, 상기 주면과 대향하는 이면 및 상기 주면과 이면사이에 형성되어 있는 측면으로 이루어지는 반도체펠릿, (b)내부리이드 및 상기 반도체펠릿에서 멀어지는 방향으로 연장해서 형성되어 있는 제1의 리이드부, 상기 제1의 리이드부에서 상기 반도체펠릿측면과 거의 평행한 방향으로 연장해서 형성되어 있는 제2의 리이드부 및 상기 제2의 리이드부에서 상기 반도체펠릿에 가까워지는 방향으로 연장해서 형성되어 있는 제3의 리이드부를 각각 갖는 외부리이드로 이루어지는 여러개의 리이드, (c)상기 반도체펠릿의 주면과 상기 내부리이드사이에 개재되고, 상기 내부리이드의 일부를 상기 반도체펠릿의 주면에 접착하고 있는 절연성막, (d)상기 외부단자와 상기 내부리이드를 각각 전기적으로 접속하고 있는 여러개의 와이어 및 (e)상기 내부리이드, 상기 와이어 및 상기 반도체펠릿을 봉하여 막고 있는 수지봉지부를 포함하며, 상기 전자장치는 하나의 주면에 여러개의 단자가 형성된 실장기판을 포함하고, 상기 적층된 반도체장치는 상기 하단의 반도체장치의 외부리이드가 상기 여러개의 단자의 각각에 전기적으로 접속되며, 또한 상기 상단 및 하단의 반도체펠릿의 주면이 상기 실장기판의 주면에 실질적으로 수직으로 탑재되어 있는 것을 특징으로 하는 전자장치.
27. 적어도 2개의 반도체장치를 적층한 반도체모듈을 실장한 전자장치에 있어서, 상기 적층된 상단 및 하단의 반도체장치의 각각은 (a)회로소자와 여러개의 외부단자가 형성된 실질적으로 사각형상의 주면, 상기 주면과 대향하는 이면 및 상기 주면과 이면사이에 형성되어 있는 측면으로 이루어지는 반도체펠릿, (b)내부리이드 및 상기 반도체펠릿에서 멀어지는 방향으로 연장해서 형성되어 있는 제1의 리이드부, 상기 제1의 리이드부에서 상기 반도체펠릿측면과 거의 평행한 방향으로 연장해서 형성되어 있는 제2의 리이드부 및 상기 제2의 리이드부에서 상기 반도체펠릿에 가까워지는 방향으로 연장해서 형성되어 있는 제3의 리이드부를 각각 갖는 외부리이드로 이루어지는 여러개의 리이드, (c)상기 반도체펠릿의 주면과 상기 내부리이드사이에 개재되고, 상기 내부리이드의 일부를 상기 반도체펠릿의 주면에 접착하고 있는 절연성막, (d)상기 외부단자와 상기 내부리이드를 각각 전기적으로 접속하고 있는 여러개의 와이어 및 (e)상기 내부리이드, 상기 와이어 및 상기 반도체펠릿을 봉하여 막고 있는 수지봉지부를 포함하며, 상기 전자장치는 하나의 주면에 여러개의 단자가 형성된 실장기판을 포함하고, 상기 적층된 반도체장치는 상기 하단의 반도체장치의 외부리이드가 상기 여러개의 단자의 각각에 전기적으로 접속되며, 또한 상기 상단 및 하단의 반도체펠릿의 주면이 상기 실장기판의 주면에 실질적으로 평행하게 탑재되어 있는 것을 특징으로 하는 전자장치.
28. 적어도 2개의 반도체장치를 적층한 반도체모듈을 실장한 전자장치에 있어서, 상기 적층된 상단 및 하단의 반도체장치의 각각은 (a)집적회로와 여러개의 외부단자가 형성된 주면, 상기 주면과 대향하는 이면 및 상기 주면과 이면사이에 형성된 측면으로 이루어지는 반도체펠릿, (b)내부리이드와 외부리이드로 이루어지는 여러개의 리이드, (c)상기 내부리이드와 상기 외부단자를 각각 전기적으로 접속하고 있는 와이어 및 (d)상기 반도체펠릿, 상기 내부리이드 및 상기 와이어를 봉하여 막고있고, 상기 반도체펠릿의 주면의 상부에 위치하는 부분이 볼록형상을 하고, 상기 반도체펠릿의 이면의 하부에 위치하는 부분이 오목형상을 하고 있는 수지봉지부를 포함하며, 상기 전자장치는 하나의 주면에 여러개의 단자가 형성된 실장기판을 포함하고, 상기 적층된 반도체장치는 상기 하단의 반도체장치의 외부리이드가 상기 여러개의 단자의 각각에 전기적으로 접속되어 상기 실장기판의 주면상에 탑재되어 있는 것을 특징으로 하는 전자장치.
29. 제28항에 있어서, 상기 적층된 반도체장치는 상기 상단 및 하단의 반도체펠릿의 주면이 상기 실장기판의 주면에 실질적으로 수직으로 탑재되어 있는 것을 특징으로 하는 전자장치.
30. 제29항에 있어서, 상기 반도체펠릿의 이면에 접착된 주면, 상기 주면과 대향하는 이면 및 상기 주면과 이면사이에 형성된 측면으로 이루어지는 방열판을 또 포함하고, 상기 반도체펠릿을 탑재한 영역부분에 있어서, 상기 반도체펠릿을 탑재한 주면과 대향하는 상기 방열판의 이면은 수지봉지부에서 노출하고 있는 것을 특징으로 하는 전자장치.
31. 제28항에 있어서, 상기 반도체펠릿의 이면에 접착된 주면, 상기 주면과 대향하는 이면 및 상기 주면과 이면사이에 형성된 측면으로 이루어지는 방열판을 또 포함하고, 상기 반도체펠릿을 탑재한 영역부분에 있어서, 상기 반도체펠릿을 탑재한 주면과 대향하는 상기 방열판의 이면은 수지봉지부에서 노출하고 있는 것을 특징으로 하는 전자장치.
32. 제30항 또는 제31항에 있어서, 상기 여러개의 리이드의 외부리이드는 상기 수지봉지부의 하나의 면에서 돌출하고 있고, 상기 방열판의 주면의 일부, 이면의 일부와 측면으로 이루어지는 방열판의 끝부는 상기 수지봉지부에서 상기 외부리이드가 돌출하고 있는 방향과 반대의 방향으로 돌출하고 있는 것을 특징으로 하는 전자장치.
33. 제28항에 있어서, 상기 반도체펠릿의 주면과 상기 내부리이드사이에 개재되고, 상기 내부리이드의 일부를 상기 반도체펠릿의 주면에 접착하고 있는 절연성막을 또 포함하는 것을 특징으로 하는 전자장치.
34. 제33항에 있어서, 상기 적층된 반도체장치는 상기 상단 및 하단의 반도체펠릿의 주면이 상기 실장기판의 주면에 실질적으로 수직으로 탑재되어 있는 것을 특징으로 하는 전자장치.
35. 제33항에 있어서, 상기 반도체펠릿의 이면에 접착된 주면, 상기 주면과 대향하는 이면 및 상기 주면과 이면사이에 형성된 측면으로 이루어지는 방열판을 또 포함하고, 상기 반도체펠릿을 탑재한 영역부분에 있어서, 상기 반도체펠릿을 탑재한 주면과 대향하는 상기 방열판의 이면은 수지봉지부에서 노출하고 있는 것을 특징으로 하는 전자장치.
36. 제35항에 있어서, 상기 여러개의 리이드의 외부리이드는 상기 수지봉지부의 하나의 면에서 돌출하고 있고, 상기 방열판의 주면의 일부, 이면의 일부와 측면으로 이루어지는 방열판의 끝부는 상기 수지봉지부에서 상기 외부리이드가 돌출하고 있는 방향과 반대의 방향으로 돌출하고 있는 것을 특징으로 하는 전자장치.
37. 제35항 또는 제36항에 있어서, 상기 적층된 반도체장치는 상기 상단 및 하단의 반도체펠릿의 주면이 상기 실장기판의 주면에 실질적으로 수직으로 탑재되어 있는 것을 특징으로 하는 전자장치.
38. 제28항에 있어서, 상기 외부리이드는 각각 상기 반도체펠릿에서 멀어지는 방향으로 연장해서 형성되어 있는 제1의 리이드부, 사기 제1의 리이드부에서 상기 반도체펠릿측면과 거의 평행한 방향으로 연장해서 형성되어 있는 제2의 리이드부 및 상기 제2의 리이드부에서 상기 반도체펠릿에 가까워지는 방향으로 연장해서 형성되어 있는 제3이 리이드부로 이루어지는 것을 특징으로 하는 전자장치.
39. 제38항에 있어서, 상기 상단의 반도체장치의 상기 제3이 리이드부는 상기 하단의 반도체장치의 상기 제1의 리이드부에 접속되어 있는 것을 특징으로 하는 전자장치.
40. 적어도 2개의 반도체장치를 적층한 반도체모듈을 실장한 전자장치에 있어서, 상기 적층된 상단 및 하단의 반도체장치의 각각은 (a)회로소자와 여러개의 외부단자가 형성된 실질적으로 사각형상의 주면, 상기 주면과 대향하는 이면 및 상기 주면과 이면사이에 형성되어 있는 측면으로 이루어지는 반도체펠릿, (b)상기 반도체펠릿을 봉하여 막고 있는 수지봉지부, (c)상기 수지봉지부로 봉하여 막혀져 잇는 내부리이드 및 상기 반도체펠릿에서 멀어지는 방향으로 연장해서 형성되어 있는 제1의 리이드부, 상기 제1의 리이드부에서 상기 반도체펠릿측면과 거의 평행한 방향으로 연장해서 형성되어 있는 제2의 리이드부 및 상기 제2의 리이드부에서 상기 반도체펠릿에 가까워지는 방향으로 연장해서 형성되어 있는 제3의 리이드부를 각각 갖고, 상기 수지봉지부에서 돌출해서 상기 반도체펠릿에서 멀어지는 방향으로 연장해서 형성되어 있는 외부리이드로 이루어지는 여러개의 리이드 및 (d)상기 외부단자와 상기 내부리이드를 각각 전기적으로 접속하고 있는 여러개의 와이어를 포함하며, 상기 수지봉지부의 리이드 돌출부사이에 존재하는 수지봉지부의 상면부와 하면부의 거리 및 상기 제1의 리이드부의 상면과 상기 제3의 리이드부의 하면의 거리는 실질적으로 같으며, 또한 상기 상단의 반도체장치의 상기 제3의 리이드부는 상기 하단의 반도체장치의 상기 제1의 리이드부에 각각 전기적으로 접속되어 있고, 또 상기 수지봉지부의 상면부와 상기 제1의 리이드부의 상면 및 상기 수지봉지부의 하면부와 상기 제3의 리이드부의 하면은 실질적으로 동일한 면에 있고, 상기 전자장치는 하나의 주면에 여러개의 단자가 형성된 실장기판을 포함하고, 상기 적층된 반도체장치는 상기 하단의 반도체장치의 외부리이드가 상기 여러개의 단자의 각각에 전기적으로 접속되어 상기 실장기판의 주면상에 탑재되어 있는 것을 특징으로 하는 전자장치.

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