KR0145223B1 - 리던던시 기능을 가지는 반도체 메모리 장치 - Google Patents

Abstract

본 발명은 노멀메모리쎌 어레이와는 별도로 마련되고 다수개의 서브메모리쎌 어레이들 및 분할워드라인드라이브 블럭들과 다수개의 센스앰프들을 가지는 스페어메모리쎌 어레이를 이용하여 상기 노멀메모리쎌 어레이에서 발생된 결함을 구제하는 반도체 메모리 장치에 관한 것으로서, 상기 스페어메모리쎌 어레이가, 소정갯수의 상기 서브메모리쎌 어레이들 및 분할워드라인드라이버들과 소정갯수의 센스앰프들을 포함하는 구성된 복수개의 단위 스페어매트와, 소정의 어드레스신호들에 응답하여 상기 단위스페어매트에 포함된 상기 분할워드라인 드라이버블럭들을 제어하는 수단을 구비한다.

Description

리던던시 기능을 가지는 반도체 메모리 장치

제1도는 종래의 리던던시 기능을 보여주는 도면

제2도는 본 발명에 따른 리던던시 기능을 위한 구성을 보여주는 도면

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 반도체 메모리장치에서의 리던던시에 관한 것이다.

반도체 집적회로의 코스트(cost)는 그것의 수율에 의해 크게 영향을 받기 때문에 이 수율을 향상시키기 위하여 리던던시 메모리쎌(또는 스페어메모리쎌)을 기본적인 메모리쎌(또는 노멀메모리쎌)에 부가한다. 그리하여 몇개의 결함비트(또는 결함메모리쎌)가 발생된 경우 이를 스페어 메모리쎌로 대체하는 방법(리던던시)을 사용하여 왔다. 그러나, 256Mb이상의 고집적 및 대용량의 메모리장치에서는, 칩의 크기가 커짐에 따라 발생되는 제조공정중의 결함에 이한 대기전류성 결함(공정중에 발생된 브리지 현상으로 인해 메모리장치의 대기상태에서 원하지 않는 전류경로가 형성되어 전력소모를 초래하는 현상)과, 제조공정상의 평면적인 마진(magin; 예컨데 좁아지는 선폭등)이 부족하여 발생되는 블럭성 결함이 매우 잦아지게 된다.

이러한 문제를 갖고 있는 고집적 및 대용량의 반도체 메모리장치에서는 기존의 리던던시 방식을 효과적으로 이용하기가 어려워 굳다이(good die)로의 구제가 불가능하다는 한계를 지니고 있다.

이와같이, 최근의 고집적 및 대용량의 반도체 메모리장치에서 현실화된 리던던시의 문제를 해결하기 위한 기술이 일본의 미쯔비시(주)에 의해 94년에 ISSCC의 논문(A 34ns 256Mb DRAM with Boodted Sense-Ground Scheme, PP. 140-141)에서 제시되어 있다. 이 논문에서 제안된 리던던시 방식을 제1도가 보여준다. 제1도에서는 하나의 서브메모리쎌어레이에 해당하는 부분으로서, 서브블럭들로 구성된 노멀메모리쎌어레이(2개의 스페어스브블럭으로 구성됨)가 있으며, 노멀메모리쎌 어레이와 스페어 메모리쎌 어레이의 각각에 대한 노멀로우디코더(NRD) 및 스페어 로우 디코더(SRD)가 각각 제공되어 있으며, 공통으로 사용되는 컬럼디코더가 도시되어 있다.

각 스페어 서브블럭의 스페어로우디코더에는 휴즈박스(10)를 통하여 프로그램된 로우어들스에 의한 출력이 연결되어 있다. 로우 디코더들로 공급되는 전압신호 VWLH는 메모리쎌의 워드라인에 공급되는 승압 전압으로서, 로우 디코더들과의 연결은 휴즈(1) 또는 트랜지스터스위치(2)를 통하여 이루어진다. 예컨데, 노멀메모리쎌 어레이에 속하는 서브블럭 32에서 대기전류성의 결함이 발생되었다면, 해당하는 휴즈를 용단(blown-out)하거나 메모리쎌 스위치를 턴오프시켜 VWLH가 서브블럭 32의 워드라인으로 공급되지 않도록 하여 대기전류의 경로를 차단하고 서브블럭 32에 포함된 노멀 메모리쎌 어레이에서는, 쎌플레이트와 비트라인 사이의 브리지결함(bridge defect)에 의해 원하지 않는 대기전류의 경로가 형성될 수 있으므로, 각 서브블럭에 공급되는 플레이트전압 VCP를 휴즈 또는 트랜지스터 스위치로 구현된 스위칭수단을 통하여 연결하다가 그러한 결함이 발생되었을때 해당하는 노멀서브블럭에 연결된 스위칭수단을 턴오프시키는 대신에 스페어서브블럭에 연결된 스위칭수단을 턴온 시키는 것도 가능하다.

그러나, 이러한 종래의 리던던시 방식에서는 다음과 같은 단점을 갖고 있다. 첫째, 대체되는 서브블럭의 단위가 로우디코더에 공통으로 연결된 메모리쎌 어레이의 단위로만 가능하다는 것이다. 실제적으로, 256Mb이상의 대용량 반도체 메모리장치에서는 하나의 로우디코더에 연결된 메모리쎌 어레이가 2Mb의 메모리 용량을 갖고 있고, 더욱이 1Gb(1Giga-2)의 반도체 메모리장치에서는 4Mb정도의 매우 큰 메모리 용량을 갖고 있다.

따라서, 예컨데 대기전류성의 결함을 가진 서브메모리쎌 어레이가 5개인 경우에 이를 구제하기 위해서는 256Mb에서는 10Mb, 1Gb에서는 20Mb이상의 큰 용량을 가지는 스페어 메모리쎌 어레이가 필요하기 때문에, 칩의 크기가 큰폭으로 증가한다. 또한, 큰 규모의 서브메모리쎌 어레이 전체를 스페어 서브메모리쎌 어레이로 대체하여야 하므로, 리던던시 효율이 저하됨은 당연하다.

둘째, 각 스페어 서브블럭들이 독립적인 컬럼디코더를 갖지 않고 컬럭디코더에 휴즈프로그램에 의한 리던던시 정보가 인가되지 않기 때문에, 컬럼방향으로 2개이상의 노멀서브블럭에 걸쳐서 결함이 발생된 경우에 로우방향으로만 배치된 스페어 서브블럭들만으로는 대체가 불가능하다는 한계가 있다.

이러한, 한계들과 아울러, 제1도의 종래의 방식으로는, 메모리쎌이 아닌 코어회로영역(센스앰프등이 배치된 영역)과 로우디코더 및 컬럼디코더와, 비트라인 및 데이타 입출력라인등에서 발생된 대기전류성 결함에 대하여는 적정한 구제기능을 갖고 있지 않다.

실제적으로, 메모리쎌들이 배열된 영역에 비하여 그 주변의 회로 영역들은 상대적으로 단차가 낮기 때문에, 제조공정중에 먼저 입자들이 침적될 확률이 큼에 의해 브리지 결함이 보다 쉽게 발생될 수 있다.

따라서, 본 발명의 목적은 적어도 256Mb이상의 메모리용량을 가지는 반도체 메모리장치에서의 리던던시 효율을 증대시킬 수 있는 반도체 메모리장치를 제공함에 있다.

본 발명의 다른 목적은 제조공정중에 발생된 결함에 의하여 원하지 않는 대기전류의 경로를 가지는 메모리쎌 어레이 또는 그 주변 회로 영역을 구제할 수 있는 반도체 메모리장치를 제공함에 있다.

이와같은 본 발명의 목적을 달성하기 위하여, 본 발명은 노멀 메모리쎌 어레이와는 별도로 마련되고 다수개의 서브메모리쎌 어레이들 및 분할 워드라인 드라이버블럭들과 다수개의 센스앰프들을 가지는 스페어 메모리쎌 어레이를 이용하여 상기 노멀 메모리쎌 어레이에서 발생된 결함을 구제하는 반도체 메모리장치에 있어서, 상기 스페어 메모리쎌 어레이가, 소정갯수의 상기 서브메모리쎌 어레이들 및 분할 워드라인 드라이버들과 소정갯수의 센스앰프들을 포함하는 구성된 복수개의 단위 스페어매트와, 소정의 어드레스 신호들에 응답하여 상기 단위 스페어매트에 포함된 상기 분할 워드라인 드라이버 블럭들을 제어하는 수단을 구비함을 특징으로 한다. 본 발명에 의하면, 256Mb이상의 고집적 및 대용량의 반도체 메모리장치에서 현실화된 공정으로 부터의 결함에 대응할 수 있고 리던던시 효율을 향상시킬 수 있다.

그러면 첨부된 도면을 참조자혀 본 발명에 따른 바람직한 실시예를 상세하게 설명한다.

제2도는 본 발명에 따라 256Mb의 메모리용량을 가지는 다이나믹램에 적용될 수 있는 스페어메모리쎌 어레이의 구성을 보여준다. 제2도의 스페어메모리쎌 어레이의 구성을 설명하기 앞서 256Mb 다이나믹램에서의 메모리쎌 어레이이의 구성을 간략하게 설명한다. 256Mb의 다이나믹램에서는, 16개의 4Mb 메모리블럭들이 모여 하나의 64Mb 메모리뱅크를 형성하고, 4개의 64Mb 메모리뱅크들이 모여 256Mb의 메모리 용량을 구현할 수 있다.

하나의 메모리블럭(4Mb)은 컬럼방향으로 배열된 16개의 256Kb 서브메모리쎌 어레이들로 분할되어 있다. 16개의 서브메모리쎌 어레이들은 하나의 로우디코더에 컬럼 방향으로 공통으로 연결되어 있고, 로우 방향으로 배열된 서브메모리쎌 어레이들은 하나의 컬럼디코더에 공통으로 연결되어 있다. 또한, 로우방향으로 배열된 256Kb 서브메모리쎌 어레이들의 사이에는 분할 워드라인 드라이버 블럭들이 배치되어 있다. 하나의 서브메모리쎌 어레이에속하는 워드라인들은 인접한 2개의 분할워드라인 드라이버블럭에 각각 1/2개씩 할당되어 있고 분할워드라인 드라이버블럭에는 하나의 워드라인에 각각 연결된 분할 워드라인 드라이버들이 배치되어 있다.

그리하여 하나의 워드라인은 로우 디코더로 부터 발생된 로우디코더신호와 워드라인 구동신호 발생회로로 부터 발생된 워드라인 구동신호의 조합에 의해 활성화된 하나의 분할워드라인드라이브를 통하여 구동된다. 여기서, 서브메모리쎌 어레이, 메모리블럭 및 메모리뱅크등의 용어들은 메모리용량에 따른 구별을 용이하게 하기 위하여 사용된 것들로서, 이러한 용어들에 굳이 한정되지 않음에 유의하라.

한편, 컬럼방향으로는 서브메모리쎌 어레이의 사이마다 비트라인용의 센스앰프들이 배열되어 이웃하는 서브메모리쎌 어레이에 공유된다.

제 2도로 돌아가면, 제 2도에 보인 스페어메모리쎌 어레이는 서브메모리쎌 어레이과 분할워드라인 드라이버블럭 들 및 센스앰프들의 배열에 있어서 전술한 메모리쎌 어레이와 동일한 방식을 가진다. 그러나 4개의 256Kb의 서브메모리쎌 어레이(SMA-)로 구성된 8개의 1Mb 단위스페어매트들(M0-M7)로 구분된다. 단위 스페어매트들의 각각은 기존의 노멀메모리쎌 어레이와는 별도로 스페어로우디코더(SRD0, SRD1)와 스페어컬럼디코더(SCD0-SCD7)를 가진다. 8개의 단위 스페어매트들은 스페어 로우디코더들을(SRD0, SRD1) 공유하며 독립적인 스페어컬럼디코더를 갖는다.

또한 블럭선택신호들(BLS0-BLS7)을 입력하는 논리회로(20)는 블럭선택신호들의 오아(OR) 논리에 의해 발생되는 신호를 워드라인 구동신호 발생회로들(XG1, XG2, XG3)과 스페어로우디코더들(SRD1, SRD2)로 공통으로 입력된다. 블럭선택신호들(BLS0-BLS7)의 각각은 블럭선택용 로우어드레스신호들(BRAi-BRAk)을 입력하는 로우휴즈박스들(RFB0-RFB7)로 부터 각각 발생된다. 한편, 컬럼방향으로 배열된 스페어컬럼디코더들(SCD0-SCD7)의 사이에는 블럭선택정보를 가진 컬럼어드레스 신호들(BCAi-BCAk)이 입력되는 컬럼휴즈박스들(CFB0-CFB7)이 배치된다.

스페어메모리쎌 어레이에는, 또한 비트라인용 센스앰프(SA)와 분할워드라인 드라이버를 제어하기 위한 제어회로들(C1-C17)이 주변의 4개의 스페어메모리쎌 어레이(SM1-)에 대응되도록 배치된다. C1 과 C1', C3 과 C3', C5 와 C5',..., C17 과 C17'의 각각은 등가회로적인 표현상 별도로 배치된 것으로서 실제로는 하나의 제어회로에 해당됨을 유의하여야 한다.(이하 C≡C1', C3≡C3', C5≡C5',...,C17≡C17'인 것으로 이해하라) 제어회로들의 각각은 모두 동일한 구성을 가지는데, 예컨데, 제어회로(C1)는 워드라인구동신호 ψX0 및 ψX2를 각각 입력하는 2개의 낸드게이트(ND1, ND2)와 낸드게이트들의 출력을 각각 입력하는 2개의 인버터(I1, I2)로 구성되어 스페어메모리쎌 어레이 SMA1/1 및 SMA1/2의 상부(도면배치상에서)에 위치한 분할워드라인 드라이버블럭(SWD)을 제어한다.

제어회로(C1)의 낸드게이트(ND1, ND2)는 로우휴즈박스(RFBO)로 부터 발생되는 블럭선택신호 BLSO를 공통으로 입력한다. 서브메모리쎌 어레이 SMA1/1 및 SMA2/1의 사이와 스페어메모리쎌 어레이 SMA1/2 및 SMA2/2 사이에 각각 위치한 분할워드라인 드라이버블럭(SWD)에 연결되는 제어회로(C2)의 낸드게이트들에는 워드라인 구동신호 ψX1 및 ψX3이 각각 입력되고 블럭선택신호 BLSO가 공통으로 인가된다.

여기서, 블럭선택신호 BLSO는 또한 SMA1/1 과 SMA1/2에 컬럼방향으로 인접한 센스앰프들에 인가되어 그것들의 동작을 제어한다. 스페어메모리쎌 어레이 SMA2/1 및 SMA3/1의 사이와 스페어메모리쎌 어레이 SMA2/2 및 SMA3/2 사이에 각각 위치한 분할워드라인 드라이버블럭(SWD)에 연결되는 제어회로(C3)의 낸드게이트들에는, 워드라인구동신호 ψX0 및 ψX2가 각각 입력되고, 블럭선택신호 BLS0 및 BLS1을 입력하는 노아게이트(21)의 출력이 인버터(23)에 의해 반전된 신호(BLS0와 BLS1과의 오아(OR)논리결과가 됨)인 복합블럭선택신호 BLS01이 공통으로 인가된다.

복합블럭선택신호 BLS01은, 또한 SMA2/1, SMA2/2, SMA3/1 및 SMA3/2에 컬럽방향으로 인접한 센스앰프들에 인가되어 그것들의 동작을 제어한다. 스페어메모리쎌 어레이 SMA3/1 및 SMA4/1의 사이와 스페어메모리쎌 어레이 SMA3/2 및 SMA4/2 사이에 각각 위치한 분할워드라인 드라이버블럭(SWD)에 연결되는 제어회로(C4)의 낸드게이트들에는 워드라인구동신호 ψX1 및 ψX3/1이 각각 입력되고 블럭선택신호 BLS1이 공통으로 인가된다.

스페어메모리쎌 어레이 SMA4/1 및 SMA5/1의 사이와 스페어ㅅ브메모리쎌 어레이 SMA4/2 및 SMA5/2 사이에 각각 위치한 분할워드라인 드라이버블럭(SWD)에 연결되는 제어회로(C5)의 낸드게이트들에는 워드라인구동신호 ψX0 및 ψX2가 각각 입력되고, 블럭선택신호 BLS1 및 BLS2의 오아(OR) 논리결과에 의한 복합블럭선택신호 BLS12가 공통으로 인가된다.

복합블럭선택신호 BLS12는 또한, SMA4/1, SMA4/2, SMA5/1 및 SMA5/2에 컬럼방향으로 인접한 센스앰프들에 인가되어 그것들의 동작을 제어한다. 이와같은 방식으로 제어회로들과 블럭선택신호들 및 센스앰프와 분할서브워드라인 드라이버블럭간의 연결배치가 제2도에 보인 스페어메모리쎌 어레이의 컬럼방향을 따라 진행된다. 그리하여 스페어메모리쎌 어레이의 하단(도면상에서) 스페어메모리쎌 어레이 SMA16/1 및 SMA16/2의 워드라인들에 각각 연결되는 분할워드라인 드라이버블럭을 제어하는 제어회로(C17)의 낸드게이트쌍은 워드라인구동신호 ψX0 및 ψX2를 각각 입력하고 여덟번째의 블럭선택신호 BLS7을 공통으로 입력한다.

제2도에 보인 실시예에서는 워드라인구동신호들의 배열방식이 홀수번째의 것과 짝수번째의 것으로 분할하여 배치하였으나, 한쪽 영역에 ψX0 - ψX3를 모두 배치하거나, 스페어메모리쎌 어레이의 양측에만 분할하여 배치하는 등 여러가지 형태로 구성할 수 있다. 버스라인의 수를 줄이고 레이아웃을 용이하게 하기 위해서는 제2도와 같은 워드라인구동회로 발생회로를 로우디코더의 양옆에 배치하고 워드라인구동신호를 홀수번째의 것과 짝수번째의 것으로 분할하여 배열하는 방식이 바람직할 것이다.

또한, 제어회로들의 배치는, 쎌 어레이내에서 센스앰프들과 분할워드라인 드라이버블럭들이 배치되지 않은 잉여영역에서 실현 가능하며, 쎌어레이상에서의 레이아웃조건이나 환경에 따라 얼마든지 다른 형태로 변경하는 것이 가능하다는 것도 이해하여야 한다. 또한, 실제적으로 제2도에서 센스앰프들이 배치된 영역에는 비트라인용 등화회로도 포함되어 있기 때문에, 제어회로들이 센스앰프 및 분할워드라인 드라이버외에도 등회회로를 제어하도록 하는 것도 가능함을 알아야 한다.

제2도에서, 컬럼휴즈박스들은 각각의 단위스페어매트마다 제공되어 있으므로, 소속된 단위스페이매트에 포함된 컬럼블럭이 블럭선택컬럼 어드레스신호들(BCAi, BCAj, BCAk)에 의해 선택되었을때 해당하는 그 단위 스페어매트의 컬럼 선택라인들(비트라인쌍과 입출력라인쌍을 연결하는 컬럼선택스위치를 제어하는 수단)을 활성화시키는 역할을 한다. 해당하는 컬럼블럭에서 일단의 선택된 스페어메모리쎌부터의 데이타는 비트라인쌍-비트라인용 센스앰프(SA)-컬럼선택스위치-입출력라인쌍-입출력라인 센스앰프-데이타버스로 이루어지는 경로를 통하여 칩외부로 출력된다.

로우휴즈박스(RFB-)에 인가되는 블럭선택로우어드레스신호들(BRAi, BRAj, BRAk)은 노멀메모리쎌 어레이에서 블럭선택에 관련된 로우어드레스신호들과 동일한 것들이며, 또한 컬럼휴즈박스(CFB-)에 인가되는 블럭선택로우어드레스신호들(BCAi, BCAj, BCAk)은 노멀메모리쎌 어레이에서 블럭선택에 관련된 컬럼어드레스신호들과 동일한 것이다.

제2도와 같은 단위스페어매트에 의한 스페어 메모리쎌 어레이의 구성은, 결함구제의 대상이 되는 노멀메모리쎌 어레이에서도 동일하게 적용하면 된다. 즉, 4개씩의 256Kb 서브메모리쎌 어레이를 하나의 단위매트로 설정하고 제2도에 보인 제어회로들을 배치한 다음, 블럭선택에 관련된 로우어드레스신호를 통상의 리던던시장치에 사용되는 휴즈박스에 인가하여 결함을 가진 블럭에 해당하는 어드레스신호가 입력되었을때 전술한 제어회로로 하여금 센스앰프와 분할 워드라인드라이버를 비활성화시킴으로써 대기전류의 경로를 차단시킬 수 있다. 이것에 더하여 특히 분할서브워드라인드라이버로 공급되는 전원의 경로를 차단할 수 있을 것이다.

전술한 바와 같이, 본 발명은 적어도 256Mb 이상의 고집적 및 대용량의 반도체 메모리 장치등에서 주로 나타나는 공정상의 결함에 대하여 수율을 보장할 수 있도록 하는 효과가 있으며, 종래의 블럭단위보다 더 세분화된 스페어 단위를 구현함으로써 리던던시효율을 향상시키는 효과가 있다.

본 발명은 전술한 실시예에 한정되지 않으며, 본 발명의 범위내에서 구성들을 단순하게 변경하거나 부가하는 것에 의해 본 발명을 달리 실시하는 것은 본 발명의 기술분야에서 통상의 지식을 가진자에게는 용이할 것이다.

Claims (5)

1. 노멀메모리쎌 어레이와는 별도로 마련되고 다수개의 서브메모리쎌 어레이들 및 분할워드라인 드라이버 블럭들과 다수개의 센스앰프들을 가지는 스페어메모리쎌 어레이를 이용하여 상기 노멀메모리쎌 어레이에서 발생된 결함을 구제하는 반도체 메모리장치에 있어서, 상기 스페어메모리쎌 어레이가 소정갯수의 상기 서브메모리쎌 어레이들 및 분할워드라인 드라이버들과 소정갯수의 센스앰프들을 포함하는 구성된 복수개의 단위 스페어 매트와, 소정의 어드레스신호들에 응답하여 상기 단위 스페어매트에 포함된 상기 분할워드라인 드라이버 블럭들을 제어하는 수단을 구비함을 특징으로 하는 반도체 메모리장치.
2. 제 1항에 있어서, 상기 센스앰프가 상기 어드레스신호들에 적어도 응답함을 특징으로 하는 반도체메모리 장치.
3. 제 1항에 있어서, 상기 단위스페어매트가 비트라인쌍을 등화하기 위한 등화회로를 포함하며, 상기 등화회로가 상기 어드레스신호들에 적어도 응답함을 특징으로 하는 반도체 메모리장치.
4. 제 1항에 있어서, 상기 어드레스신호들이 상기 노멀메모리쎌 어레이에서의 결함비트에 관련된 어드레스신호들임을 특징으로 하는 반도체 메모리 장치.
5. 제 3항에 있어서, 상기 수단이 적어도 하나 이상의 워드라인 구동신호를 입려고함을 특징으로 하는 반도체 메모리장치.