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KR0140485B1 - 반도체소자의 미세패턴 제조방법 - Google Patents

반도체소자의 미세패턴 제조방법

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KR0140485B1
KR0140485B1 KR1019940037486A KR19940037486A KR0140485B1 KR 0140485 B1 KR0140485 B1 KR 0140485B1 KR 1019940037486 A KR1019940037486 A KR 1019940037486A KR 19940037486 A KR19940037486 A KR 19940037486A KR 0140485 B1 KR0140485 B1 KR 0140485B1
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김근태
이승우
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김주용
현대전자산업주식회사
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Abstract

본 발명은 반도체소자의 미세패턴 제조방법에 관한 것으로서, 피식각층상에 산화막 패턴을 형성하고, 상기 산화막 패턴의 측벽에 산화막 스페이서를 형성한 후, 상기 산화막 스페이서 사이의 노출되어 있는 피식각층상에 질화막 패턴을 형성함, 상기 산화막 패턴과 스페이서를 제거하며, 상기 질하막 패턴을 마스크로 피식각층을 제거하여 미세패턴을 형성하였으므로, 산화막 패턴의 높이에 따른 스페이서의 폭을 조절하여 감광막패턴의 분해능 한계치 이하의 미세패턴을 용이하게 형성하며 공정여유도가 증가되고 소자의 고집적화에 유리하며 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있다.

Description

반도체소자의 미세패턴 제조방법
제1a도 내지 제1f도는 본 발명에 따른 반도체소자의 미세패턴 제조공정도.
*도면의 주요부분에 대한 부호의 설명
1:반도체기판2:소자분리 산화막
3:다결정실리콘층4:산화막
5:감광막패턴6:스페이서
7:질화막
본 발명은 반도체소자의 미세패턴 제조방법에 관한 것으로서, 특히 피식각층상에 산화막 패턴을 형성하고, 상기 산화막 패턴의 측벽에 산화막 스페이서를 형성한 후, 상기 산하막 스페이서들 사이의 노출되어 잇는 피식각층상에 질화막 패턴을 형성하고, 상기 산화막 패턴과 스페이서를 제거하며, 상기 질화막 패턴을 마스크로 사익 피식각층을 식각하여 미세패턴을 형성하여 소자의 고집적화에 유리하고 공정수율을 향상시킬 수 있는 반도체소자의 미세패턴 제조방법에 관한 것이다.
최근 반도체 소자의 고집적화 추세는 미세 패턴 형성기술의 발전에 많은 영향을 받고 있다. 특히 사진 공정에 의해 형성되는 감광막 패턴은 반도체 소자의 제조 공정중에서 식각 또는 이온 주입 공정 등의 마스크로 매우 폭넓게 사용되고 있다.
종래 반도체소자의 미세패턴 제조방법을 살펴보면 다음과 같다.
먼저, 미세패턴이 되는 피식각 도전층이 형성되어 있는 반도체 웨이퍼상에 감광제와 및 수지(resin) 등이 용제인 솔밴트에 일정 비율로 용해되어 있는 감광액을 균일하게 도포하고, 상기 감광막을 선택적으로 노광한 후, 상기 감광막을 알카리성 현상액으로 처리하여 감광막패턴을 형성하고, 상기 감광막패턴을 마스크로 도전층을 식각하여 미세패턴을 형성한다.
상기와 같은 종래 도전배선 미세패턴은 배선의 폭 및 배선간 간격 즉 라인/스페이스가 상기 감광막패턴의 분해능에 좌우된다.
따라서 감광막패턴의 미세 패턴화, 공정 진행의 안정성, 공정 완료 후의 깨끗한 제거 그리고 잘못 형성된 감광막 패턴을 제거하고 다시 형성하는 재작업의 용이성 등이 필요하게 되었다.
일반적인 감광막패턴 형성 기술은 노광 장치의 정밀도, 광의 파장 등과 같은 많은 제약 요인에 의해 어느 정도 이하, 즉 분해능 이하의 미세 패턴을 형성할 수 없다.
예를 들어, 광파장이 각각 436, 365 및 248nm인 G-라인, i-라인 및 엑시머 레이저를 광원으로 사용하는 축소노광장치의 공정분해능으로는 약 0.7㎛, 0.5㎛, 0.3㎛ 정도 크기의 패턴을 형성하는 것이 한계이다.
종래 일반적인 감광막패턴 제조 공정을 살펴보면 다음과 같다.
먼저, 감광제 및 수지(resin) 등이 용제인 솔밴트에 일정 비율로 용해되어 있는 감광액을 패턴을 형성하고자 하는 기판상에 균일한 두께로 도포하여 감광막을 형성한 후, 축소노광장치로 노광 마스크를 통하여 빛을 선택적으로 조사하여 패턴으로 예정된 부분을 중합시킨다. 그후, 상기 노광 공정을 진행한 웨이퍼를 열처리 장치에서 80∼120℃의 온도로 60∼120초간 열처리 공정을 실시한다. 그 다음 티.엠.에이.에이치(tetra methylammonium hydroxide)를 주원료로 하는 약알카리성 현상액을 사용하여 상기 감광막의 노광/비노광 영역들을 선택적으로 제거하고, 상기 웨이퍼를 이온수로 세척하고, 건조시켜 감광막패턴을 형성한다.
그러나 상기와 같은 종래의 감광막패턴은 미세화에 한계가 있어 소자의 고집적화 및 공정 여유도 증가각 어느정도 이상으로 어려운 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 산화막 패터노가 그 측벽에 형성되어 있는 스페이서들에 의해 정의되는 미세패턴으로 예정되어 있는 부분상에 질화막 패턴을 형성하여 이를 마스크로 피식각층을 식각하여 미세패턴을 형성하고, 소자의 고집적화에 유리하고 공정여유도가 증가되어 공정수율을 향상시킬 수 있는 반도체소자의 미세패턴 제조방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자의 미세패턴 제조방법의 특징은, 예정된 구조의 반도체기판상에 피식각층을 형성하는 공정과, 상기 피식각층상에 예정된 두게의 산화막 패턴들을 형성하는 공정과, 상기 산화막 패턴의 측벽에 산화막 스페이서를 형성하여 상기 피식각층에서 패턴으로 예정되어 있는 부분을 노출시키는 공정과, 상기 산화막과 스페이서에 의해 노출되어 있는 피식각층상에 질화막 패턴을 형성하는 공정과, 상기 산화막 패턴과 스페이서를 제거하는 공정과, 상기 질화막 패턴을 마스크로 노출되어 있는 피식각층을 제거하여 피식각층 패턴을 형성하는 공정을 구비함에 있다.
이하, 본 발명에 따른 반도체소자의 미세패턴 제조방법에 관하여 첨부도면을 참조하여 상세히 설명한다.
제1a도 내지 제1f도는 본 발명에 따른 반도체소자의 미세패턴 제조공정도이다.
먼저, 소자분리 산화막(2) 등과 같은 예정된 구조의 반도체기판(1)의 전표면에 패턴을 형성하고자 하는 피식각층, 예를 들어 다결정실리콘층(3)을 형성한 후, 상기 다결정실리콘층(3)상에 에정된 높이의 산화막(4) 패턴을 통상의 전면 도포 및 사진 식각 공정으로 형성한다. 이때 상기 산화막(4) 패턴의 높이는 형성하고자 하는 미세패턴의 선폭에 따라 선폭이 작을수록 높게 형성한다(제1a도 참조).
그 다음 상기 산화막(4) 패턴의 측벽에 산화막으로 된 스페이서(5)를 형성한다. 상기 산화막 스페이서(5)는 상기 산화막(4) 패턴의 높이에 따라 폭을 조절하여 노출되는 다결정실리콘층(3)의 폭을 결정한다(제1b도 참조).
그후, 상기 구조의 전표면에 화학기상증착(chemical vapor deposition; 이하 CVD라 칭함) 방법으로 충분한 두께의 질화막(6)을 형성하여 평탄화한다(제1c도 참조).
그다음 상기 구조의 상부를 폴리싱 또는 전면 식각하여 상기 질화막(6)은 물론 산화막(4) 패턴과 스페이서(5)의 상측을 예정된 깊이로 제거하여 평탄화한다. 이때 상기 질화막(6)과 산화막(4) 패턴 및 산화막 스페이서(5)간의 식각 선택비차를 적당하게 조절하여 상기 질화막(6) 패턴이 다결정실리콘층(3)에서 패턴으로 예정된 부분의 상측에만 위치하게 한다(제2d도 참조).
그후, 상기 산화막(4) 패턴과 스페이서(5)를 제거하여 상기 다결정실리콘층(3)에서 패턴으로 예정되지 않은 부분을 노출시킨다(제2e도 참조).
그 다음 상기 질화막(6) 패턴에 의해 노출되어 있는 다결정실리콘층(3)을 제거하여 다결정실리콘층(3) 패턴을 형성하고, 상기 질화막(6) 패턴을 제거하여 미세 패턴을 완성한다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 미세패턴 제조방법은 피식각층상에 산화막 패턴을 형성하고, 상기 산화막 패턴의 측벽에 산화막 스페이서를형성한 후, 상기 산화막 스페이서 사이의 노출되어 있는 피식각층상에 질화막 패턴을 형성하며, 상기 산화막 패턴과 스페이서를 제거하며, 상기 질화막 패턴을 마스크로 피식각층을 제거하여 미세패턴을 형성하였으므로, 산화막 패턴의 높이에 따른 스페이서와의 폭을 조절하여 감광막패턴의 분해능 한계치 이하의 미세패턴을 용이하게 형성하며 공정여유도가 증가되고 소자의 고집적화에 유리하여 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 이점이 있다.

Claims (3)

  1. 예정된 구조의 반도체기판상에 피식각층을 형성하는공정과, 상기 피식각층상에 예정된 두께의 산화막 패턴들을 형성하는 공정과, 상기 산화막 패턴의 측벽에 산화막 스페이서를 형성하여 상기 피식각층에서 패턴으로 예정되어 있는 부분을 노출시키는 공정과, 상기 산화막과 스페이서에 의해 노출되어 있는 피식각층상에 질화막 패턴을 형성하는 공정과, 상기 산화막 패턴과 스페이서를 제거하는 공정과, 상기 질화막 패턴을 마스크로 노출되어 있는 피식각층을 제거하여 피식각층 패턴을 형성하는 공정을 구비하는 반도체소자의 미세패턴 제조방법.
  2. 제1항에 있어서, 상기 피식각층이 다결정실리콘층이나 금속층인 것을 특징으로 하는 반도체소자의 미세패턴 제조방법.
  3. 제1항에 있어서, 상기 질화막 패턴 형성 공정을 폴리싱이나 전ㅂ면 식각방법으로 실시하는 것을 특징으로 하는 반도체소자의 미세패턴 제조방법.
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* Cited by examiner, † Cited by third party
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KR100861172B1 (ko) * 2006-09-12 2008-09-30 주식회사 하이닉스반도체 반도체 소자의 미세패턴 형성방법
US7575995B2 (en) 2004-12-29 2009-08-18 Dongbu Electronics Co., Ltd. Method of forming fine metal pattern and method of forming metal line using the same
US7790357B2 (en) 2006-09-12 2010-09-07 Hynix Semiconductor Inc. Method of forming fine pattern of semiconductor device
KR101002928B1 (ko) * 2003-11-29 2010-12-27 주식회사 하이닉스반도체 반도체 소자의 미세 라인 형성방법
US9324832B1 (en) 2014-11-17 2016-04-26 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor devices using masks having varying widths

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101002928B1 (ko) * 2003-11-29 2010-12-27 주식회사 하이닉스반도체 반도체 소자의 미세 라인 형성방법
US7575995B2 (en) 2004-12-29 2009-08-18 Dongbu Electronics Co., Ltd. Method of forming fine metal pattern and method of forming metal line using the same
KR100861172B1 (ko) * 2006-09-12 2008-09-30 주식회사 하이닉스반도체 반도체 소자의 미세패턴 형성방법
US7790357B2 (en) 2006-09-12 2010-09-07 Hynix Semiconductor Inc. Method of forming fine pattern of semiconductor device
US9324832B1 (en) 2014-11-17 2016-04-26 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor devices using masks having varying widths

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