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JPWO2021038787A1 - 炭化珪素半導体装置、電力変換装置および炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体装置、電力変換装置および炭化珪素半導体装置の製造方法 Download PDF

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Abstract

炭化珪素の半導体基板（１０）と、半導体基板（１０）上に形成されたドリフト層（２０）と、ドリフト層（２０）表層部に形成されたウェル領域（３０）と、ウェル領域（３０）に挟まれた第１導電型のＪＦＥＴ領域（２１）と、ウェル領域（３０）内に形成された第１導電型のソース領域（４０）とウェルコンタクト領域（３５）と、ソース領域（４０）とウェルコンタクト領域（３５）とに接するソースコンタクト（７０）と、ＪＦＥＴ領域（２１）上に形成された第２導電型エピタキシャル層（８０）と、第２導電型エピタキシャル層（８０）と表面が同じ平面内にあり、ＪＥＴ領域（２１）およびウェル領域（３０）上に形成された第１導電型伝導領域（９０）と、第２導電型エピタキシャル層（８０）および第１導電型伝導領域（９０）上に形成されたゲート絶縁膜（５０）と、ゲート電極（６０）とを備えた炭化珪素半導体装置。

Description

本発明は、炭化珪素で構成される炭化珪素半導体装置およびその製造方法、電力変換装置に関するものである。
炭化珪素などのワイドバンドギャップ半導体材料は、シリコンに比べて絶縁破壊耐量が高いため、シリコン材料を用いた場合よりも半導体部の不純物濃度を高めても高電圧に耐えることができる。この半導体部の高不純物濃度化による低抵抗化によって、パワー半導体装置に適用した場合に、スイッチング動作時の損失を低減することができる。また、炭化珪素などのワイドバンドギャップ半導体材料は、シリコン材料と比べて熱伝導度が高く、機械的な強度の点でも優れているため、小型で低損失、かつ、高効率のパワー半導体装置を実現する材料として期待されている。
炭化珪素を用いたパワー半導体装置としては、例えば、金属−絶縁体−半導体接合の電界効果型トランジスタであるＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒ）などが広く用いられている。
従来のＭＯＳＦＥＴ炭化珪素半導体装置には、ｐ型のベース領域（ウェル領域）の表面上にｎ型のソース領域とｎ型ドリフト層とを繋ぐようにエピタキシャル成長されたｎ型の表面チャネル層が配置されているものがあった（例えば特許文献１）。
また、表面チャネル層のｎ型不純物濃度はドリフト層のｎ型不純物濃度よりも高く形成することが好適であることが知られていた（例えば非特許文献１）。
さらに、従来のＭＯＳＦＥＴ炭化珪素半導体装置には、ｐ型のウェル領域に挟まれたｎ型のＪＦＥＴ領域上部のゲート絶縁膜にかかる電界を低く抑えるために、ＪＦＥＴ領域中央部の表層部にイオン注入法によりｐ型の領域を形成するものが知られていた（例えば特許文献２）。
特開平１０−３０８５１０号公報 特開２０１１−０６０９３０号公報
しかしなから、非特許文献１のように表面チャネル層のｎ型不純物濃度をドリフト層のｎ型不純物濃度よりも高くすると、ＭＯＳＦＥＴがオフ状態にある場合に、ＪＦＥＴ領域上のゲート絶縁膜にかかる電界の増大を招く問題があった。
そこで、特許文献１のようなｎ型の表面チャネル層を有するＭＯＳＦＥＴのゲート絶縁膜下部のｎ型の表面チャネル層の領域に、特許文献２のようにイオン注入法でｐ型の領域を形成する方法が考えられるが、ｐ型の領域は、イオン注入法で形成されると、イオンの飛程距離が分布を持つため、ｐ型の領域が深く形成される場合などがあり、電流経路が狭窄され、そのためＭＯＳＦＥＴのオン抵抗が増大する場合があった。
本発明の炭化珪素半導体装置は、炭化珪素で構成される半導体基板と、半導体基板上に形成された第１導電型の炭化珪素半導体で構成されるドリフト層と、ドリフト層表層部に形成された単数または複数の第２導電型のウェル領域と、ウェル領域に挟まれた、ドリフト層の一部である、第１導電型のＪＦＥＴ領域と、ウェル領域内の表面側にドリフト層と離間して形成され、ドリフト層より第１導電型の不純物濃度が高い、第１導電型のソース領域と、ウェル領域内に形成され、ウェル領域より第２導電型不純物濃度が高いウェルコンタクト領域と、ソース領域とウェルコンタクト領域とに接するソースコンタクトと、ソースコンタクトと電気的に接続するソース電極と、ＪＦＥＴ領域上に形成された、第２導電型エピタキシャル層と、第２導電型エピタキシャル層と表面が同じ平面内にあり、ＪＥＴ領域およびウェル領域上に形成され、ソース領域より第１導電型の不純物濃度が低い、第１導電型伝導領域と、第２導電型エピタキシャル層および第１導電型伝導領域上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極とを備えたものである。
本発明の炭化珪素半導体装置の製造方法は、炭化珪素で構成される半導体基板上に第１導電型のドリフト層をエピタキシャル成長する工程と、ドリフト層表層部に第２導電型の単数または複数のウェル領域をイオン注入により形成する工程と、ウェル領域が形成されたドリフト層上に第２導電型エピタキシャル層をエピタキシャル成長する工程と、単数または複数のウェル領域に挟まれたドリフト層の領域である第１導電型のＪＦＥＴ領域上に形成された第２導電型エピタキシャル層を残して第２導電型エピタキシャル層に第１導電型不純物をイオン注入することにより、ＪＦＥＴ領域上およびウェル領域上に、第２導電型エピタキシャル層と表面が同じ平面内にある第１導電型伝導領域を形成する工程と、ウェル領域内の表面側にドリフト層より第１導電型の不純物濃度が高い第１導電型のソース領域をイオン注入により形成する工程と、ウェル領域内の表面側にウェル領域より第２導電型の不純物濃度が高い第２導電型のウェルコンタクト領域をイオン注入により形成する工程と、第２導電型エピタキシャル層および第１導電型伝導領域上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲート電極を形成する工程とを備えたものである。
本発明にかかる炭化珪素半導体装置および本発明にかかる炭化珪素半導体装置の製造方法によれば、オン抵抗の増大を抑制しつつ、ゲート絶縁膜に印加される電界を低下することができるので、低抵抗、低損失で高信頼性の炭化珪素半導体装置を提供することができる。
この発明の実施の形態１に係る炭化珪素半導体装置の断面模式図である。 この発明の実施の形態１に係る炭化珪素半導体装置の製造方法を説明する工程断面模式図である。 この発明の実施の形態１に係る炭化珪素半導体装置の深さ方向の不純物濃度分布図である。 この発明の実施の形態１に係る炭化珪素半導体装置の深さ方向の不純物濃度分布図である。 この発明の実施の形態１に係る炭化珪素半導体装置の第１導電型伝導領域のウェル領域からの張り出し距離とオン電圧の関係図である。 この発明の実施の形態１に係る炭化珪素半導体装置の第１導電型伝導領域のウェル領域からの張り出し距離とゲート絶縁膜電界強度の関係図である。 この発明の実施の形態１に係る炭化珪素半導体装置の第２導電型エピタキシャル層の膜厚とオン電圧の関係図である。 この発明の実施の形態２に係る炭化珪素半導体装置の断面模式図である。 この発明の実施の形態２に係る炭化珪素半導体装置の製造方法を説明する工程断面模式図である。 この発明の実施の形態２に係る別の炭化珪素半導体装置の断面模式図である。 この発明の実施の形態２に係る別の炭化珪素半導体装置の製造方法を説明する工程断面模式図である。 この発明の実施の形態３に係る炭化珪素半導体装置の断面模式図である。 この発明の実施の形態３に係る炭化珪素半導体装置の製造方法を説明する工程断面模式図である。 この発明の実施の形態４に係る別の炭化珪素半導体装置の断面模式図である。 この発明の実施の形態４に係る別の炭化珪素半導体装置の製造方法を説明する工程断面模式図である。 この発明の実施の形態４に係る炭化珪素半導体装置の断面模式図である。 この発明の実施の形態４に係る炭化珪素半導体装置の製造方法を説明する工程断面模式図である。 この発明の実施の形態５に係る電力変換装置の構成を示す模式図である。
以下、添付の図面を参照しながら実施形態について説明する。なお、図面は模式的に示されるものであり、異なる図面にそれぞれ示されている画像のサイズ及び位置の相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得る。また、以下の説明では、同様の構成要素には同じ符号を付して図示し、それらの名称及び機能も同様のものとする。よって、それらについての詳細な説明を省略する場合がある。さらに、本発明において縦方向とは炭化珪素半導体装置の炭化珪素半導体基板の法線方向を指し、横方向とは、炭化珪素半導体基板の面方向を言う。また、表面側とは、炭化珪素半導体基板のドリフト層が形成される側で、裏面側とはその反対側を言う。
実施の形態１．
まず、本発明の実施の形態１にかかる炭化珪素半導体装置の構成を説明する。なお、本発明において第１導電型をｎ型、第２導電型をｐ型として説明する。
図１は、実施の形態１にかかる炭化珪素半導体装置である炭化珪素ＭＯＳＦＥＴ（ＳｉＣ−ＭＯＳＦＥＴ）のユニットセルの断面模式図である。本実施の形態の炭化珪素ＭＯＳＦＥＴは、ユニットセルの構造が図１の横方向に複数並んで形成される。
図１において、４Ｈのポリタイプを有しｎ型で低抵抗の炭化珪素で構成される炭化珪素半導体基板１０の第１の主面である表面上に、エピタキシャル成長された、ｎ型の炭化珪素で構成されるドリフト層２０が形成されている。炭化珪素半導体基板１０の第１の主面の面方位は、（０００１）面でｃ軸に対して４°傾斜されている面である。
ドリフト層２０の表層部には、ｐ型の炭化珪素で構成されるウェル領域３０が複数設けられている。ウェル領域３０は断面図の奥側でつながっていてもよく、単数であってもよい。ウェル領域３０のそれぞれの表層部には、ウェル領域３０の外周から所定の間隔だけ内部に入った表面側の位置に、ｎ型の炭化珪素で構成されるソース領域４０が形成されている。また、そのさらに内部には、ソース領域４０に接して、ｐ型で低抵抗のウェルコンタクト領域３５が形成されている。ウェルコンタクト領域３５は、ウェル領域３０と電気的に接続されている。
図１に示す１つのＭＯＳＦＥＴユニットセルにおいて、離間したウェル領域３０の間のドリフト層２０の領域をＪＦＥＴ領域２１と呼ぶ。ｎ型のＪＦＥＴ領域２１上には、ｐ型で炭化珪素で構成されている第２導電型エピタキシャル層８０が形成されている。また、ウェル領域３０上およびＪＦＥＴ領域２１のウェル領域３０に近い方の上には、ｎ型で炭化珪素で構成される第１導電型伝導領域９０が形成されている。
ここで、ウェル領域３０とソース領域４０の表面は、第１導電型伝導領域９０の下部において、同一平面になるように形成されている。また、第２導電型エピタキシャル層８０と第１導電型伝導領域９０との表面は、同一平面になるように形成されている。
第２導電型エピタキシャル層８０と第１導電型伝導領域９０との表面には、酸化物絶縁体で構成されるゲート絶縁膜５０が形成されている。また、ゲート絶縁膜５０上で、第２導電型エピタキシャル層８０と第１導電型伝導領域９０とソース領域４０に対向する領域には、ゲート電極６０が形成されている。さらに、ゲート絶縁膜５０上およびゲート電極６０上には、酸化絶縁体で構成される層間絶縁膜５５が形成されている。ソース領域４０のうちゲート絶縁膜５０で覆われていない領域とウェルコンタクト領域３５の表面上には、Ｎｉシリサイドからなるソースコンタクト７０が形成されており、ソースコンタクト７０と層間絶縁膜５５との上にはソース電極１００が形成されている。ソースコンタクト７０は、ソース電極１００とウェルコンタクト領域３５との接触抵抗およびソース電極１００とソース領域４０との接触抵抗を低減するために形成されている。
また、炭化珪素半導体基板１０の第１の主面と反対側の面である第２の主面（裏面）側には、裏面コンタクト７１およびドレイン電極１０１が炭化珪素半導体基板１０側から順に形成されている。
次に、図２を用いて本実施の形態の炭化珪素半導体装置であるＳｉＣ−ＭＯＳＦＥＴの製造方法について説明する。図２は、本実施の形態の炭化珪素半導体装置であるＳｉＣ−ＭＯＳＦＥＴの製造方法を示す工程断面模式図である。
まず、図２（ａ）に示すように、第１主面の面方位がオフ角を有する（０００１）面であり、４Ｈのポリタイプを有する、ｎ型不純物である窒素（Ｎ）がドープされたｎ型で低抵抗の炭化珪素半導体基板１０の上に、化学気相堆積法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ法）により、１×１０１５ｃｍ−３以上１×１０１７ｃｍ−３以下の不純物濃度のｎ型不純物である窒素がドープされた、５μｍ以上５０μｍ以下の厚さの炭化珪素からなるドリフト層２０をエピタキシャル成長させる。
つづいて、図２（ｂ）に示すように、イオン注入法により、ウェル領域３０とソース領域４０とを形成する。
具体的には、ドリフト層２０の表面の所定の領域にフォトレジスト等により注入マスクを形成し、ｐ型不純物であるアルミニウム（Ａｌ）をイオン注入する。このとき、Ａｌのイオン注入の深さはドリフト層２０の厚さを超えない０．５〜３μｍとする。また、イオン注入されたＡｌの不純物濃度は、１×１０１７ｃｍ−３以上１×１０１９ｃｍ−３以下の範囲でありドリフト層２０のｎ型不純物濃度より高い濃度とする。その後、注入マスクを除去する。本工程によりＡｌがイオン注入された領域がウェル領域３０となる。
次に、ドリフト層２０の表面のウェル領域３０の内側の所定の箇所が開口するようにフォトレジスト等により注入マスクを形成し、ｎ型の不純物である窒素（Ｎ）をイオン注入する。Ｎのイオン注入深さはウェル領域３０の厚さより浅いものとする。また、イオン注入したＮの不純物濃度は、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下の範囲であり、ウェル領域３０のｐ型の不純物濃度を超えるものとする。本工程でＮが注入された領域のうちｎ型を示す領域がソース領域４０となる。
つづいて、図２（ｃ−１）に示すように、表層部にウェル領域３０およびソース領域４０が形成されたドリフト層２０の表面上に、ＣＶＤ法により、第２導電型エピタキシャル層８０となるｐ型のエピタキシャル層をエピタキシャル成長させる。ｐ型のエピタキシャル層は、ｐ型不純物であるＡｌがドープされ、その不純物濃度は、例えば１×１０１４ｃｍ−３以上１×１０１７ｃｍ−３以下である。ｐ型のエピタキシャル層の厚さは、例えば１０ｎｍ以上５００ｎｍ以下である。次に、ｐ型のエピタキシャル層の表面にフォトレジスト等により注入マスクを形成し、ｐ型不純物であるＡｌをイオン注入する。このとき、Ａｌのイオン注入の深さはウェル領域３０より浅くする。また、イオン注入されたＡｌの不純物濃度は、ウェル領域３０のｐ型不純物濃度より高いものとする。その後、注入マスクを除去する。本工程によりＡｌイオン注入された領域がウェルコンタクト領域３５となる。
ここで、図２（ｃ−１）で説明した工程のところで、図２（ｃ−２）に示すように、ウェルコンタクト領域３５の形成を先に行ない、その後で、第２導電型エピタキシャル層８０を形成してもよい。
つづいて、図２（ｄ−１）または図２（ｄ−２）に示すように、ｐ型のエピタキシャル層の表面にフォトレジスト等により注入マスクを形成し、ｎ型の不純物である窒素（Ｎ）をイオン注入することにより、第１導電型伝導領域９０を形成する。ｐ型のエピタキシャル層でｎ型のイオン注入がされないで第１導電型伝導領域９０にならなかった領域が第２導電型エピタキシャル層８０となる。イオン注入するｎ型不純物の濃度は、例えば１×１０１５ｃｍ−３以上１×１０１８ｃｍ−３以下であって、ウェル領域３０のｐ型不純物濃度より低く、かつ、ソース領域４０のｎ型不純物濃度より低いものとする。ｎ型の不純物をイオン注入した後で、注入マスクを除去する。
次に、熱処理装置によって、アルゴン（Ａｒ）ガス等の不活性ガス雰囲気中で、１３００℃以上１９００℃以下の温度で、３０秒以上１時間以下のアニールを行なう。このアニールにより、イオン注入された不純物を電気的に活性化させる。
このアニールは、ｐ型のエピタキシャル層のエピタキシャル成長工程の前に追加して行なってもよい。ｐ型のエピタキシャル層のエピタキシャル成長の前に注入されたイオンを活性化するアニールを行なうことにより、ｐ型のエピタキシャル層中の欠陥を低減することができる。
つづいて、図２（ｅ）に示すように、第２導電型エピタキシャル層８０の表面および第１導電型伝導領域９０の表面を熱酸化して、所望の厚さの例えば酸化珪素からなるゲート絶縁膜５０を形成する。次に、ゲート絶縁膜５０上に導電性の多結晶珪素膜を減圧ＣＶＤ法により形成し、これをパターニングすることによりゲート電極６０を形成する。
つづいて、例えば酸化珪素からなる層間絶縁膜５５を減圧ＣＶＤ法により形成する。次に、層間絶縁膜５５とゲート絶縁膜５０を貫き、ウェルコンタクト領域３５とソース領域４０とに到達するコンタクトホールを形成する。
つづいて、スパッタ法などによりニッケル（Ｎｉ）を主成分とする金属膜を形成し、６００℃以上１１００℃以下の温度で熱処理を行い、Ｎｉを主成分とする金属膜と炭化珪素層とを反応させて炭化珪素層と金属膜との間にシリサイドを形成する。次に、層間絶縁膜５５上に残留したシリサイド以外の金属膜をウェットエッチングにより除去する。この処理により、ソースコンタクト７０が形成される。
次に、炭化珪素半導体基板１０の第２の主面である裏面に、Ｎｉを主成分とする金属膜を形成し、熱処理することにより、炭化珪素半導体基板１０の裏面に裏面コンタクト７１を形成する。その後、炭化珪素半導体基板１０の表面側にスパッタ法または蒸着法によりＡｌ等の金属配線を形成し、フォトリソグラフィー技術により所定の形状に加工することで、ソースコンタクト７０に接触するソース電極１００と、ゲート電極６０に接触するゲートパッドおよびゲート配線を形成する。さらに、炭化珪素半導体基板１０の裏面の裏面コンタクト７１の表面上に金属膜を形成することによりドレイン電極１０１を形成し、図１に断面模式図を示す炭化珪素半導体装置が完成する。
次に、本実施の形態の炭化珪素半導体装置であるＳｉＣ−ＭＯＳＦＥＴの特徴部分の構成および各パラメータが電気特性に及ぼす影響について、説明する。
図３は、図１の断面Ａ−Ａ’における第１導電型伝導領域９０の表面からＪＦＥＴ領域２１に向けての深さ方向のＮ（窒素）の濃度分布、および、断面Ｂ−Ｂ’における第２導電型エピタキシャル層８０の表面からＪＦＥＴ領域２１に向けての深さ方向のＮ（窒素）濃度分布を示すものである。また、図４は、図１の断面Ａ−Ａ’における第１導電型伝導領域９０の表面からＪＦＥＴ領域２１に向けての深さ方向のＡｌ濃度分布、および、断面Ｂ−Ｂ’における第２導電型エピタキシャル層８０の表面からＪＦＥＴ領域２１に向けての深さ方向のＡｌ濃度分布を示すものである。図３と図４とにおいて、横軸は、第１導電型伝導領域９０または第２導電型エピタキシャル層８０の表面からの深さであり、縦軸は、Ｎ濃度またはＡｌ濃度である。
図３および図４においては、第２導電型エピタキシャル層８０の厚みが５０ｎｍ、ｐ型不純物濃度が１×１０１６ｃｍ−３である場合を示しており、それぞれ、深さが５０ｎｍ以上の領域が、ＪＦＥＴ領域２１に当たる。
図３からわかるように、ＪＦＥＴ領域２１においては、Ｂ−Ｂ´の位置でＡ−Ａ´の位置に比べてＮ濃度が高くなっている。すなわち、ＪＦＥＴ領域２１のうち、第１導電型伝導領域９０直下の領域のＮ濃度が第２導電型エピタキシャル層８０直下の領域のＮ濃度よりも高くなっている。また、第１導電型伝導領域９０内で深さ方向にＮ濃度が不均一になっている。
さらに、図３と図４とからわかるように、第１導電型伝導領域９０は、ＮおよびＡｌを含み、Ｎ濃度がＡｌ濃度より高くなっている。
また、図５は、第１導電型伝導領域９０のウェル領域３０からＪＦＥＴ領域２１側への張り出し距離を変えた場合のＭＯＳＦＥＴのオン電圧の変化をシミュレーションした計算結果である。図４では、第２導電型エピタキシャル層８０の厚みが５０ｎｍとし、ｐ型不純物濃度が１×１０１５ｃｍ−３である場合を○印で、ｐ型不純物濃度が１×１０１６ｃｍ−３である場合を□印で、ｐ型不純物濃度が１×１０１７ｃｍ−３である場合を△印でそれぞれ示す。
図５からわかるように、第２導電型エピタキシャル層８０のｐ型不純物濃度が１×１０１７ｃｍ−３である場合には、ｐ型不純物濃度が１×１０１５ｃｍ−３および１×１０１６ｃｍ−３である場合と比較して、張り出し距離に対するオン電圧の変化が大きい。オン電圧の変動は小さい方が望ましいので、第２導電型エピタキシャル層８０のｐ型不純物濃度が１×１０１７ｃｍ−３未満であることが望ましい。
図６は、第１導電型伝導領域９０のウェル領域３０からＪＦＥＴ領域２１側への張り出し距離を変えた場合のＭＯＳＦＥＴの最大ゲート絶縁膜電界の変化をシミュレーションした計算結果である。図６では、第２導電型エピタキシャル層８０の厚みが５０ｎｍとし、ｐ型不純物濃度が１×１０１５ｃｍ−３である場合を○印で、ｐ型不純物濃度が１×１０１６ｃｍ−３である場合を□印で、ｐ型不純物濃度が１×１０１７ｃｍ−３である場合を△印でそれぞれ示す。
図６からわかるように、張り出し距離が０．４μｍ以上の領域では、張り出し距離に対するゲート絶縁膜電界の依存性が大きくなり、かつ、ゲート絶縁膜電界が増加している。
張り出し距離が０．４μｍ以上になると、ゲート絶縁膜の最大電界が増大し、素子の信頼性が低下する可能性があるので、第１導電型伝導領域９０のウェル領域３０からＪＦＥＴ領域２１側への張り出し距離は、０．４μｍ未満で形成されることが望ましい。
図７は、第２導電型エピタキシャル層８０の膜厚を変えた場合のＭＯＳＦＥＴのオン電圧の変化をシミュレーションした計算結果である。図７では、第１導電型伝導領域９０のウェル領域３０からＪＦＥＴ領域２１側への張り出し距離が０．２μｍとし、ｐ型不純物濃度が１×１０１５ｃｍ−３である場合を示す。
図７からわかるように、第２導電型エピタキシャル層８０の膜厚が１００ｎｍより大きい場合では、ＭＯＳＦＥＴのオン電圧が増大し、また、第２導電型エピタキシャル層８０の膜厚に対するオン電圧の膜厚依存性が大きくなる。したがって、第２導電型エピタキシャル層８０の膜厚は、１００ｎｍ以下で形成されることが望ましい。
本実施の形態の炭化珪素半導体装置によれば、これまで説明してきたように、ウェル領域３０の上部に第１導電型伝導領域９０が形成されているために、チャネル抵抗が低減されている。また、ＪＦＥＴ領域上に第２導電型エピタキシャル層８０が形成されているために、オフ状態のゲート絶縁膜に印加される電界強度が低減され、炭化珪素半導体装置の信頼性を高められている。さらに、第２導電型エピタキシャル層８０の下部のＪＦＥＴ領域２１にｐ型不純物が広がることが抑制されているので、ＭＯＳＦＥＴのオン電流が流れる領域であるｎ型のＪＦＥＴ領域２１の幅が狭窄されたり、ＪＦＥＴ領域２１の実効不純物濃度、すなわち、キャリア濃度が低下したりすることが抑制され、ＭＯＳＦＥＴのオン電流が低下することが防止される。
また、本実施の形態の炭化珪素半導体装置であるＳｉＣ−ＭＯＳＦＥＴの製造方法によれば、ｐ型のエピタキシャル層を形成する前にウェル領域３０とソース領域４０とを形成しているために、ｐ型のエピタキシャル層の形成によるフォトリソグラフィー時のパターンの合わせ精度の低下の影響を受けること無く、ウェル領域３０とソース領域４０とを形成できる。そのため、ウェル領域３０のパターンとソース領域４０のパターンによって決まるＭＯＳＦＥＴのチャネル長の製造ばらつきが小さくなり、そのために、よりチャネル長を小さく、すなわち、より低抵抗にすることができる。
なお、本実施の形態の炭化珪素半導体装置であるＳｉＣ−ＭＯＳＦＥＴを製造するにあたり、先に説明したように、炭化珪素半導体基板１０の第２の主面である裏面側の裏面コンタクト７１を形成してから、第１の主面である表面側のソース電極１００などを形成するのでは無く、第１の主面である表面側のソース電極１００などを形成してから、第２の主面である裏面側にＮｉを主成分とする金属膜を形成し、裏面のみを例えばレーザーなどで選択的に熱処理することにより、炭化珪素半導体基板１０の裏面に裏面コンタクト７１を形成してもよい。
また、ＪＦＥＴ領域２１は、ドリフト層２０の一部であり、ドリフト層２０と同じ不純物濃度であるとこれまで説明してきたが、ＪＦＥＴ領域２１は、ドリフト層２０より高濃度でもよい。このとき、ＪＦＥＴ領域２１全体が高濃度であってもよいし、ＪＦＥＴ領域２１の表層部のみが高濃度であってもよい。また、高濃度のＪＦＥＴ領域２１は、Ｎなどのｎ型不純物をイオン注入することによって形成すればよい。
高濃度化されたＪＦＥＴ領域２１のｎ型不純物濃度は、ウェル領域３０のｐ型不純物濃度より低い、５×１０１５ｃｍ−３以上、１×１０１８ｃｍ−３以下であればよい。高濃度化されたＪＦＥＴ領域２１のｎ型不純物濃度をウェル領域３０のｐ型不純物濃度より低くすることにより、両領域間に形成されるｐｎ接合から逆バイアス時に延びる空乏層が、よりＪＦＥＴ領域２１側に延びるようにできる。
実施の形態２．
本実施の形態の炭化珪素半導体装置であるＳｉＣ−ＭＯＳＦＥＴは、実施の形態１のＳｉＣ−ＭＯＳＦＥＴのソース領域４０の表面と第１導電型伝導領域９０の表面とが同一平面上に形成されている点が異なる。その他の点については、実施の形態１と同様であるので、詳しい説明は省略する。
図８は、実施の形態２にかかる炭化珪素半導体装置であるＳｉＣ−ＭＯＳＦＥＴのユニットセルの断面模式図である。本実施の形態の炭化珪素ＭＯＳＦＥＴは、ユニットセルの構造が図８の横方向に複数並んで形成される。
図８においては、実施の形態１の図１と比較して、第１導電型伝導領域９０の表面にまでソース領域４０が形成されている点が異なる。本実施の形態の炭化珪素半導体装置であるＳｉＣ−ＭＯＳＦＥＴにおいては、第１導電型伝導領域９０、第２導電型エピタキシャル層８０、および、ソース領域４０の表面が、同一平面上に形成されている。
次に、本実施の形態の炭化珪素半導体装置である図８の断面構造のＳｉＣ−ＭＯＳＦＥＴの製造方法を、図９を用いて説明する。
まず、図９（ａ）に示すように、炭化珪素半導体基板１０の上にドリフト層２０をエピタキシャル成長させる。
つづいて、図９（ｂ）に示すように、イオン注入法により、ウェル領域３０とウェルコンタクト領域３５とを形成する。
表層部にウェル領域３０およびウェルコンタクト領域３５が形成されたドリフト層２０の表面上に、第２導電型エピタキシャル層８０となるｐ型のエピタキシャル層をエピタキシャル成長させる。つづいて、ｐ型のエピタキシャル層の表面にフォトレジスト等により注入マスクを形成し、ｎ型の不純物である窒素（Ｎ）をイオン注入する。本工程でＮが注入された領域のうちｎ型を示す領域がソース領域４０となる。
次に、図９（ｄ）に示すように、ｐ型のエピタキシャル層の表面に別の注入マスクを形成し、ｎ型の不純物である窒素（Ｎ）をイオン注入し、第１導電型伝導領域９０を形成する。
つづいて、実施の形態１と同様に不活性ガス雰囲気中でイオン注入された不純物を電気的に活性化させるアニールを行なう。
次に、図９（ｅ）に示すように、第２導電型エピタキシャル層８０の表面および第１導電型伝導領域９０の表面を熱酸化してゲート絶縁膜５０を形成し、その上にゲート電極６０を形成する。ゲート電極６０の上に層間絶縁膜５５を形成する。
つづいて、層間絶縁膜５５とゲート絶縁膜５０を貫き、ウェルコンタクト領域３５とソース領域４０とに到達するコンタクトホールを形成、ソースコンタクト７０とソース電極１００とを形成し、また、裏面に裏面コンタクト７１とドレイン電極１０１とを形成し、図８に断面模式図を示す炭化珪素半導体装置が完成する。
本実施の形態の炭化珪素半導体装置においても、ウェル領域３０の上部に第１導電型伝導領域９０が形成されているために、チャネル抵抗が低減されている。また、ＪＦＥＴ領域上に第２導電型エピタキシャル層８０が形成されているために、オフ状態のゲート絶縁膜に印加される電界強度が低減され、炭化珪素半導体装置の信頼性を高められている。さらに、第２導電型エピタキシャル層８０の下部のＪＦＥＴ領域２１にｐ型不純物が広がることが抑制されているので、ＭＯＳＦＥＴのオン電流が流れる領域であるｎ型のＪＦＥＴ領域２１の幅が狭窄されたり、ＪＦＥＴ領域２１の実効不純物濃度、すなわち、キャリア濃度が低下したりすることが抑制され、ＭＯＳＦＥＴのオン電流が低下することが防止される。
なお、本実施の形態の炭化珪素半導体装置では、図１０にその断面模式図を示すように、ソースコンタクト７０が、側面でソース領域４０または第１導電型伝導領域９０と接する構造であってもよい。図１０に断面模式図を示す構造においても、ソース領域４０の表面と第１導電型伝導領域９０の表面とが同一平面上に形成されている。
図１０にその断面構造を示す炭化珪素半導体装置は、図１１にその製造方法を示すように、ソース領域４０のイオン注入工程の順序をｐ型のエピタキシャル層のエピタキシャル成長工程と入れ替え、ウェルコンタクト領域３５のイオン注入工程の順序をｐ型エピタキシャル層のエピタキシャル成長工程と入れ替えることによって製造できる。
本実施の形態の炭化珪素半導体装置によれば、ｐ型のエピタキシャル層を形成した後にソース領域４０をイオン注入により形成するので、ソース領域４０の表面と第１導電型伝導領域９０の表面とを同一平面内に形成している。そのため、ｐ型のエピタキシャル層を形成する前にソース領域４０をイオン注入法で形成する場合と比較して、ドリフト層２０の表面のイオン注入ダメージが少ない状態で第２導電型エピタキシャル層８０のエピタキシャル成長を行なうことができる。したがって、第２導電型エピタキシャル層８０中の欠陥を低減することができ、炭化珪素半導体装置の信頼性をより高くすることができる。
実施の形態３．
本実施の形態の炭化珪素半導体装置であるＳｉＣ−ＭＯＳＦＥＴは、実施の形態１のＳｉＣ−ＭＯＳＦＥＴのウェル領域３０の表面とウェルコンタクト領域３５の表面とがゲート絶縁膜５０の直下において同一平面上に形成されている点が異なる。その他の点については、実施の形態１と同様であるので、詳しい説明は省略する。
図１２は、実施の形態２にかかる炭化珪素半導体装置であるＳｉＣ−ＭＯＳＦＥＴのユニットセルの断面模式図である。本実施の形態の炭化珪素ＭＯＳＦＥＴは、ユニットセルの構造が図１２の横方向に複数並んで形成される。
図１２においては、実施の形態１の図１と比較して、ゲート絶縁膜５０の直下において、ウェル領域３０の表面とウェルコンタクト領域３５の表面とが同一平面上に形成されている点が異なる。
次に、本実施の形態の炭化珪素半導体装置である図１２の断面構造のＳｉＣ−ＭＯＳＦＥＴの製造方法を、図１３を用いて説明する。
まず、図１３（ａ）に示すように、炭化珪素半導体基板１０の上にドリフト層２０をエピタキシャル成長させる。
つづいて、図１３（ｂ）に示すように、イオン注入法により、ウェル領域３０とウェルコンタクト領域３５とソース領域４０とを形成する。
次に、図１３（ｃ）に示すように、表層部にウェル領域３０、ウェルコンタクト領域３５、ソース領域４０が形成されたドリフト層２０の表面上に、第２導電型エピタキシャル層８０となるｐ型のエピタキシャル層をエピタキシャル成長させる。つづいて、図１３（ｄ）に示すように、ｐ型のエピタキシャル層の表面にフォトレジスト等により注入マスクを形成し、ｎ型の不純物である窒素（Ｎ）をイオン注入し、第１導電型伝導領域９０を形成する。つづいて、実施の形態１と同様に不活性ガス雰囲気中でイオン注入された不純物を電気的に活性化させるアニールを行なう。
次に、図１３（ｅ）に示すように、第２導電型エピタキシャル層８０の表面および第１導電型伝導領域９０の表面を熱酸化してゲート絶縁膜５０を形成し、その上にゲート電極６０を形成する。ゲート電極６０の上に層間絶縁膜５５を形成する。
つづいて、層間絶縁膜５５とゲート絶縁膜５０を貫き、ウェルコンタクト領域３５とソース領域４０とに到達するコンタクトホールを形成、ソースコンタクト７０とソース電極１００とを形成し、また、裏面に裏面コンタクト７１とドレイン電極１０１とを形成し、図８に断面模式図を示す炭化珪素半導体装置が完成する。
本実施の形態の炭化珪素半導体装置であるＳｉＣ−ＭＯＳＦＥＴの製造方法によれば、ｐ型のエピタキシャル層を形成する前にウェル領域３０とウェルコンタクト領域３５とを形成しているために、ｐ型のエピタキシャル層の形成によるフォトリソグラフィー時のパターンの合わせ精度の低下の影響を受けること無く、ウェル領域３０とウェルコンタクト領域３５とを形成できる。そのため、ウェル領域３０のウェルコンタクト領域３５のパターンの位置合わせ精度が良くなり、より小さな位置合わせマージンで製造できる。そのために、ユニットセルを小さくでき、ユニットセルの繰り返し長を短くでき、同面積当たりのトランジスタの密度を上げることができ、より低抵抗化できる。
実施の形態４．
本実施の形態の炭化珪素半導体装置であるＳｉＣ−ＭＯＳＦＥＴは、実施の形態１のＳｉＣ−ＭＯＳＦＥＴのウェルコンタクト領域３５の表面と第１導電型伝導領域９０の表面とがゲート絶縁膜５０の直下において同一平面上に形成されている点が異なる。その他の点については、実施の形態１と同様であるので、詳しい説明は省略する。
図１４は、実施の形態２にかかる炭化珪素半導体装置であるＳｉＣ−ＭＯＳＦＥＴのユニットセルの断面模式図である。本実施の形態の炭化珪素ＭＯＳＦＥＴは、ユニットセルの構造が図１４の横方向に複数並んで形成される。
図１４においては、実施の形態１の図１と比較して、ゲート絶縁膜５０の直下において、ウェルコンタクト領域３５の表面と第１導電型伝導領域９０の表面とが同一平面上に形成されている点が異なる。
次に、本実施の形態の炭化珪素半導体装置である図１４の断面構造のＳｉＣ−ＭＯＳＦＥＴの製造方法を、図１５を用いて説明する。
まず、図１５（ａ）に示すように、炭化珪素半導体基板１０の上にドリフト層２０をエピタキシャル成長させる。
つづいて、図１５（ｂ）に示すように、イオン注入法により、ウェル領域３０とソース領域４０とを形成する。
次に、図１５（ｃ）に示すように、表層部にウェル領域３０、ソース領域４０が形成されたドリフト層２０の表面上に、第２導電型エピタキシャル層８０となるｐ型のエピタキシャル層をエピタキシャル成長させる。つづいて、図１５（ｄ）に示すように、ｐ型のエピタキシャル層の表面にフォトレジスト等により注入マスクを形成し、ｎ型の不純物である窒素（Ｎ）をイオン注入し、第１導電型伝導領域９０を形成する。つづいて、図１５（ｅ）に示すように、第１導電型伝導領域９０の上からイオン注入することにより、ウェルコンタクト領域３５を形成する。次に、不活性ガス雰囲気中でイオン注入された不純物を電気的に活性化させるアニールを行なう。
つづいて、図１５（ｆ）に示すように、第２導電型エピタキシャル層８０の表面および第１導電型伝導領域９０の表面を熱酸化してゲート絶縁膜５０を形成し、その上にゲート電極６０を形成する。ゲート電極６０の上に層間絶縁膜５５を形成する。
次に、層間絶縁膜５５とゲート絶縁膜５０を貫き、ウェルコンタクト領域３５とソース領域４０とに到達するコンタクトホールを形成、ソースコンタクト７０とソース電極１００とを形成し、また、裏面に裏面コンタクト７１とドレイン電極１０１とを形成し、図８に断面模式図を示す炭化珪素半導体装置が完成する。
本実施の形態の炭化珪素半導体装置であるＳｉＣ−ＭＯＳＦＥＴの製造方法によれば、ｐ型のエピタキシャル層を形成した後にウェルコンタクト領域３５を形成している。そのため、ｐ型のエピタキシャル層を形成する前にウェルコンタクト領域３５をイオン注入法で形成する場合と比較して、ドリフト層２０の表面のイオン注入ダメージが少ない状態で第２導電型エピタキシャル層８０のエピタキシャル成長を行なうことができる。したがって、第２導電型エピタキシャル層８０中の欠陥を低減することができ、炭化珪素半導体装置の信頼性をより高くすることができる。
また、ｐ型のエピタキシャル層を形成する前にウェル領域３０とソース領域４０とを形成しているために、ｐ型のエピタキシャル層の形成によるフォトリソグラフィー時のパターンの合わせ精度の低下の影響を受けること無く、ウェル領域３０とソース領域４０とを形成できる。そのため、ウェル領域３０のパターンとソース領域４０のパターンによって決まるＭＯＳＦＥＴのチャネル長の製造ばらつきが小さくなり、そのために、よりチャネル長を小さく、すなわち、より低抵抗にすることができる。
なお、本実施の形態の炭化珪素半導体装置では、図１６にその断面模式図を示すように、ウェルコンタクト領域３５の表面とソース領域４０の表面と第１導電型伝導領域９０の表面とがゲート絶縁膜５０の直下において同一平面上に形成されていてもよい。
図１６にその断面構造を示す炭化珪素半導体装置は、図１７にその製造方法を示すように、ソース領域４０のイオン注入工程の順序をｐ型のエピタキシャル層のエピタキシャル成長工程と入れ替えることによって製造できる。
なお、実施の形態１〜４においては、ｐ型不純物としてアルミニウム（Ａｌ）を用いたが、ｐ型不純物がホウ素（Ｂ）またはガリウム（Ｇａ）であってもよい。ｎ型不純物は、窒素（Ｎ）で無く燐（Ｐ）であってもよい。実施の形態１〜４で説明したＭＯＳＦＥＴにおいては、ゲート絶縁膜は、必ずしもＳｉＯ２などの酸化膜である必要はなく、酸化膜以外の絶縁膜、または、酸化膜以外の絶縁膜と酸化膜とを組み合わせたものであってもよい。また、ゲート絶縁膜５０として炭化珪素を熱酸化した酸化珪素を用いたが、ＣＶＤ法による堆積膜の酸化珪素であってもよい。また、上記実施形態では、結晶構造、主面の面方位、オフ角および各注入条件等、具体的な例を用いて説明したが、これらの数値範囲に適用範囲が限られるものではない。
また、上記実施形態では、いわゆる縦型ＭＯＳＦＥＴの炭化珪素半導体装置について説明したが、炭化珪素半導体装置は絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）であってもよい。また、スーパージャンクション構造を有するＭＯＳＦＥＴ、ＩＧＢＴにも適用することができる。
実施の形態５．
本実施の形態は、上述した実施の形態１〜４にかかる炭化珪素半導体装置を電力変換装置に適用したものである。本発明は特定の電力変換装置に限定されるものではないが、以下、実施の形態５として、三相のインバータに本発明を適用した場合について説明する。
図１８は、本実施の形態にかかる電力変換装置を適用した電力変換システムの構成を示すブロック図である。
図１８に示す電力変換システムは、電源１５０、電力変換装置２００、負荷３００から構成される。電源１５０は、直流電源であり、電力変換装置２００に直流電力を供給する。電源１５０は種々のもので構成することが可能であり、例えば、直流系統、太陽電池、蓄電池で構成することができるし、交流系統に接続された整流回路やＡＣ／ＤＣコンバータで構成することとしてもよい。また、電源１５０を、直流系統から出力される直流電力を所定の電力に変換するＤＣ／ＤＣコンバータによって構成することとしてもよい。
電力変換装置２００は、電源１５０と負荷３００の間に接続された三相のインバータであり、電源１５０から供給された直流電力を交流電力に変換し、負荷３００に交流電力を供給する。電力変換装置２００は、図１８に示すように、直流電力を交流電力に変換して出力する主変換回路２０１と、主変換回路２０１の各スイッチング素子を駆動する駆動信号を出力する駆動回路２０２と、駆動回路２０２を制御する制御信号を駆動回路２０２に出力する制御回路２０３とを備えている。
駆動回路２０２は、ノーマリオフ型の各スイッチング素子を、ゲート電極の電圧とソース電極の電圧とを同電位にすることによってオフ制御している。
負荷３００は、電力変換装置２００から供給された交流電力によって駆動される三相の電動機である。なお、負荷３００は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車や電気自動車、鉄道車両、エレベーター、もしくは、空調機器向けの電動機として用いられる。
以下、電力変換装置２００の詳細を説明する。主変換回路２０１は、スイッチング素子と還流ダイオードを備えており（図示せず）、スイッチング素子がスイッチングすることによって、電源１５０から供給される直流電力を交流電力に変換し、負荷３００に供給する。主変換回路２０１の具体的な回路構成は種々のものがあるが、本実施の形態にかかる主変換回路２０１は２レベルの三相フルブリッジ回路であり、６つのスイッチング素子とそれぞれのスイッチング素子に逆並列された６つの還流ダイオードから構成することができる。主変換回路２０１の各スイッチング素子には、上述した実施の形態１〜６のいずれかにかかる炭化珪素半導体装置を適用する。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路２０１の３つの出力端子は、負荷３００に接続される。
駆動回路２０２は、主変換回路２０１のスイッチング素子を駆動する駆動信号を生成し、主変換回路２０１のスイッチング素子の制御電極に供給する。具体的には、後述する制御回路２０３からの制御信号に従い、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以上の電圧信号（オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以下の電圧信号（オフ信号）となる。
制御回路２０３は、負荷３００に所望の電力が供給されるよう主変換回路２０１のスイッチング素子を制御する。具体的には、負荷３００に供給すべき電力に基づいて主変換回路２０１の各スイッチング素子がオン状態となるべき時間（オン時間）を算出する。例えば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するＰＷＭ制御によって主変換回路２０１を制御することができる。そして、各時点においてオン状態となるべきスイッチング素子にはオン信号を、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、駆動回路２０２に制御指令（制御信号）を出力する。駆動回路２０２は、この制御信号に従い、各スイッチング素子の制御電極にオン信号又はオフ信号を駆動信号として出力する。
本実施の形態に係る電力変換装置では、主変換回路２０１のスイッチング素子として実施の形態１〜４にかかる炭化珪素半導体装置を適用するため、低損失、かつ、高速スイッチングの信頼性を高めた電力変換装置を実現することができる。
本実施の形態では、２レベルの三相インバータに本発明を適用する例を説明したが、本発明は、これに限られるものではなく、種々の電力変換装置に適用することができる。本実施の形態では、２レベルの電力変換装置としたが３レベルやマルチレベルの電力変換装置であっても構わないし、単相負荷に電力を供給する場合には単相のインバータに本発明を適用しても構わない。また、直流負荷等に電力を供給する場合にはＤＣ／ＤＣコンバータやＡＣ／ＤＣコンバータに本発明を適用することも可能である。
また、本発明を適用した電力変換装置は、上述した負荷が電動機の場合に限定されるものではなく、例えば、放電加工機やレーザー加工機、又は誘導加熱調理器や非接触器給電システムの電源装置として用いることもでき、さらには太陽光発電システムや蓄電システム等のパワーコンディショナーとして用いることも可能である。
１０ 炭化珪素半導体基板、２０ ドリフト層、２１ ＪＦＥＴ領域、３０ ウェル領域、３５ ウェルコンタクト領域、４０ ソース領域、５０ ゲート絶縁膜、５５ 層間絶縁膜、６０ ゲート電極、７０ ソースコンタクト、７１ 裏面コンタクト、８０ 第２導電型エピタキシャル層、９０ 第１導電型伝導領域、１００ ソース電極、１０１ ドレイン電極、１５０ 電源、２００、電力変換装置、２０１ 主変換回路、２０２ 駆動回路、２０３ 制御回路、３００ 負荷。

Claims (17)

  1. 炭化珪素で構成される半導体基板と、
    前記半導体基板上に形成された第１導電型の炭化珪素半導体で構成されるドリフト層と、
    前記ドリフト層表層部に形成された単数または複数の第２導電型のウェル領域と、
    前記ウェル領域に挟まれた、前記ドリフト層の一部である、第１導電型のＪＦＥＴ領域と、
    前記ウェル領域内の表面側に前記ドリフト層と離間して形成され、前記ドリフト層より第１導電型の不純物濃度が高い、第１導電型のソース領域と、
    前記ウェル領域内に形成され、前記ウェル領域より第２導電型不純物濃度が高いウェルコンタクト領域と、
    前記ソース領域と前記ウェルコンタクト領域とに接するソースコンタクトと、
    前記ソースコンタクトと電気的に接続するソース電極と、
    前記ＪＦＥＴ領域上に形成された、第２導電型エピタキシャル層と、
    前記第２導電型エピタキシャル層と表面が同じ平面内にあり、前記ＪＦＥＴ領域および前記ウェル領域上に形成され、前記ソース領域より第１導電型の不純物濃度が低い、第１導電型伝導領域と、
    前記第２導電型エピタキシャル層および前記第１導電型伝導領域上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と
    を備えたことを特徴とする
    炭化珪素半導体装置。
  2. 前記第１導電型伝導領域に接する前記ＪＦＥＴ領域の第１導電型不純物濃度が、
    前記第２導電型エピタキシャル層に接する前記ＪＦＥＴ領域の第１導電型不純物濃度より高いことを特徴とする
    請求項１に記載の炭化珪素半導体装置。
  3. 前記第１導電型伝導領域の第１導電型不純物濃度は、深さ方向に不均一であることを特徴とする
    請求項１に記載の炭化珪素半導体装置。
  4. 前記第１導電型伝導領域は、第１導電型不純物と第２導電型不純物とを有し、第１導電型不純物濃度が第２導電型不純物濃度より高い領域を含むことを特徴とする
    請求項１に記載の炭化珪素半導体装置。
  5. 前記第２導電型エピタキシャル層の第２導電型不純物濃度が１×１０１７ｃｍ−３未満であることを特徴とする
    請求項１に記載の炭化珪素半導体装置。
  6. 前記第１導電型領域の前記ウェル領域から前記ＪＦＥＴ領域側への張り出し幅が０．４μｍ未満であることを特徴とする
    請求項１に記載の炭化珪素半導体装置。
  7. 前記第２導電型エピタキシャル層の厚さが１００ｎｍ以下であることを特徴とする
    請求項１に記載の炭化珪素半導体装置。
  8. 前記ウェル領域の表面と前記ソース領域の表面とが同一平面内に形成されることを特徴とする
    請求項１に記載の炭化珪素半導体装置。
  9. 前記ウェル領域の表面と前記ウェルコンタクト領域の表面とが同一平面内に形成されることを特徴とする
    請求項１に記載の炭化珪素半導体装置。
  10. 前記ソース領域の表面と前記第１導電型伝導領域の表面とが同一平面内に形成されることを特徴とする
    請求項１に記載の炭化珪素半導体装置。
  11. 前記ウェルコンタクト領域の表面と前記第１導電型伝導領域の表面とが同一平面内に形成されることを特徴とする
    請求項１に記載の炭化珪素半導体装置。
  12. 請求項１から１１のいずれか１項に記載の炭化珪素半導体装置を有し、入力される電力を変換して出力する主変換回路と、
    前記炭化珪素半導体装置の前記ゲート電極の電圧を前記ソース電極の電圧と同じにすることによってオフ動作させ、前記炭化珪素半導体装置を駆動する駆動信号を前記炭化珪素半導体装置に出力する駆動回路と、
    前記駆動回路を制御する制御信号を前記駆動回路に出力する制御回路と、
    を備えた電力変換装置。
  13. 炭化珪素で構成される半導体基板上に第１導電型の炭化珪素半導体で構成されるドリフト層をエピタキシャル成長する工程と、
    前記ドリフト層表層部に第２導電型の単数または複数のウェル領域をイオン注入により形成する工程と、
    前記ウェル領域が形成された前記ドリフト層上に第２導電型エピタキシャル層をエピタキシャル成長する工程と、
    前記単数または複数のウェル領域に挟まれた前記ドリフト層の領域である第１導電型のＪＦＥＴ領域上に形成された前記第２導電型エピタキシャル層を残して前記第２導電型エピタキシャル層に第１導電型不純物をイオン注入することにより、前記ＪＦＥＴ領域上および前記ウェル領域上に、前記第２導電型エピタキシャル層と表面が同じ平面内にある第１導電型伝導領域を形成する工程と、
    前記ウェル領域内の表面側に前記ドリフト層より第１導電型の不純物濃度が高い第１導電型のソース領域をイオン注入により形成する工程と、
    前記ウェル領域内の表面側に前記ウェル領域より第２導電型の不純物濃度が高い第２導電型のウェルコンタクト領域をイオン注入により形成する工程と、
    前記第２導電型エピタキシャル層および前記第１導電型伝導領域上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上にゲート電極を形成する工程と
    を備えた
    炭化珪素半導体装置の製造方法。
  14. 前記ソース領域を形成する工程は、前記第２導電型エピタキシャル層をエピタキシャル成長する工程より前に行なうことを特徴とする
    請求項１３に記載の炭化珪素半導体装置の製造方法。
  15. 前記ソース領域を形成する工程は、前記第２導電型エピタキシャル層をエピタキシャル成長する工程より後に行なうことを特徴とする
    請求項１３に記載の炭化珪素半導体装置の製造方法。
  16. 前記ウェルコンタクト領域を形成する工程は、前記第２導電型エピタキシャル層をエピタキシャル成長する工程より前に行なうことを特徴とする
    請求項１３に記載の炭化珪素半導体装置の製造方法。
  17. 前記ウェルコンタクト領域を形成する工程は、前記第２導電型エピタキシャル層をエピタキシャル成長する工程より後に行なうことを特徴とする
    請求項１３に記載の炭化珪素半導体装置の製造方法。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009177182A (ja) * 2008-01-25 2009-08-06 Cree Inc Ｐ型の再成長したチャネル層を有する半導体トランジスタ
JP2012114104A (ja) * 2009-02-24 2012-06-14 Hitachi Ltd 蓄積型絶縁ゲート型電界効果型トランジスタ
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009177182A (ja) * 2008-01-25 2009-08-06 Cree Inc Ｐ型の再成長したチャネル層を有する半導体トランジスタ
JP2012114104A (ja) * 2009-02-24 2012-06-14 Hitachi Ltd 蓄積型絶縁ゲート型電界効果型トランジスタ
JP2016506081A (ja) * 2012-12-28 2016-02-25 クリー インコーポレイテッドＣｒｅｅ Ｉｎｃ． ゲート酸化膜層において電界を低下させた半導体デバイス

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