[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP6873273B2 - 炭化珪素半導体装置および電力変換装置 - Google Patents

炭化珪素半導体装置および電力変換装置 Download PDF

Info

Publication number
JP6873273B2
JP6873273B2 JP2019561117A JP2019561117A JP6873273B2 JP 6873273 B2 JP6873273 B2 JP 6873273B2 JP 2019561117 A JP2019561117 A JP 2019561117A JP 2019561117 A JP2019561117 A JP 2019561117A JP 6873273 B2 JP6873273 B2 JP 6873273B2
Authority
JP
Japan
Prior art keywords
well region
region
silicon carbide
conductive type
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2019561117A
Other languages
English (en)
Other versions
JPWO2019124384A1 (ja
Inventor
史郎 日野
史郎 日野
雄一 永久
雄一 永久
康史 貞松
康史 貞松
英之 八田
英之 八田
洸太朗 川原
洸太朗 川原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of JPWO2019124384A1 publication Critical patent/JPWO2019124384A1/ja
Application granted granted Critical
Publication of JP6873273B2 publication Critical patent/JP6873273B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7806—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a Schottky barrier diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
    • H02P27/00—Arrangements or methods for the control of AC motors characterised by the kind of supply voltage
    • H02P27/04—Arrangements or methods for the control of AC motors characterised by the kind of supply voltage using variable-frequency supply voltage, e.g. inverter or converter supply voltage
    • H02P27/06—Arrangements or methods for the control of AC motors characterised by the kind of supply voltage using variable-frequency supply voltage, e.g. inverter or converter supply voltage using dc to ac converters or inverters
    • H02P27/08—Arrangements or methods for the control of AC motors characterised by the kind of supply voltage using variable-frequency supply voltage, e.g. inverter or converter supply voltage using dc to ac converters or inverters with pulse width modulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本発明は、炭化珪素で構成される炭化珪素半導体装置および電力変換装置に関するものである。
炭化珪素（ＳｉＣ）を用いて構成されるＰＮダイオードに関して、順方向電流すなわちバイポーラ電流を流し続けると、結晶中に積層欠陥が発生して順方向電圧がシフトするという信頼性上の問題が知られている。これは、ＰＮダイオードを通して注入された少数キャリアが多数キャリアと再結合する際の再結合エネルギーにより、炭化珪素基板に存在する基底面転位などを起点として、面欠陥である積層欠陥が拡張するためだと考えられている。この積層欠陥は、電流の流れを阻害するため、積層欠陥の拡張により電流が減少し順方向電圧を増加させ、半導体装置の信頼性の低下を引き起こす。
このような順方向電圧の増加は、炭化珪素を用いた縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）においても同様に発生する。縦型ＭＯＳＦＥＴは、ソース・ドレイン間に寄生ＰＮダイオード（ボディダイオード）を備えており、順方向電流がこのボディダイオードに流れると、縦型ＭＯＳＦＥＴにおいてもＰＮダイオードと同様の信頼性低下を引き起こす。ＳｉＣ−ＭＯＳＦＥＴのボディダイオードをＭＯＳＦＥＴの還流ダイオードとして用いる場合には、このＭＯＳＦＥＴ特性の低下が発生する場合がある。
上記のような寄生ＰＮダイオードへの順方向電流通電による信頼性上の問題を解決する方法として、一つには、特許文献１に示されるように、寄生ＰＮダイオードに長時間、順方向電流を流すストレス印加を行ない、ストレス印加前後での順方向電圧の変化を測定して、順方向電圧の変化の大きい素子を製品から排除（スクリーニング）する方法がある。しかしながら、この方法では、通電時間が長くなり、欠陥の多いウエハを使用すると不良品が多く発生するというデメリットがある。
また、別の方法として、ＭＯＳＦＥＴ等のユニポーラ型のトランジスタである半導体装置に、ユニポーラ型のダイオードを還流ダイオードとして内蔵させて使用する方法がある。例えば特許文献２、特許文献３には、ユニポーラ型のダイオードとしてショットキバリアダイオード（ＳＢＤ：Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）をＭＯＳＦＥＴのユニットセル内に内蔵させる方法が記載されている。
このような活性領域にユニポーラ型ダイオード、すなわち多数キャリアのみで通電するダイオードを内蔵したユニポーラ型トランジスタでは、ＳｉＣ半導体装置に適用した場合、ユニポーラ型ダイオードの拡散電位すなわち通電動作が始まる電圧をＰＮ接合の拡散電位よりも低く設計することで、還流動作時にボディダイオードにバイポーラ電流が流れないようにして、活性領域のユニポーラ型トランジスタの特性劣化を抑制することができる。
しかしながら、活性領域にユニポーラ型ダイオードが内蔵されたユニポーラ型トランジスタにおいても、終端領域すなわち活性領域以外の領域では、構造上ユニポーラ型ダイオードを配置し難い箇所に寄生ＰＮダイオードが形成される箇所ができてしまう場合がある。
例えば、ゲートパッド近傍や半導体装置終端部近傍の領域では、ソース電極よりも外周側に張り出した終端ウェル領域が形成されており、終端ウェル領域とドリフト層との間で寄生ＰＮダイオードを形成している。そして、この箇所では、ショットキ電極が形成されておらず、ユニポーラ型ダイオードが形成されていない。終端ウェル領域ではショットキ電極が無いため、終端ウェル領域とドリフト層とによって形成されるＰＮダイオードにソース電極とドレイン電極との間の電圧が印加され、結果としてＰＮダイオードにバイポーラ電流が流れる。
このような箇所に基底面転位などの起点が存在すると、積層欠陥が拡張し、トランジスタの耐圧が低下してしまうことがある。具体的には、トランジスタがオフ状態のときに漏れ電流が発生し、漏れ電流による発熱によって素子や回路が破壊してしまうことがある。
この問題を回避するためには、終端ウェル領域とドリフト層によって形成されるＰＮダイオードにバイポーラ電流が流れないように、ソース・ドレイン間の印加電圧を一定値以下に制限すればよい。そのためには、チップサイズを拡大させ、還流電流が流れた際に発生するソース・ドレイン間電圧を低減すればよい。その場合、チップサイズが大きくなり、コストが増大するデメリットが伴う。
また、チップサイズを拡大することなく、終端ウェル領域とドリフト層によって形成されるＰＮダイオードの順方向動作を抑制する方法として、終端ウェル領域の各箇所とソース電極の間に形成される通電経路の抵抗を高める方法がある。通電経路の抵抗を高める方法には、終端ウェル領域とソース電極のコンタクト抵抗を高める方法（例えば特許文献４）などがある。このような構成にすると、終端ウェル領域とドリフト層とによって形成されるＰＮダイオードにバイポーラ電流が流れた際に、上記抵抗成分によって電圧降下が生じるため、終端ウェル領域の電位がソース電位と乖離し、その分、ＰＮダイオードにかかる順方向電圧が低減する。したがって、バイポーラ電流の通電を抑制することができる。
特開２０１４−１７５４１２号公報 特開２００３−０１７７０１号公報 ＷＯ２０１４−０３８１１０国際公開公報 ＷＯ２０１４−１６２９６９国際公開公報
しかしながら、終端ウェル領域にソース電極にオーミック接続する電極を設けると、終端ウェル領域とソース電極との間のコンタクト抵抗を高めたとしても、終端ウェル領域とソース電極との間に形成される通電経路の抵抗を十分に高めることができず、終端ウェル領域へのバイポーラ電流の通電を十分に低減できない場合があった。
そこで、終端ウェル領域にソース電極がオーミック接続しないようにして、終端ウェル上に絶縁膜を介してゲート電極を形成すると、終端ウェルとゲート電極との間の絶縁膜に大きな電界が印加され、絶縁膜が絶縁破壊する場合が発生し得る。
本発明は、上述のような問題を解決するためになされたもので、より信頼性を高めた炭化珪素半導体装置を提供することを目的とする。
本発明にかかる炭化珪素半導体装置は、第１導電型の炭化珪素の半導体基板と、半導体基板上に形成された第１導電型のドリフト層と、ドリフト層表層に設けられた第２導電型の第１ウェル領域と、第１ウェル領域表層からドリフト層に至るまで第１ウェル領域に隣接して形成された第１導電型の第１離間領域と、第１ウェル領域の表層部に形成された第１導電型のソース領域と、第１離間領域上に設けられ、第１離間領域とショットキ接合する第１ショットキ電極と、第１ウェル領域上に設けられたオーミック電極と、第１ウェル領域と別に前記ドリフト層の表層に設けられた第２導電型の第２ウェル領域と、第１ウェル領域上および第２ウェル領域上に形成されたゲート絶縁膜と、第１ウェル領域上および第２ウェル領域上のゲート絶縁膜上に形成されたゲート電極と、ゲート電極と接続され、第２ウェル領域の上方に形成されたゲートパッドと、第１ショットキ電極およびオーミック電極に電気的に接続され、第２ウェル領域と非オーミック接続されたソース電極と、第２ウェル領域の表層部でゲート絶縁膜を介してゲート電極と対向する箇所に形成された、第２ウェル領域より第２導電型の不純物濃度が低い電界緩和層とを備えたものである。
本発明にかかる炭化珪素半導体装置によれば、終端ウェル領域にバイポーラ電流が流れることをより抑制し、信頼性を高めることができる。
この発明の実施の形態１に係る炭化珪素半導体装置を上面から見た平面模式図である。 この発明の実施の形態１に係る炭化珪素半導体装置の断面模式図である。 この発明の実施の形態１に係る炭化珪素半導体装置の平面模式図である。 この発明の実施の形態１に係る炭化珪素半導体装置の別の構成の平面模式図である。 この発明の実施の形態１に係る炭化珪素半導体装置の別の構成の断面模式図である。 この発明の実施の形態１に係る炭化珪素半導体装置の別の構成の平面模式図である。 この発明の実施の形態１に係る炭化珪素半導体装置の断面模式図である。 この発明の実施の形態２に係る炭化珪素半導体装置の断面模式図である。 この発明の実施の形態２に係る炭化珪素半導体装置の断面模式図である。 この発明の実施の形態３に係る炭化珪素半導体装置の断面模式図である。 この発明の実施の形態４に係る炭化珪素半導体装置の断面模式図である。 この発明の実施の形態５に係る炭化珪素半導体装置の平面模式図である。 この発明の実施の形態６に係る炭化珪素半導体装置の断面模式図である。 この発明の実施の形態７に係る電力変換装置の構成を示す模式図である。
以下、添付の図面を参照しながら実施形態について説明する。なお、図面は模式的に示されるものであり、異なる図面にそれぞれ示されている画像のサイズ及び位置の相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得る。また、以下の説明では、同様の構成要素には同じ符号を付して図示し、それらの名称及び機能も同様のものとする。よって、それらについての詳細な説明を省略する場合がある。
本明細書に記載の実施の形態においては、炭化珪素（ＳｉＣ）半導体装置の一例として、第１導電型をｎ型、第２導電型をｐ型としたｎチャネル炭化珪素ＭＯＳＦＥＴを例に挙げて説明する。電位の高低についての記述は、第１導電型をｎ型、第２導電型をｐ型とした場合に対する記述であり、第１導電体をｐ型、第２導電型をｎ型とした場合には、電位の高低の記述も逆になる。
さらに、半導体装置全体のうち、ユニットセルが周期的に並ぶ活性領域以外の領域を、本願では終端領域と呼んで説明する。
実施の形態１．
まず、本発明の実施の形態１にかかる炭化珪素半導体装置の構成を説明する。
図１は、実施の形態１にかかる炭化珪素半導体装置であるショットキダイオード（ＳＢＤ）内蔵炭化珪素ＭＯＳＦＥＴ（ＳＢＤ内蔵ＳｉＣ−ＭＯＳＦＥＴ）を上面から見た平面模式図である。図１において、ＳｉＣ−ＭＯＳＦＥＴの上面の一部にはゲートパッド８１が形成されており、これに隣接してソース電極８０が形成されている。また、ゲートパッド８１から延びるように、ゲート配線８２が形成されている。
図２は、図１のソース電極８０から炭化珪素半導体装置の外周部のゲート配線８２にかけてのａ−ａ’部分の断面を模式的に示す断面模式図である。また、図３は、図１の上面図の主に炭化珪素半導体部分を記載した平面模式図である。
図２において、ｎ型で低抵抗の炭化珪素で構成される半導体基板１０の表面上に、ｎ型の炭化珪素で構成されるドリフト層２０が形成されている。図１で説明したゲート配線８２が設けられている領域にほぼ対応する位置のドリフト層２０の表層部には、図３に示すように、ｐ型の炭化珪素で構成される第２ウェル領域３１が設けられている。
図１で説明したソース電極８０が設けられている領域の下部には、ドリフト層２０の表層部に、ｐ型の炭化珪素で構成される第１ウェル領域３０が複数設けられている。第１ウェル領域３０のそれぞれの表層部には、第１ウェル領域３０の外周から所定の間隔だけ内部に入った位置に、ｎ型の炭化珪素で構成されるソース領域４０が形成されている。
各第１ウェル領域３０の表層部のソース領域４０のさらに内側の第１ウェル領域３０の表層部には、低抵抗ｐ型の炭化珪素で構成されるコンタクト領域３２が形成されており、そのさらに内側には、第１ウェル領域３０を貫通する、炭化珪素で構成される第１離間領域２１が形成されている。第１離間領域２１は、第１ウェル領域３０の近傍にあればよく、第１ウェル領域３０を貫通しないで第１ウェル領域３０に隣接していてもよい。第１離間領域２１は、ドリフト層２０と同じｎ型で、ドリフト層２０と同じ不純物濃度を有する。
この第１離間領域２１の表面側には、第１離間領域２１とショットキ接続する第１ショットキ電極７１が形成されている。ここで、第１ショットキ電極７１は、上面から見て、少なくとも対応する第１離間領域２１を含むように形成されていることが望ましい。
また、ソース領域４０の表面上には、オーミック電極７０が形成されており、オーミック電極７０、第１ショットキ電極７１およびコンタクト領域３２に接続されるソース電極８０がそれらの上に形成されている。第１ウェル領域３０は、低抵抗のコンタクト領域３２を介してオーミック電極７０と電子と正孔との授受を容易に行なうことができる。
隣接する第１ウェル領域３０間のドリフト層２０の領域は、第２離間領域２２となっており、ドリフト層２０と同じｎ型で、ドリフト層２０と同じ不純物濃度を有する。隣接する第１ウェル領域３０、その間の第２離間領域２２、およびそれぞれの第１ウェル領域３０内のソース領域４０の表面上には、ゲート絶縁膜５０が形成されており、そのゲート絶縁膜５０上の少なくとも第１ウェル領域３０の上部には、ゲート電極６０が形成されている。ゲート電極６０が形成されている箇所の下部で、ゲート絶縁膜５０を介して対向する第１ウェル領域３０の表層部を、チャネル領域と呼ぶ。
炭化珪素半導体装置の最外周の第１ウェル領域３０の外側には第２ウェル領域３１が形成されており、第１ウェル領域３０と第２ウェル領域３１の間には、第３離間領域２３が形成されている。第３離間領域２３は、ドリフト層２０と同じｎ型で、ドリフト層２０と同様の不純物濃度を有する。
第２ウェル領域３１上にも、ゲート絶縁膜５０が形成されており、そのゲート絶縁膜５０の上部には、ゲート電極６０が形成されている。ここで、第２ウェル領域３１の表層部のゲート電極６０と対向する領域に、第２ウェル領域３１より第２導電型の不純物濃度が低い第２導電型の電界緩和層３３が形成されている。
また、ゲート電極６０とソース電極８０との間には、層間絶縁膜５５が形成されている。さらに、第２ウェル領域３１の上方のゲート電極６０とゲート配線８２とは、層間絶縁膜５５に形成されたゲートコンタクトホール９５を介して接続されている。また、第２ウェル領域３１の外周側、すなわち、第１ウェル領域３０と反対側には、ｐ型で炭化珪素のＪＴＥ領域３７が形成されている。ＪＴＥ領域３７の不純物濃度は、第２ウェル領域３１の不純物濃度より低いものとする。
第２ウェル領域３１上、電界緩和層３３上には、ゲート絶縁膜５０より膜厚の大きなフィールド絶縁膜５１、または、ゲート絶縁膜５０が形成されている。第２ウェル領域３１の表面上のゲート絶縁膜５０またはフィールド絶縁膜５１の一部には開口（第２コンタクトホール９１）が形成されており、その開口内には、オーミック電極７０などと接続されているソース電極８０が形成されている。ここで、第２ウェル領域３１は直接ソース電極８０とオーミック接続されておらず、絶縁されている、あるいは、ショットキ接続されている。
活性領域においては、層間絶縁膜５５およびゲート絶縁膜５０を貫通して形成された第１コンタクトホール９０を介して、オーミック電極７０、第１ショットキ電極７１およびコンタクト領域３２上のソース電極８０が層間絶縁膜５５上のソース電極８０と接続されている。
半導体基板１０の裏面側には、ドレイン電極８４が形成されている。
次に、本実施の形態の炭化珪素半導体装置であるＳＢＤ内蔵ＳｉＣ−ＭＯＳＦＥＴの製造方法について説明する。
まず、第１主面の面方位がオフ角を有する（０００１）面であり、４Ｈのポリタイプを有する、ｎ型で低抵抗の炭化珪素からなる半導体基板１０の上に、化学気相堆積法（ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ法）により、１×１０１５から１×１０１７ｃｍ−３の不純物濃度でｎ型、５から５０μｍの厚さの炭化珪素からなるドリフト層２０をエピタキシャル成長させる。
つづいて、ドリフト層２０の表面の所定の領域にフォトレジスト等により注入マスクを形成し、ｐ型の不純物であるＡｌ（アルミニウム）をイオン注入する。このとき、Ａｌのイオン注入の深さはドリフト層２０の厚さを超えない０．５から３μｍ程度とする。また、イオン注入されたＡｌの不純物濃度は、１×１０１７から１×１０１９ｃｍ−３の範囲でありドリフト層２０の不純物濃度より高くする。その後、注入マスクを除去する。本工程によりＡｌイオン注入された領域が第１ウェル領域３０および第２ウェル領域３１となる。
次に、ドリフト層２０の表面にフォトレジスト等により注入マスクを形成し、ｐ型の不純物濃度であるＡｌをイオン注入する。このとき、Ａｌのイオン注入の深さはドリフト層２０の厚さを超えない０．５から３μｍ程度とする。また、イオン注入されたＡｌの不純物濃度は、１×１０１６から１×１０１８ｃｍ−３の範囲でありドリフト層２０の不純物濃度より高く、かつ、第１ウェル領域３０の不純物濃度よりも低いものとする。その後、注入マスクを除去する。本工程によりＡｌがイオン注入された領域がＪＴＥ領域３７となる。また、所定の領域に第２ウェル領域３１の不純物濃度より低い不純物濃度でＡｌをイオン注入することにより、電界緩和層３３を形成する。このとき、電界緩和層３３より深い領域が第２ウェル領域３１と同じ不純物濃度分布になるようにＡｌをイオン注入しておく。同様に、所定の領域に第１ウェル領域３０の不純物濃度より高い不純物濃度でＡｌをイオン注入することにより、コンタクト領域３２を形成する。
つづいて、ドリフト層２０の表面の第１ウェル領域３０の内側の所定の箇所が開口するようにフォトレジスト等により注入マスクを形成し、ｎ型の不純物であるＮ（窒素）をイオン注入する。Ｎのイオン注入深さは第１ウェル領域３０の厚さより浅いものとする。また、イオン注入したＮの不純物濃度は、１×１０１８から１×１０２１ｃｍ−３の範囲であり、第１ウェル領域３０のｐ型の不純物濃度を超えるものとする。本工程でＮが注入された領域のうちｎ型を示す領域がソース領域４０となる。
次に、熱処理装置によって、アルゴン（Ａｒ）ガス等の不活性ガス雰囲気中で、１３００から１９００℃の温度で、３０秒から１時間のアニールを行う。このアニールにより、イオン注入されたＮ及びＡｌを電気的に活性化させる。
つづいて、ＣＶＤ法、フォトリソグラフィ技術等を用いて、第１ウェル領域３０が形成された領域にほぼ対応する活性領域以外の領域の半導体層の上に、膜厚が０．５から２μｍの酸化珪素からなるフィールド絶縁膜５１を形成する。
次に、フィールド絶縁膜５１に覆われていない炭化珪素表面を熱酸化して所定の厚さのゲート絶縁膜５０である酸化珪素膜を形成する。つづいて、ゲート絶縁膜５０およびフィールド絶縁膜５１の上に、導電性を有する多結晶シリコン膜を減圧ＣＶＤ法により形成し、これをパターニングすることによりゲート電極６０を形成する。次に、酸化珪素からなる層間絶縁膜５５を減圧ＣＶＤ法により形成する。つづいて、層間絶縁膜５５とゲート絶縁膜５０を貫き、活性領域内のコンタクト領域３２とソース領域４０とに到達する第１コンタクトホール９０を形成し、同時に、第２ウェル領域３１に到達する第２コンタクトホール９１を形成する。
次に、スパッタ法等によりＮｉを主成分とする金属膜を形成後、６００から１１００℃の温度の熱処理を行い、Ｎｉを主成分とする金属膜と、第１コンタクトホール９０内の炭化珪素層とを反応させて、炭化珪素層と金属膜との間にシリサイドを形成する。つづいて、反応してできたシリサイド以外の残留した金属膜をウェットエッチングにより除去する。これにより、オーミック電極７０が形成される。
つづいて、半導体基板１０の裏面（第２主面）にＮｉを主成分とする金属膜を形成、熱処理することにより、半導体基板１０の裏側に裏面オーミック電極（図示せず）を形成する。
次に、フォトレジスト等によるパターニングを用いて、第１離間領域２１上の層間絶縁膜５５と、ゲート絶縁膜５０及びゲートコンタクトホール９５となる位置の層間絶縁膜５５を除去する。除去する方法としては、ショットキ界面となる炭化珪素層の表面にダメージを与えないウェットエッチングとする。
つづいて、スパッタ法等により、ショットキ電極となる金属膜を堆積し、フォトレジスト等によるパターニングを用いて、第１コンタクトホール９０内の第１離間領域２１上に第１ショットキ電極７１を形成する。
次に、ここまで処理してきた基板の表面にスパッタ法又は蒸着法によりＡｌ等の配線金属を形成し、フォトリソグラフィ技術により所定の形状に加工することで、ソース側のオーミック電極７０、第１ショットキ電極７１、第２ウェル領域３１に接触するソース電極８０、および、ゲート電極６０に接触するゲートパッド８１とゲート配線８２とを形成する。
さらに、基板の裏面に形成された裏面オーミック電極（図示せず）の表面上に金属膜であるドレイン電極８４を形成すれば、図１〜３に示した本実施の形態の炭化珪素半導体装置が完成する。
次に、本実施の形態の炭化珪素半導体装置であるＳＢＤ内蔵ＳｉＣ−ＭＯＳＦＥＴの動作について説明する。ここで、半導体材料が４Ｈ型の炭化珪素の炭化珪素半導体装置を例に説明する。この場合ｐｎ接合の拡散電位はおおよそ２Ｖである。
まず還流動作の場合について説明する。
還流動作では、ソース電圧（ソース電極８０の電圧）に対しドレイン電圧（ドレイン電極８４の電圧）が低くなり、数Ｖの電圧が発生する。第２ウェル領域３１にオーミック電極７０を経由してオーミック接続するソース電極８０がある場合、第２ウェル領域３１とドリフト層２０と間に形成されるｐｎ接合にソース・ドレイン間の電圧の多くが印加されるために、第２ウェル領域３１とドリフト層２０とで形成されるｐｎダイオードにバイポーラ電流が流れる。
しかしながら、本発明の炭化珪素半導体装置においては、第２ウェル領域３１がソース電極８０とオーミック接続していない。したがって、還流動作時には第２ウェル領域３１に多数キャリアが注入されない。よって、第２ウェル領域３１とドリフト層２０との間のｐｎ接合に順方向電流であるバイポーラ電流が流れず、ｐｎ接合の積層欠陥の拡張およびこの積層欠陥の拡張による絶縁耐圧の低下を抑制できる。
また、本実施の形態の炭化珪素半導体装置においては、ターンオン時に第２ウェル領域３１で発生した余剰電荷による電圧がゲート電極６０と第２ウェル領域３１との間に印加され、この電圧が電界緩和層３３内に形成された空乏層およびゲート絶縁膜５０に分担される。
電界緩和層３３を形成していない場合においても、第２ウェル領域３１内に空乏層が形成されるが、本実施の形態の炭化珪素半導体装置では、ゲート電極６０下部に第２ウェル領域３１より不純物濃度が低い電界緩和層３３を形成しているため、この空乏層幅が電界緩和層３３を形成していない場合に比べて大幅に大きくなる。したがって、ターンオン時に第２ウェル領域３１中の余剰電荷から生じる発生電圧の大部分をこの電界緩和層３３内の空乏層が担うことができ、ゲート絶縁膜５０に印加される電圧を大幅に低減できる。したがって、ゲート絶縁膜５０の信頼性を大幅に高めることができる。
このように、本実施の形態の炭化珪素半導体装置によれば、終端領域におけるバイポーラ動作を抑制することができ、また、ターンオン動作時の第２ウェル領域３１上に形成されたゲート絶縁膜５０に発生する電圧を低減でき、ゲート絶縁膜の絶縁破壊を抑制できる。
なお、本実施の形態では第１ウェル領域３０と第２ウェル領域３１とが離間しているとして説明してきたが、第１ウェル領域３０と第２ウェル領域３１とがつながっていてもよい。また、第１ウェル領域３０が複数あり、複数の第１ウェル領域３０が互いに離間しているものとして説明したが、複数の第１ウェル領域３０どうしがつながっていてもよい。図４に、第１ウェル領域３０と第２ウェル領域３１とがつながっており、かつ、複数の第１ウェル領域３０どうしがつながっている場合の平面模式図を示す。このような場合は、第１ウェル領域３０は、第１ウェル領域３０内のソース領域４０、あるいは、第１ウェル領域３０内の第１離間領域２１上に設けられた第１ショットキ電極７１のいずれかからの距離が５０μｍ以内であるものとする。
また、図５は、本実施の形態の炭化珪素半導体装置の別の形態の、主に炭化珪素半導体部分を記載した平面模式図である。図５において、第２ウェル領域３１の一部に、第２ウェル領域３１とソース電極８０とをオーミック接続する第２ウェル領域コンタクトホール９２が形成されている。図６は、図５の第２ウェル領域コンタクトホール９２が形成されている箇所を含む断面を示した断面模式図である。図６において、第２ウェル領域コンタクトホール９２は、フィールド絶縁膜５１および層間絶縁膜５５を貫通して形成されている。また、第２ウェル領域コンタクトホール９２の下部の第２ウェル領域３１には、第２ウェル領域３１よりｐ型不純物濃度が高く低抵抗な第２ウェルコンタクト領域３６を設けてもよい。
第２ウェル領域コンタクトホール９２は、第２ウェル領域３１内の最短経路上で、第２コンタクトホール９１から断面横方向に、１０μｍ以上離れて形成されている。ここで、第２ウェル領域３１内で第２ウェル領域コンタクトホール９２から１０μｍ以上はなれた箇所は、実質的に非オーミック接続されていると見なす。第２ウェル領域３１内の最短経路上の第２コンタクトホール９１と第２ウェル領域コンタクトホール９２との距離は、より好ましくは、５０μｍ以上であればよい。
なお、本実施の形態においては、各イオン注入を所定の順序で行なう例を示したが、イオン注入の順序は、適宜変更してもよい。また、電界緩和層３３は、第２ウェル領域３１を形成するｐ型イオンの注入後に、その表層部にｎ型イオンをカウンタードープして形成してもよい。さらに、裏面のオーミック電極、表面のオーミック電極７０、第１ショットキ電極７１の形成順序は適宜変更してもよい。
また、本実施の形態においては、第１ショットキ電極７１は、第１離間領域２１と第１ウェル領域３０の上のみに形成される例を示したが、オーミック電極７０や層間絶縁膜５５の上に形成されていても良い。
また、本実施の形態はチャネル領域やショットキ電極面がウエハ平面と平行に形成されるプレーナ型を想定して説明されたが、チャネル領域やショットキ電極面がウエハ平面と斜め、もしくは垂直に形成されるトレンチ型においても有効である。この場合、本明細書で定義される表面とは、ウエハ平面のみならず、トレンチ形成面も含まれる。
また、本実施の形態においては、第１離間領域２１は、ドリフト層２０と同じｎ型で、ドリフト層２０と同じ不純物濃度を有するものとしたが、第１離間領域２１のｎ型不純物濃度は、ドリフト層２０のｎ型不純物濃度より高くしてもよい。第２離間領域２２、第４離間領域２４についても、第１離間領域２１と同様である。
なお、第１の導電型と第２の導電型が、それぞれ、ｎ型とｐ型として説明し、その反対であってもよいとして説明したが、第１の導電型がｎ型で、第２の導電型がｐ型である場合に、より効果を奏する。
さらに、本実施の形態では活性領域にＳＢＤ内蔵ＭＯＳＦＥＴがある例について説明してきたが、ＳＢＤ内蔵ＭＯＳＦＥＴの代わりに、ｐ型のウェル領域上にｎ型のチャネルエピ層４９を形成し、このチャネルエピ層４９がしきい値電圧以下のゲート電圧にてユニポーラ型のダイオードとして動作するようにし、かつ、このユニポーラ型のダイオードの立ち上がり電圧をｐ型のウェル領域とｎ型のドリフト層とから形成されるｐｎダイオードの動作電圧よりも低く設計したＭＯＳＦＥＴにしてもよい。図７に、図２のＳＢＤ内蔵ＭＯＳＦＥＴをこのようなＭＯＳＦＥＴに置き換えたＭＯＳＦＥＴの断面模式図を示す。このように、還流動作時においてＭＯＳＦＥＴのチャネル領域に逆通電させる場合でも、ＳＢＤ内蔵ＭＯＳＦＥＴと同様に効果を得ることができる。
実施の形態２．
実施の形態１の炭化珪素半導体装置の終端領域では、ゲート電極６０を備える箇所の下部の第２ウェル領域３１の表層部に電界緩和層３３を設けていたが、本実施の形態では、図８にその断面模式図を示すように、第２ウェル領域３１の全域にわたって電界緩和層３３が形成されている。すなわち、第２ウェル領域３１の上部にフィールド絶縁膜５１を介してゲート電極６０を備える箇所や、第２ウェル領域３１の上部にフィールド絶縁膜５１や層間絶縁膜５５を介してゲートパッド８１を備える領域においても、第２ウェル領域３１の上層部に電界緩和層３３が形成されている。
本実施の形態の炭化珪素半導体装置の作製方法は実施の形態１と同様で、マスクパターンのみを変更して電界緩和層３３が第２ウェル領域３１の全域に形成されるようにすればよい。
本実施の形態の炭化珪素半導体装置によれば、実施の形態１で説明した効果、すなわちターンオン時に、第２ウェル領域３１とゲート電極６０の間に形成されたゲート絶縁膜５０にかかる電圧を低減するだけではなく、第２ウェル領域３１とゲート電極６０の間に形成されたフィールド絶縁膜５１および、第２ウェル領域３１とゲートパッド８１の間に形成されたフィールド絶縁膜５１および層間絶縁膜５５にかかる電圧を低減することができる。これによって、フィールド絶縁膜５１および層間絶縁膜５５の信頼性を大幅に高めることができる。
なお、全領域に電界緩和層３３が形成された第２ウェル領域３１と同じ深さ方向の不純物濃度分布で同時に第１ウェル領域３０を形成してもよい。図９は、第１ウェル領域３０と第２ウェル領域３１の全てに電界緩和層３３を設けたものの断面模式図である。この構造にすることによって、全ての第１ウェル領域３０と第２ウェル領域３１を同時にイオン注入して形成でき、製造工程を簡略化できる。
実施の形態３．
本実施の形態の炭化珪素半導体装置においては、図１０にその断面模式図を示すように、ソース電極８０に接する第２ウェル領域３１の表層部には、電界緩和層３３を形成していないが、少なくとも第２ウェル領域３１とゲート電極６０の両方が形成されている全ての平面領域に、電界緩和層３３を形成している。電界緩和層３３は、ゲート電極６０が形成されていない平面領域に形成されてもよい。その他の点については、実施の形態２と同様であるので、詳しい説明を省略する。
本実施の形態の炭化珪素半導体装置では、第２ウェル領域３１とゲート電極６０に挟まれた全ての領域において、ターンオン時に第２ウェル領域３１とゲート電極６０の間で発生する電圧を、ゲート絶縁膜５０またはフィールド絶縁膜５１と、電界緩和層３３によって形成される空乏層で担うことで、ゲート絶縁膜５０またはフィールド絶縁膜５１に高電圧が掛かるのを抑制し、半導体装置の信頼性を高めることができる。また、第２ウェル領域３１と第１ウェル領域３０を同じ工程で同時に形成した場合、第１ウェル領域３０の表層を、例えばアクセプタ濃度を高めるなど、電界緩和層３３とは異なる任意の不純物濃度にすることができ、活性領域内の第１ウェル領域３０に形成されるＭＯＳＦＥＴを誤動作が起きにくい、しきい値電圧のものすることもできる。
実施の形態４．
実施の形態１の炭化珪素半導体装置の終端領域では、第２ウェル領域３１にソース電極８０に対してオーミックコンタクトを設けず、非オーミック接続させていた。これに加えて、活性領域の第１ウェル領域３０と同様に、第２ウェル領域３１の平面方向の内部に第１導電型の離間領域を形成し、その離間領域に対してショットキ接続する電極を設けてもよい。その他の点については、実施の形態１と同様であるので、詳しい説明は省略する。
図１１は、実施の形態１の説明で使用した図１のソース電極８０から炭化珪素半導体装置の外周部のゲート配線８２にかけてのａ−ａ’部分の断面を模式的に示す本実施の形態の炭化珪素半導体装置の断面模式図である。
図１１の終端領域において、第２導電型の第２ウェル領域３１の平面上の内部には、炭化珪素で構成された第１導電型の第４離間領域２４が形成されており、第４離間領域２４の上部には、第４離間領域２４とショットキ接続する第２ショットキ電極７３が形成されている。また、第４離間領域２４の周囲の第２ウェル領域３１の表層部には、電界緩和層３３が形成されており、第４離間領域２４と電界緩和層３３の上部に形成されている第２コンタクトホール９１内にはソース電極８０が形成されている。その他の点については、実施の形態１と同様である。
本実施の形態の炭化珪素半導体装置によれば、第２ウェル領域３１の平面上の内部にも、活性領域と同じようにドリフト層２０とショットキ接続する構造を設けたため、終端構造部の第２ウェル領域３１に流れるバイポーラ電流をより低減できる。
実施の形態５．
本実施の形態の炭化珪素半導体装置においては、図１２にその断面模式図を示すように、第２ウェル領域３１の表層部に形成された電界緩和層３３が形成された領域のうち、第２コンタクトホール９１と第３離間領域２３の間の領域に、第２導電型の寄生チャネルストッパ領域３５を形成している。その他の点については、実施の形態１〜３と同様であるので、詳しい説明を省略する。
寄生チャネルストッパ領域３５は、少なくとも第２コンタクトホール９１と第３離間領域２３の間を結び最短経路の上の電界緩和層３３には形成されているが、その他の経路上に形成されていてもよい。また、寄生チャネルストッパ領域３５は、第２導電型を有し、その不純物濃度は、電界緩和層３３の第２導電型の不純物濃度、第２ウェル領域３１の第２導電型の不純物濃度のいずれに対しても高くなっている。
寄生チャネルストッパ領域３５は、電界緩和層３３に囲まれた領域に形成されていてもよい。
次に、本実施の形態の炭化珪素半導体装置の製造方法について説明する。本実施の形態の炭化珪素半導体装置は、実施の形態１の炭化珪素半導体装置と同様に製造し、寄生チャネルストッパ領域３５を形成するための注入マスク形成、イオン注入、注入マスク除去工程を追加すれば、製造できる。また、新たな工程を加えず、コンタクト領域３２を形成するときに同時に寄生チャネルストッパ領域３５を形成してもよい。この場合は、寄生チャネルストッパ領域３５は、コンタクト領域３２と同じ不純物濃度になり、また、製造工程が増えることによる製造コストを増加させることなく製造できる。
次に、本実施の形態の炭化珪素半導体装置の効果について説明する。
本実施の形態の炭化珪素半導体装置とは異なり寄生チャネルストッパ領域３５が形成されていない炭化珪素半導体装置においては、第２ウェル領域３１よりも不純物濃度が低い電界緩和層３３が設けられた領域で、オフ時、すなわち、ゲート電極に正電圧（ＭＯＳＦＥＴに電流を流すための電圧）が印加されていないときに、電界緩和層３３の表層に寄生ｎ型チャネルが形成され、ドレイン電極８４から第３離間領域２３、寄生ｎ型チャネル、第２コンタクトホール９１を介してソース電極８０に通じるリーク経路が形成される場合がある。その結果、炭化珪素半導体装置のリーク電流が大きくなったり、耐圧が保持できなくなったりする場合がある。この現象は、第２ウェル領域３１がソース電極８０とオーミック接続されていないときに、より発生し易くなる。
特に、ターンオフスイッチング時に、第２ウェル領域３１とドリフト層２０からなるｐｎ接合を介して第２ウェル領域３１に変位電流が流入する際に、ソース電極８０とオーミック接続されていない第２ウェル領域３１の電位が上昇し、第２ウェル領域３１の電子の対するポテンシャルが低下したときに、前述のリーク経路が発生し易くなる。
これに対して、本実施の形態の炭化珪素半導体装置においては、電界緩和層３３の一部のうち第２コンタクトホール９１と第３離間領域２３との間に電界緩和層３３および第２ウェル領域３１よりの不純物濃度が高い寄生チャネルストッパ領域３５を形成しているので、寄生チャネルストッパ領域３５部分で寄生ｎ型チャネルが途切れ、前述のリーク電流の発生が抑制される。そのため、ターンオフスイッチング時に第２ウェル領域３１の電位が上昇した場合においても、リーク電流の発生を抑制でき、より信頼性の高い炭化珪素半導体装置を得ることができる。
なお、寄生チャネルストッパ領域３５は、上部にゲート絶縁膜５０を介してゲート電極６０が形成されていない領域に形成された方が、寄生チャネルストッパ領域３５とゲート電極６０との間の絶縁膜に高電界が印加されず、信頼性がより高くなる。
実施の形態６．
実施の形態１〜５の炭化珪素半導体装置の終端領域では、原則として活性領域内の第１ウェル領域３０と終端構造の第２ウェル領域３１とは離間していて、第２ウェル領域３１はソース電極８０とオーミック接続されていなものについて主に説明したが、本実施の形態では、終端構造の第２ウェル領域３１が補助接続領域３４を経由して第１ウェル領域３０の一部と接続している。その他の構成については、実施の形態１〜５と同様であるので、詳しい説明は省略する。
図１３は、本実施の形態の炭化珪素半導体装置の平面模式図であるが、図１３において、活性領域の第１ウェル領域３０と終端領域の第２ウェル領域３１とが、第２導電型の補助接続領域３４を介して接続されている。図１３は、実施の形態１に適用した場合の図である。
第２導電型の補助接続領域３４は、イオン注入マスクを変更することにより、第２ウェル領域３１形成と同時に形成すればよい。
活性領域の第１ウェル領域３０と終端構造の第２ウェル領域３１とが完全に分離され、第２ウェル領域３１が完全にフローティングな状態の場合、条件や構造によっては、第２ウェル領域３１がチャージアップして、第２ウェル領域３１上の絶縁膜が絶縁破壊される可能性があった。
本実施の形態の炭化珪素半導体装置によれば、第２ウェル領域３１が補助接続領域３４を介して接続されており、第２ウェル領域３１上の絶縁膜の絶縁破壊をより確実なものにでき、より信頼性を高めることができる。
このとき、図１３の炭化珪素半導体装置の各辺中央近傍の補助接続領域３４に近い領域では、第３離間領域２３を介さず補助接続領域３４を通る電流が流れるため、耐圧劣化が起こる可能性がある。これに対して、図１２の炭化珪素半導体装置の各コーナー部近傍の補助接続領域３４に近い領域では、実施の形態１で説明したように、第２ウェル領域３１を平面横方向に長く電流が流れ、第２ウェル領域３１のシート抵抗による電圧降下が生じ、バイポーラ通電が抑制される。
実施の形態１の図４の構造では、第１ウェル領域３０と第２ウェル領域３１とを多くの箇所で接続したが、本実施の形態では、第１ウェル領域３０と第２ウェル領域３１との接続箇所を限定したため、耐圧劣化が生じる可能性がある箇所も少なくなる。したがって、バイポーラ電流が第２ウェル領域３１に流れることによる耐圧劣化も限られたものになる。
このように、本実施の形態の炭化珪素半導体装置によれば、第２ウェル領域３１がフローティングになることにより発生する絶縁破壊の可能性を低減させ、かつ、第２ウェル領域３１がバイポーラ通電することによる信頼性低下を最小限にすることができる。
なお、補助接続領域３４を設ける領域は、第３離間領域２３が形成された長さに対して短い方がよく、例えば第３離間領域２３が形成された長さの１／１０以下などにすればよい。このようにすることで、耐圧劣化が生じる可能性を約１／１０以下に低減し、素子の信頼性を格段に高めることができる。
なお、ｎ型（第１導電型）不純物としてＮを用いたが、リンまたはヒ素であってもよい。ｐ型（第２導電型）不純物としてＡｌを用いたが、ホウ素またはガリウムであってもよい。
また、実施の形態１〜６で説明したＭＯＳＦＥＴにおいては、ゲート絶縁膜５０は、必ずしも酸化珪素などの酸化膜である必要はなく、酸化膜以外の絶縁膜、または、酸化膜以外の絶縁膜と酸化膜とを組み合わせたものであってもよい。また、ゲート絶縁膜５０として炭化珪素を熱酸化した酸化珪素を用いたが、ＣＶＤ法による堆積膜の酸化珪素であってもよい。さらに、本発明は、スーパージャンクション構造を有するＭＯＳＦＥＴにも用いることができる。
また、上記実施形態では、ゲート絶縁膜５０を有するＭＯＳＦＥＴについて説明したが、ユニポーラデバイスであれば本発明を適用することができ、例えば、ゲート絶縁膜５０を有しないＪＦＥＴ（Ｊｕｎｃｔｉｏｎ ＦＥＴ）やＭＥＳＦＥＴ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）にも本発明を用いることができる。
さらに、上記実施形態では、ソース側のオーミック電極７０と第１ショットキ電極７１とが分離して作製されているが、同一材料で連続して形成されてもよいし、別材料で連続していてもよい。
また、第１ショットキ電極７１と第２ショットキ電極７３についても同一材料で形成されてもよいし、別材料で形成されてもよい。
また、上記実施形態では、結晶構造、主面の面方位、オフ角および各注入条件等、具体的な例を用いて説明したが、これらの数値範囲に適用範囲が限られるものではない。
実施の形態７．
本実施の形態は、上述した実施の形態１〜６にかかる炭化珪素半導体装置を電力変換装置に適用したものである。本発明は特定の電力変換装置に限定されるものではないが、以下、実施の形態７として、三相のインバータに本発明を適用した場合について説明する。
図１４は、本実施の形態にかかる電力変換装置を適用した電力変換システムの構成を示すブロック図である。
図１４に示す電力変換システムは、電源１００、電力変換装置２００、負荷３００から構成される。電源１００は、直流電源であり、電力変換装置２００に直流電力を供給する。電源１００は種々のもので構成することが可能であり、例えば、直流系統、太陽電池、蓄電池で構成することができるし、交流系統に接続された整流回路やＡＣ／ＤＣコンバータで構成することとしてもよい。また、電源１００を、直流系統から出力される直流電力を所定の電力に変換するＤＣ／ＤＣコンバータによって構成することとしてもよい。
電力変換装置２００は、電源１００と負荷３００の間に接続された三相のインバータであり、電源１００から供給された直流電力を交流電力に変換し、負荷３００に交流電力を供給する。電力変換装置２００は、図１６に示すように、直流電力を交流電力に変換して出力する主変換回路２０１と、主変換回路２０１の各スイッチング素子を駆動する駆動信号を出力する駆動回路２０２と、駆動回路２０２を制御する制御信号を駆動回路２０２に出力する制御回路２０３とを備えている。
負荷３００は、電力変換装置２００から供給された交流電力によって駆動される三相の電動機である。なお、負荷３００は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車や電気自動車、鉄道車両、エレベーター、もしくは、空調機器向けの電動機として用いられる。
以下、電力変換装置２００の詳細を説明する。主変換回路２０１は、スイッチング素子と還流ダイオードを備えており（図示せず）、スイッチング素子がスイッチングすることによって、電源１００から供給される直流電力を交流電力に変換し、負荷３００に供給する。主変換回路２０１の具体的な回路構成は種々のものがあるが、本実施の形態にかかる主変換回路２０１は２レベルの三相フルブリッジ回路であり、６つのスイッチング素子とそれぞれのスイッチング素子に逆並列された６つの還流ダイオードから構成することができる。主変換回路２０１の各スイッチング素子には、上述した実施の形態１〜６のいずれかにかかる炭化珪素半導体装置を適用する。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路２０１の３つの出力端子は、負荷３００に接続される。
駆動回路２０２は、主変換回路２０１のスイッチング素子を駆動する駆動信号を生成し、主変換回路２０１のスイッチング素子の制御電極に供給する。具体的には、後述する制御回路２０３からの制御信号に従い、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以上の電圧信号（オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以下の電圧信号（オフ信号）となる。
制御回路２０３は、負荷３００に所望の電力が供給されるよう主変換回路２０１のスイッチング素子を制御する。具体的には、負荷３００に供給すべき電力に基づいて主変換回路２０１の各スイッチング素子がオン状態となるべき時間（オン時間）を算出する。例えば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するＰＷＭ制御によって主変換回路２０１を制御することができる。そして、各時点においてオン状態となるべきスイッチング素子にはオン信号を、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、駆動回路２０２に制御指令（制御信号）を出力する。駆動回路２０２は、この制御信号に従い、各スイッチング素子の制御電極にオン信号又はオフ信号を駆動信号として出力する。
本実施の形態に係る電力変換装置では、主変換回路２０１のスイッチング素子として実施の形態１〜６にかかる炭化珪素半導体装置を適用するため、低損失、かつ、高速スイッチングの信頼性を高めた電力変換装置を実現することができる。
本実施の形態では、２レベルの三相インバータに本発明を適用する例を説明したが、本発明は、これに限られるものではなく、種々の電力変換装置に適用することができる。本実施の形態では、２レベルの電力変換装置としたが３レベルやマルチレベルの電力変換装置であっても構わないし、単相負荷に電力を供給する場合には単相のインバータに本発明を適用しても構わない。また、直流負荷等に電力を供給する場合にはＤＣ／ＤＣコンバータやＡＣ／ＤＣコンバータに本発明を適用することも可能である。
また、本発明を適用した電力変換装置は、上述した負荷が電動機の場合に限定されるものではなく、例えば、放電加工機やレーザー加工機、又は誘導加熱調理器や非接触給電システムの電源装置として用いることもでき、さらには太陽光発電システムや蓄電システム等のパワーコンディショナーとして用いることも可能である。
１０ 半導体基板、２０ ドリフト層、２１ 第１離間領域、２２ 第２離間領域、２３ 第３離間領域、２４ 第４離間領域、３０ 第１ウェル領域、３１ 第２ウェル領域、３２ コンタクト領域、３３ 電界緩和層、３４ 補助接続領域、３５ 寄生チャネルストッパ領域、３７ ＪＴＥ領域、４０ ソース領域、４５ 炭化珪素導電性層、４９ チャネルエピ層、５０ ゲート絶縁膜、５１ フィールド絶縁膜、５３ 絶縁層、５５ 層間絶縁膜、６０ ゲート電極、７０ オーミック電極、７１ 第１ショットキ電極、７３ 第２ショットキ電極、８０ ソース電極，ソースパッド、８１ ゲートパッド、８２ ゲート配線、８４ ドレイン電極、９０ 第１コンタクトホール、９１ 第２コンタクトホール、９２ 第２ウェル領域コンタクトホール、９５ ゲートコンタクトホール、１００ 電源、２００、電力変換装置、２０１ 主変換回路、２０２ 駆動回路、２０３ 制御回路、３００ 負荷。

Claims (10)

  1. 第１導電型の炭化珪素の半導体基板と、
    前記半導体基板上に形成された第１導電型のドリフト層と、
    前記ドリフト層の表層に複数設けられた第２導電型の第１ウェル領域と、
    前記第１ウェル領域の表面から前記ドリフト層に至るまで前記第１ウェル領域に隣接して形成された第１導電型の第１離間領域と、
    前記第１ウェル領域の表層部に形成された第１導電型のソース領域と、
    前記第１離間領域上に設けられ、前記第１離間領域とショットキ接合する第１ショットキ電極と、
    前記第１ウェル領域上に設けられたオーミック電極と、
    前記第１ウェル領域と別に前記ドリフト層の表層に設けられた第２導電型の第２ウェル領域と、
    前記第１ウェル領域上および前記第２ウェル領域上に形成されたゲート絶縁膜と、
    前記第１ウェル領域上および前記第２ウェル領域上の前記ゲート絶縁膜上に形成されたゲート電極と、
    前記ゲート電極と接続され、前記第２ウェル領域の上方に形成されたゲートパッドと、
    前記第１ショットキ電極、および、前記オーミック電極に電気的に接続され、前記第２ウェル領域と非オーミック接続されたソース電極と、
    前記第２ウェル領域の表層部で前記ゲート絶縁膜を介して前記ゲート電極と対向する箇所に形成された、前記第２ウェル領域より第２導電型の不純物濃度が低い電界緩和層と
    を備えたことを特徴とする炭化珪素半導体装置。
  2. 第１導電型の炭化珪素の半導体基板と、
    前記半導体基板上に形成された第１導電型のドリフト層と、
    前記ドリフト層表層に複数設けられた第２導電型の第１ウェル領域と、
    前記第１ウェル領域の表層部に形成された第１導電型のソース領域と、
    前記ソース領域が形成されていない前記第１ウェル領域の表面上に形成された前記ソース領域より第１導電型の不純物濃度が低い、第１導電型のチャネルエピ層と、
    前記第１ウェル領域上に設けられたオーミック電極と、
    前記第１ウェル領域と別に前記ドリフト層の表層に設けられた第２導電型の第２ウェル領域と、
    前記第１ウェル領域上および前記第２ウェル領域上に形成されたゲート絶縁膜と、
    前記第１ウェル領域上および前記第２ウェル領域上の前記ゲート絶縁膜上に形成されたゲート電極と、
    前記ゲート電極と接続され、前記第２ウェル領域の上方に形成されたゲートパッドと、
    前記オーミック電極に電気的に接続され、前記第２ウェル領域と非オーミック接続されたソース電極と、
    前記第２ウェル領域の表層部で前記ゲート絶縁膜を介して前記ゲート電極と対向する箇所に形成された、前記第２ウェル領域より第２導電型の不純物濃度が低い電界緩和層と
    を備えたことを特徴とする炭化珪素半導体装置。
  3. 前記第１ウェル領域と前記第２ウェル領域が離間している
    ことを特徴とする請求項１または２に記載の炭化珪素半導体装置。
  4. 前記第２ウェル領域の全領域の上層部に前記電界緩和層を備えたことを特徴とする
    請求項１から３のいずれか１項に記載の炭化珪素半導体装置。
  5. 前記電界緩和層を備えた前記第２ウェル領域の第２不純物濃度プロファイルが前記第１ウェル領域の第２不純物濃度プロファイルと同じであることを特徴とする請求項４に記載の炭化珪素半導体装置。
  6. 前記第２ウェル領域の上層部で、上方に前記ゲート電極が形成された領域に対向する領域全域に前記電界緩和層を備えたことを特徴とする
    請求項１から３のいずれか１項に記載の炭化珪素半導体装置。
  7. 前記第２ウェル領域の平面方向の内部に第１導電型の第４離間領域を有し、前記第４離間領域上に前記第４離間領域と前記電界緩和層に跨って形成された第２ショットキ電極を備えることを特徴とする請求項１から６のいずれか１項に記載の炭化珪素半導体装置。
  8. 前記第２ウェル領域と前記ソース電極が非オーミック接続されたコンタクトホールと、
    前記第１ウェル領域と前記第２ウェル領域の間の第３離間領域と、
    前記コンタクトホールと前記第３離間領域の間の前記電界緩和層が形成された領域内にあり、前記第２ウェル領域および前記電界緩和層より第２導電型の不純物濃度が高い、第２導電型のチャネルストッパ領域を備えることを特徴とする請求項１から７のいずれか１項に記載の炭化珪素半導体装置。
  9. 前記第１ウェル領域の表層部に前記オーミック電極と接して形成され、前記第１ウェル領域よりも第２導電型の不純物濃度が高い、第２導電型のコンタクト領域をさらに備え、
    前記コンタクト領域の第２導電型不純物濃度が前記チャネルストッパ領域の第２導電型不純物濃度と同じであることを特徴とする請求項８に記載の炭化珪素半導体装置。
  10. 請求項１から９のいずれか１項に記載の炭化珪素半導体装置を有し、入力される電力を変換して出力する主変換回路と、
    前記炭化珪素半導体装置を駆動する駆動信号を前記炭化珪素半導体装置に出力する駆動回路と、
    前記駆動回路を制御する制御信号を前記駆動回路に出力する制御回路と、を備えた電力変換装置。
JP2019561117A 2017-12-19 2018-12-18 炭化珪素半導体装置および電力変換装置 Active JP6873273B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2017242642 2017-12-19
JP2017242642 2017-12-19
PCT/JP2018/046591 WO2019124384A1 (ja) 2017-12-19 2018-12-18 炭化珪素半導体装置および電力変換装置

Publications (2)

Publication Number Publication Date
JPWO2019124384A1 JPWO2019124384A1 (ja) 2020-07-02
JP6873273B2 true JP6873273B2 (ja) 2021-05-19

Family

ID=66994115

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019561117A Active JP6873273B2 (ja) 2017-12-19 2018-12-18 炭化珪素半導体装置および電力変換装置

Country Status (5)

Country Link
US (1) US11508840B2 (ja)
JP (1) JP6873273B2 (ja)
CN (1) CN111480239B (ja)
DE (1) DE112018006467B4 (ja)
WO (1) WO2019124384A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6976489B2 (ja) * 2019-09-06 2021-12-08 三菱電機株式会社 炭化珪素半導体装置および電力変換装置
WO2021245992A1 (ja) * 2020-06-04 2021-12-09 三菱電機株式会社 半導体装置および電力変換装置
CN117461143A (zh) 2021-06-14 2024-01-26 三菱电机株式会社 碳化硅半导体装置以及使用碳化硅半导体装置的电力变换装置

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2373634B (en) 2000-10-31 2004-12-08 Fuji Electric Co Ltd Semiconductor device
JP5011612B2 (ja) * 2000-10-31 2012-08-29 富士電機株式会社 半導体装置
JP2003017701A (ja) 2001-07-04 2003-01-17 Denso Corp 半導体装置
US8319282B2 (en) * 2010-07-09 2012-11-27 Infineon Technologies Austria Ag High-voltage bipolar transistor with trench field plate
CN103180959B (zh) 2010-10-29 2014-07-23 松下电器产业株式会社 半导体元件及其制造方法
JP2012216705A (ja) 2011-04-01 2012-11-08 Sanken Electric Co Ltd 半導体装置
JP5815882B2 (ja) 2012-09-06 2015-11-17 三菱電機株式会社 半導体装置
US9029874B2 (en) 2012-09-13 2015-05-12 Panasonic Intellectual Property Management Co., Ltd. Semiconductor device having a first silicon carbide semiconductor layer and a second silicon carbide semiconductor layer
JP2014138048A (ja) * 2013-01-16 2014-07-28 Sumitomo Electric Ind Ltd 炭化珪素半導体装置
JP2014175412A (ja) 2013-03-07 2014-09-22 Toshiba Corp 半導体基板及び半導体装置
DE112014001838B4 (de) 2013-04-03 2024-09-26 Mitsubishi Electric Corporation Halbleitervorrichtung mit zwei Schottky-Übergängen
JP5735611B2 (ja) 2013-11-01 2015-06-17 ローム株式会社 ＳｉＣ半導体装置
CN106688103B (zh) * 2014-10-01 2019-09-20 三菱电机株式会社 半导体装置
JP2018120879A (ja) * 2015-06-04 2018-08-02 三菱電機株式会社 半導体装置および半導体装置の製造方法
DE112017001788B4 (de) * 2016-03-30 2024-05-08 Mitsubishi Electric Corporation Halbleitereinheit, Verfahren zur Herstellung derselben und Leistungswandler
DE112016006723T5 (de) 2016-04-11 2018-12-20 Mitsubishi Electric Corporation Halbleitereinrichtung
WO2018155553A1 (ja) 2017-02-24 2018-08-30 三菱電機株式会社 炭化珪素半導体装置および電力変換装置
US10991822B2 (en) 2017-02-24 2021-04-27 Mitsubishi Electric Corporation Silicon carbide semiconductor device having a conductive layer formed above a bottom surface of a well region so as not to be in ohmic connection with the well region and power converter including the same

Also Published As

Publication number Publication date
DE112018006467T5 (de) 2020-09-03
US11508840B2 (en) 2022-11-22
US20200321462A1 (en) 2020-10-08
WO2019124384A1 (ja) 2019-06-27
CN111480239A (zh) 2020-07-31
DE112018006467B4 (de) 2022-11-17
CN111480239B (zh) 2023-09-15
JPWO2019124384A1 (ja) 2020-07-02

Similar Documents

Publication Publication Date Title
JP6929404B2 (ja) 炭化珪素半導体装置および電力変換装置
JP7041086B2 (ja) 炭化珪素半導体装置および電力変換装置
JP6933274B2 (ja) 炭化珪素半導体装置および電力変換装置
JP7068916B2 (ja) 炭化珪素半導体装置、電力変換装置、および炭化珪素半導体装置の製造方法
JP6874158B2 (ja) 炭化珪素半導体装置および電力変換装置
JP6611960B2 (ja) 炭化珪素半導体装置および電力変換装置
WO2021014570A1 (ja) 炭化珪素半導体装置、電力変換装置および炭化珪素半導体装置の製造方法
JP6873273B2 (ja) 炭化珪素半導体装置および電力変換装置
JP7004117B1 (ja) 炭化珪素半導体装置および電力変換装置
JP6976489B2 (ja) 炭化珪素半導体装置および電力変換装置
JP7094439B2 (ja) 炭化珪素半導体装置および電力変換装置
WO2022070317A1 (ja) 炭化珪素半導体装置の製造方法、炭化珪素半導体装置および電力変換装置の製造方法
JP7573747B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置を用いた電力変換装置
CN118825069A (zh) 半导体装置、电力转换装置以及半导体装置的制造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200107

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210323

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210420

R150 Certificate of patent or registration of utility model

Ref document number: 6873273

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250