JPWO2020090601A1 - 半導体パッケージ用配線基板及び半導体パッケージ用配線基板の製造方法 - Google Patents

Abstract

インターポーザを備えたＦＣ−ＢＧＡ用配線基板の収率の低下を抑制し、半導体チップを良好に実装することが可能であり、高い信頼性を備えた配線基板を提供する。インターポーザ３がＦＣ−ＢＧＡ用配線基板１に接合されてなる半導体パッケージ用配線基板において、インターポーザの厚さは１０μｍ〜１０００μｍであり、インターポーザのＦＣ−ＢＧＡ用配線基板側とは反対側の面には、半導体チップ４と接続する半導体チップ接続用パッド１４が備えられており、半導体チップ接続用パッドは、最表面にＡｕ層を備えた金属材料からなる積層体であり、そのＡｕ層の表面は、周囲の絶縁樹脂１５の表面より０．３〜５．０μｍの範囲で窪んだ凹部内に設けられている。

Description

本発明は、半導体パッケージ用配線基板とその製造方法に関する。

近年、半導体装置の高速、高集積化が進む中で、ＦＣ−ＢＧＡ（Ｆｌｉｐ Ｃｈｉｐ−Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）用配線基板に対しても、半導体チップと接続するための接続端子の狭ピッチ化や配線の微細化が求められている。

一方、ＦＣ−ＢＧＡ用配線基板とマザーボードとの接続は、従来とほぼ変わらない広めのピッチを持つ接続端子での接続が要求されている。

この半導体チップと接続するための接続端子の狭ピッチ化と配線の微細化に対応するため、シリコンウェハなどを使ったシリコン基板上に配線を形成したチップ接続用の基板（シリコンインターポーザとも称す。）をＦＣ−ＢＧＡ用配線基板に接続する技術が、特許文献１に開示されている。また、ＦＣ−ＢＧＡ用配線基板の表面を化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）等で平坦化してから微細配線を形成する技術が、特許文献２に開示されている。

シリコンインターポーザを用いる場合、基板表面の平坦性が良好であるため微細配線を形成する上で優れている。しかしシリコンインターポーザは、シリコンウェハを使用して、半導体製造工程の前工程用の設備を用いて製造されるため、コスト高の問題が指摘されている。具体的には、シリコンウェハは形状、サイズに制限があることから、１枚のウェハから作製できるインターポーザの数が抑えられ、加えて製造設備も高価であるため、シリコンインターポーザの製造コストは一般的に高くなる。また、シリコンウェハが半導体であることから、伝送特性も劣化するという問題もある。

これに対し、特許文献２に開示されたように、ＦＣ−ＢＧＡ用配線基板の平坦化を行い、その上に微細配線層を形成する技術によれば、伝送特性劣化の問題は回避できる。しかしながら、ＦＣ−ＢＧＡ用配線基板の製造歩留りに加え、難易度の高い微細配線層形成工程の歩留りが比較的低いことから、それらの掛け算となるトータルの歩留りは著しく悪いという問題がある。また、ＦＣ−ＢＧＡ用配線基板の反りや歪みによる半導体チップの実装不良の問題もあった。

また、一般的な半導体チップとＦＣ−ＢＧＡ用配線基板の実装工程で、図６に示す様に、ＦＣ−ＢＧＡ用配線基板に、半田３０からなる突起電極によって銅ピラーなどの半導体チップ接合部３１を接合する際に、半田３０がＦＣ−ＢＧＡ用配線基板の面に平行方向に拡がるため、銅ピラーなどの半導体チップ接合部３１と半田３０の接続面積が低下するという問題がある。また、半田３０が平行方向に拡がることによって隣接する半導体チップ接合部３１の半田との接触により、もしくは例え接触が無い場合でもイオンマイグレーションによって短絡が生じるおそれがあった。

例えば、現在のハイバンドメモリ（ＨＢＭ）の仕様に於いては、半導体チップ実装を行う側のインターポーザでは５５μｍピッチの狭ピッチチップ実装に対応する必要がある。狭ピッチチップ実装では熱圧着（ＴＣＢ：Ｔｈｅｒｍａｌ Ｃｏｍｐｒｅｓｓｉｏｎ Ｂｏｎｄｉｎｇ）が用いられるため、熱と圧力によって、銅ピラー上の半田はＦＣ−ＢＧＡ用配線基板の面と平行方向に拡がり（図６参照）、他の銅ピラーなどの接続部と接触し、短絡することにより、大きく収率が低下するおそれがある。

特開２００２―２８０４９０号公報 特開２０１４―２２５６７１号公報

本発明は、上記問題点に鑑みてなされたものであり、半導体パッケージの収率低下を抑制し、半導体チップを良好に実装することが可能であり、且つ高い接続信頼性を兼ね備えた半導体パッケージ用配線基板及びその製造方法を提供することを課題とする。

上記の課題を解決する手段として、本発明による、絶縁樹脂層と配線層とを形成したビルドアップ層からなる第２配線基板が第１配線基板に接合されてなる半導体パッケージ用配線基板において、
前記第２配線基板の厚さは１０μｍ〜１０００μｍであり、
前記第１配線基板と前記第２配線基板とは、前記第２配線基板の前記第１配線基板側に備えられたパッドに形成された突起電極を介して電気的に接続され、且つ両者間には絶縁性の接着剤が付与されており、
前記第２配線基板の前記第１配線基板とは反対側の面には、半導体チップと接続する半導体チップ接続用パッドと、絶縁樹脂とが備えられており、
前記半導体チップ接続用パッドは、最表面に金層を備えた金属材料からなる積層体であり、且つ前記最表面は、前記絶縁樹脂の表面に形成された凹部内で露出している。

本発明によれば、半導体パッケージの収率低下を抑制し、半導体チップを良好に実装することが可能であり、且つ高い接続信頼性を兼ね備えた半導体パッケージ用配線基板及びその製造方法を提供することが可能になる。

図１は、本発明の一実施形態に係る半導体パッケージ用配線基板に半導体チップを実装した例を示す断面図である。 図２は、本発明の一実施形態に係る半導体パッケージ用配線基板に半導体チップを実装した配線基板と半導体チップとの接続部の一部を拡大して示めした断面図である。 図３Ａは、本発明の一実施形態に係るキャリア基板上に形成された状態のインターポーザの一例を示す断面図である。 図３Ｂは、図３Ａの部分的拡大図である。 図４は、本発明の一実施形態に係るキャリア基板付きインターポーザをＦＣ−ＢＧＡ用配線基板に接合し、両者の接合により形成された隙間にインターポーザ用アンダーフィルを充填・硬化後、キャリア基板をインターポーザから剥離した状態の一例を示す断面図である。 図５Ａは、本発明の一実施形態に係る配線基板の一連の製造工程を説明する断面図である。 図５Ｂは、本発明の一実施形態に係る配線基板の一連の製造工程を説明する断面図である。 図５Ｃは、本発明の一実施形態に係る配線基板の一連の製造工程を説明する断面図である。 図５Ｄは、本発明の一実施形態に係る配線基板の一連の製造工程を説明する断面図である。 図５Ｅは、本発明の一実施形態に係る配線基板の一連の製造工程を説明する断面図である。 図５Ｆは、本発明の一実施形態に係る配線基板の一連の製造工程を説明する断面図である。 図５Ｇは、本発明の一実施形態に係る配線基板の一連の製造工程を説明する断面図である。 図５Ｈは、本発明の一実施形態に係る配線基板の一連の製造工程を説明する断面図である。 図５Ｉは、本発明の一実施形態に係る配線基板の一連の製造工程を説明する断面図である。 図５Ｊは、本発明の一実施形態に係る配線基板の一連の製造工程を説明する断面図である。 図５Ｋは、本発明の一実施形態に係る配線基板の一連の製造工程を説明する断面図である。 図５Ｌは、本発明の一実施形態に係る配線基板の一連の製造工程を説明する断面図である。 図５Ｍは、本発明の一実施形態に係る配線基板の一連の製造工程を説明する断面図である。 図５Ｎは、本発明の一実施形態に係る配線基板の一連の製造工程を説明する断面図である。 図５Ｏは、本発明の一実施形態に係る配線基板の一連の製造工程を説明する断面図である。 図５Ｐは、本発明の一実施形態に係る配線基板の一連の製造工程を説明する断面図である。 図５Ｑは、本発明の一実施形態に係る配線基板の一連の製造工程を説明する断面図である。 図５Ｒは、本発明の一実施形態に係る配線基板の一連の製造工程を説明する断面図である。 図５Ｓは、本発明の一実施形態に係る配線基板の一連の製造工程を説明する断面図である。 図５Ｔは、本発明の一実施形態に係る配線基板の一連の製造工程を説明する断面図である。 図６は、従来の一実施形態に係る半導体パッケージ用配線基板に半導体チップを実装した配線基板と半導体チップとの接続部の一部を拡大して示した断面図である。

以下に、本発明の一実施形態に係る配線基板について図面を参照して説明する。ただし、以下に説明する各図において相互に対応する部分については同一符号を付し、重複部分においては説明を適宜省略する。また、各図面は説明を容易にするために適宜誇張して表現している場合がある。
さらに、本発明の一実施形態は、本発明の技術的思想を具体化するための構成を例示するものであって、各部の材質、形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された請求項が規定する技術的範囲内において、適宜変更を加えることができる。

＜半導体パッケージ用配線基板＞
以下、図面を参照しつつ、本発明の半導体パッケージ用配線基板の実施形態を説明する。

（半導体パッケージ）
まず、本実施形態の半導体パッケージ用配線基板に半導体チップを実装した半導体パッケージについて説明する。
図１は、半導体パッケージ用配線基板１００に半導体チップ４を実装した半導体パッケージ５０の一例を示す断面図である。

本発明の一実施形態に係る半導体パッケージ５０は、ＦＣ−ＢＧＡ用配線基板（第１配線基板ともいう）１の一方の面に、樹脂層と配線層が交互に積層されてなるビルドアップ配線層（ビルドアップ層ともいう）のみで形成された微細配線層を備えた薄いインターポーザ（第２配線基板ともいう）３が、半田バンプ２４または銅ポスト（銅ピラー）または金バンプなどの突起電極を介して接合されている。また、ＦＣ−ＢＧＡ用配線基板１とインターポーザ３との隙間には、絶縁性樹脂からなる接着剤であるインターポーザ用アンダーフィル２が充填されて硬化している。さらにインターポーザ３の、ＦＣ−ＢＧＡ用配線基板１とは逆側の面に、半導体チップ４が銅ピラーなどからなる半導体チップ接合部３１を介して接合され、半導体チップ４とインターポーザ３との隙間には、絶縁性樹脂からなる接着剤である半導体チップ用アンダーフィル３２が充填されて硬化している。

本実施形態の半導体パッケージ用配線基板１００では、図２に示すように、半導体チップ接続用パッド１４は、その表面にＡｕ（金）層が設けられ、且つ絶縁樹脂１５の周囲表面に設けられた凹部内にて露出しており、凹部の周囲の表面より０．３μｍ以上、５．０μｍ以下（好ましくは、０．５μｍ以上、３．０μｍ以下）の範囲（深さｄ）で凹んだパッド部となる。この半導体パッケージ用配線基板１００のインターポーザ３側は、半導体チップ４の半導体チップ接合部３１である銅ピラー、銅ポストなどを介して接続される。また、半導体チップ接続用パッド１４と半導体チップ４の隙間にアンダーフィル３２を充填し、硬化させることによって、図１に示すような半導体パッケージ５０を得ることができる。

（アンダーフィル）
アンダーフィル２は、ＦＣ−ＢＧＡ用配線基板１とインターポーザ３とを固定及び封止するために用いられる接着材料である。アンダーフィル２としては、例えば、エポキシ樹脂、ウレタン樹脂、シリコン樹脂、ポリエステル樹脂、オキセタン樹脂、及びマレイミド樹脂の１種又はこれらの樹脂の２種類以上が混合された樹脂に、フィラーとしてのシリカ、酸化チタン、酸化アルミニウム、酸化マグネシウム、又は酸化亜鉛等が加えられた材料が用いられる。アンダーフィル２は、液状の樹脂を充填させることで形成してもよい。また、アンダーフィル２の代わりに絶縁性の接着部材として異方性導電フィルム（ＡＣＦ）、または接着及び絶縁の機能を同時に持つフィルム状接続材料（ＮＣＦ）を用いることでＦＣ−ＢＧＡ用配線基板１とインターポーザ３とを固定し、これら隙間を封止してもよい。

アンダーフィル３２は、半導体チップ４とインターポーザ３とを固定及び封止するために用いられる接着剤であり、アンダーフィル２と同様の材料で構成される。なお、この場合も、アンダーフィル３２の代わりに、異方性導電フィルム（ＡＣＦ）または、フィルム状接続材料（ＮＣＦ）を用いてもよい。

（インターポーザの配線ピッチ）
インターポーザ３における半導体チップ４と接合される部分の配線ピッチは、半導体チップ４とＦＣ−ＢＧＡ用配線基板１とを直接接合する場合の、ＦＣ−ＢＧＡ用配線基板１における半導体チップ４と接合される部分の配線ピッチよりも狭くなっている。すなわち、インターポーザ３の半導体チップ４を実装する面における配線ピッチは、ＦＣ−ＢＧＡ用配線基板１に半導体チップ４を直接的に接合する場合のＦＣ−ＢＧＡ用配線基板１の配線ピッチより微細な配線となっている。

（半導体チップ接合部）
図２および図５Ｔは、図１における本実施形態に係る半導体パッケージ用配線基板１００に半導体チップ４を実装した半導体パッケージ用配線基板１００と半導体チップ４との接合部の一例を拡大して示す断面図である。半導体チップ４と接合されるパッド部（半導体チップ接続用パッド１４）は、絶縁樹脂１５の凹部内において、０．３μｍ以上、５．０μｍ以下の範囲（深さｄ）で、凹部周囲の絶縁樹脂１５より凹んだ位置で露出している。このため、半導体チップ４を実装したときに、銅ピラーや銅ポストなどの半導体チップ接合部３１を半田が這い上がり、これが半田によって被覆され、保護される。半導体チップ接合部３１を半田が這い上がり、半導体チップ接合部３１が半田によって保護され、また接触面積が増加するため、接続信頼性が向上する。また、ＦＣ−ＢＧＡ用配線基板１の面と平行な方向に半田が拡がって行く事を抑制することができるため、隣接する半導体チップ接合部３１間の短絡事象が抑制され、高い生産歩留りを実現する事ができる。

例えば、現在のハイバンドメモリ（ＨＢＭ）の仕様に対応するためには、インターポーザ３では配線幅を２μｍ以上、６μｍ以下にする必要がある。特性インピーダンスを５０Ωに合わせるためには、配線幅を２μｍ、配線高さを２μｍとすると、配線間の絶縁膜厚は２.５μｍとなり、配線も含めた１層の厚さは４.５μｍとなる。この厚さで５層のインターポーザ３を形成する場合、インターポーザ３は、総厚２５μｍ程度と非常に薄いインターポーザとなる。

（キャリア基板付きインターポーザ）
図３Ａは、キャリア基板５上に、インターポーザを形成した状態を例示した断面図である。図３Ｂは、図３Ａの一部を拡大して例示した断面図である。
図３Ｂに示すように、非常に薄いインターポーザ３とＦＣ−ＢＧＡ用配線基板１との接合を、平坦性を確保した状態で行うためには、インターポーザ３である薄い配線層３ａを、後工程でキャリア基板５から分離するための剥離層６を形成したキャリア基板５上に形成し、キャリア基板付きインターポーザとする。キャリア基板５は、その表面の平坦性がシリコンウェハと同等レベルであり、熱膨張係数も小さいガラス基板を好適に使用することができるが、ガラス基板に限定する必要はない。

また、厚さが薄いインターポーザ３は、熱膨張率（ＣＴＥ：Ｃｏｅｆｆｉｃｉｅｎｔ ｏｆ Ｔｈｅｒｍａｌ Ｅｘｐａｎｓｉｏｎ）差による応力が小さいため、温度変化の影響は少ない。そのため、ＦＣ−ＢＧＡ用配線基板１と半導体チップ４とのＣＴＥ差による影響を低減し、接続信頼性を向上させることができる。

また、インターポーザ３は、厚さ１０μｍ以上、１００μｍ以下（好ましくは２０μｍ以上、５０μｍ以下）が好ましいが、１０００μｍ以下であれば、半導体パッケージ用配線基板１００の薄形効果を発揮することができる。特に厚さ１０μｍから２０μｍ程度で最も効果を発揮することができる。

（半導体パッケージ用配線基板）
キャリア基板５に形成されたインターポーザ３を、別に用意したＦＣ−ＢＧＡ用配線基板１にフリップチップ実装した後、ＦＣ−ＢＧＡ用配線基板１とインターポーザ３との隙間にアンダーフィル２を充填し、硬化させる。次に、図４に示す様に、キャリア基板５をインターポーザ３から取り除き、インターポーザ３の配線層３ａに形成された半導体チップ４との接合用の半導体チップ接続用パッド１４を露出させる。次に、半導体チップ接続用パッド１４の最上層のＮｉ層（厚さ０．３μｍ以上、５．０μｍ以下）を除去することで、０．３μｍ以上、５．０μｍ以下の凹みを備えたパッド部（半導体チップ接続用パッド１４）を形成することができる。更に、そのパッド部に半田バンプなどの突起電極を形成することによって、本実施形態に係る半導体パッケージ用配線基板１００が形成される。

上記手順で、厚さ１０μｍ以上、１０００μｍ以下の配線層３ａからなるインターポーザ３をＦＣ−ＢＧＡ用配線基板１に接合することによって、厚さ１０μｍ以上、１０００μｍ以下の薄いインターポーザ３を、ＦＣ−ＢＧＡ用配線基板１に平坦に接合することができる。

一般的にＦＣ−ＢＧＡ用配線基板は高剛性を備えており、半導体チップとのＣＴＥ差が大きい場合には、ヒートサイクル試験などの激しく温度が変化する環境下において、接合部が破壊され易い。しかし、同条件でも接合部の高さが高ければ、接合部が破壊されにくくなるという性質がある。

本実施形態に係る半導体パッケージ用配線基板１００では、ＦＣ−ＢＧＡ用配線基板１と、半導体チップ４とは、薄いインターポーザ３を介して接合されている。そのため、インターポーザ３が緩衝層となり、お互いのＣＴＥ差が影響しにくくなり、高い信頼性を確保することができる。

＜半導体パッケージ用配線基板の製造方法＞
次に図５Ａ〜５Ｔを参照して、本実施形態に係るインターポーザ３を備えた半導体パッケージ用配線基板１００の製造工程の一例を説明する。

本実施形態においては、キャリア基板５として、例えばガラス基板を用いることができる。ガラス基板は平坦性に優れており、配線層３ａの微細なパターン形成に適している。また、ガラス基板はＣＴＥが小さく歪みにくいことから、ＦＣ−ＢＧＡ用配線基板１と接合した時のパターン位置精度及び平坦性に優れている。

また、キャリア基板５としてガラス基板を用いる場合、ガラス基板の厚さは、製造プロセスにおける反りの発生を抑制する観点から厚い方が望ましく、例えば０．７ｍｍ以上、１．１ｍｍ以下程度の厚みが望ましい。また、使用可能なガラス基板のＣＴＥは３ｐｐｍ／℃以上、１５ｐｐｍ／℃以下であり、特にＦＣ−ＢＧＡ用配線基板、半導体チップのＣＴＥ差の観点から、９ｐｐｍ／℃程度のガラス基板を用いると望ましい。

また、キャリア基板５として、高価なシリコン基板ではなく、ガラス基板をはじめとした安価でシリコン基板並みの平坦性を備えた基板を利用することができるため、コスト削減を図ることができる。

図５Ａに示す様に、インターポーザ３となる配線基板を作製する。まず、キャリア基板５の一方の面に、後工程で、インターポーザ３をキャリア基板５から剥離可能とする剥離層６を形成する。

次いで、図５Ｂに示す様に、剥離層６の上に配線保護層７を形成する。配線保護層７は、後工程でキャリア基板５から剥離する際に配線層３ａを保護するための層である。配線保護層７は、エポキシ樹脂、アクリル樹脂、ウレタン樹脂、シリコン樹脂、ポリエステル樹脂、オキセタン樹脂の中から選択したいずれか１種又はこれらの樹脂から選択された２種類以上が混合された樹脂であり、キャリア基板５を剥離後に除去可能な樹脂であれば良い。配線保護層７の形成方法については、スピンコート、ラミネート等、樹脂の形態に応じて適宜選択すればよい。例えば、フィルム状のアクリル系樹脂を、ラミネート法を用いて形成することができる。

次いで、図５Ｃに示す様に、配線保護層７上にキャリアシード層１１を形成する。キャリアシード層１１は、スパッタ法や真空蒸着法などの薄膜形成技術を用いて形成することができる。キャリアシード層１１の構成については、チタン層と銅層（Ｔｉ／Ｃｕ）、クロム層と銅層（Ｃｒ／Ｃｕ）、ニッケルクロム層と銅層（ＮｉＣｒ／Ｃｕ）等、配線保護層７からこの順序で積層することができるが、用途に応じて適宜構成や厚みを設定して構わない。一例として、Ｔｉ：５０ｎｍ、Ｃｕ：３００ｎｍを積層することができる。配線保護層７上にキャリアシード層１１を形成することで、この上に電解銅めっきなどが可能となる。

次に図５Ｄに示すように、キャリアシード層１１上にレジストパターン１３を形成し、その開口部１３ａに電解めっきにより半導体チップ４との接続用の半導体チップ接続用パッド１４を形成する。電解めっきとしては、電解銅めっきを好適に使用する事ができるが、これに限定する必要はない。

図３Ｂおよび図４に示すように、インターポーザ３となる配線層３ａをＦＣ−ＢＧＡ用配線基板１と接合した後、キャリア基板５を剥離する。キャリア基板５の剥離後に、配線保護層７とキャリアシード層１１を除去する事により、半導体チップ接続用パッド１４を露出させる。この状態で、半導体チップ接続用パッド１４の表面がＡｕ（金）となるように、キャリアシード層１１から、ニッケル層、金層、ニッケル層、銅層（Ｎｉ／Ａｕ／Ｎｉ／Ｃｕ）またはニッケル層、金層、鉛層、ニッケル層、銅めっき（Ｎｉ／Ａｕ／Ｐｄ／Ｎｉ／銅めっき）の順に積層して形成する。ニッケル層を材料層とし、それ以外を金属層という。キャリアシード層１１上にＮｉめっきを０．３μｍ以上、５．０μｍ以下の膜厚で形成する事が好ましい。そうする事により、キャリア基板５を剥離後、そのＮｉめっきを除去することで、０．３μｍ以上、５．０μｍ以下の範囲で、絶縁樹脂１５を隔壁とした凹みである凹みパッド部を形成することができる。

その後、図５Ｅに示す様にレジストパターン１３を除去する。

次に、図５Ｆに示す様に、絶縁樹脂１５を形成する。絶縁樹脂１５は半導体チップ接続用パッド１４が絶縁樹脂１５の層内に埋没するように形成する。本実施形態では、絶縁樹脂１５を、感光性絶縁樹脂のエポキシ系樹脂をもちいてスピンコート法により形成する。感光性エポキシ樹脂は比較的低温で硬化することができ、この後の導通ビア形成後のキュア（硬化）による収縮が少なく、段差を抑えることが可能であり、さらにその後の微細パターン形成に優れている。絶縁樹脂１５としては、感光性のエポキシ系樹脂を用いてスピンコート法により形成する他、絶縁樹脂フィルムを真空ラミネータで圧縮キュアを行って形成することも可能であり、この場合は平坦性の良い絶縁膜を形勢することができる。露光工程で多少の段差が許容できるのであれば、ポリイミドを絶縁樹脂として用いても良い。

次に、図５Ｇ，５Ｈに示すように、半導体チップ接続用パッド１４に向かって導通ビア１７と配線２１を形成する。ここでは絶縁樹脂１５に感光性エポキシ系樹脂を使用しており、ＵＶ露光２５（図５Ｇ）及び現像を行うことにより、導通ビア１７と配線２１を形成するための感光性エポキシ系樹脂の除去パターンを形成する（図５Ｈ）。

その後、図５Ｉに示すように、酸素プラズマアッシング等で感光性エポキシ系樹脂が現像によって除去された部位における樹脂の残渣を除去した後、スパッタ装置、イオンプレーティング装置、真空蒸着装置などの真空成膜装置を用いてＴｉとＣｕを連続で成膜し、電解めっきのシード層１８を形成する。次に電解銅めっき処理を行い、シード層１８の上に銅めっき膜２０を形成する。

その後、図５Ｊに示すように、ＣＭＰもしくは表面研磨により絶縁樹脂１５が露出するまで銅めっき膜２０を研磨し、導通ビア１７と接続した配線２１を形成する。
絶縁樹脂１５にフィルム状樹脂やポリイミドを使用する場合、レーザ光照射によって導通ビア１７を形成し、レジストパターンを用いて配線２１を形成してもかまわない。
以上説明した工程を配線形成工程とし、積み重ね配線層数に合わせて、図５Ｆ〜図５Ｊに示した配線層の形成工程を繰り返すことにより、ビルドアップ配線層を形成することができる。
本実施形態によれば、キャリア基板５に対してビルドアップ配線層を順次形成しているため、製造工程上、配線層３ａにおける一つの配線２１及び導通ビア１７では、組み合わせるＦＣ−ＢＧＡ用配線基板１に接近する（アンダーフィル３２から遠ざかる）にしたがってその断面形状が大きくなり、例えば導通ビア１７は先太テーパ形状となる。これに対し、図６の構成では、製造工程上、導通ビア１７がアンダーフィル３２から離れる（不図示のＦＣ−ＢＧＡ用配線基板に近づく）に従って先細となるテーパ形状であり、この点で本実施形態のインターポーザ３とは区別できる。

最表面の配線２１としては、図５Ｋに示した様に、ＦＣ−ＢＧＡ配線基板と半田ボールなどの突起電極を介して接続するインターポーザ側のパッド２７を含む配線層が形成される。

次に、図５Ｋに示すように、インターポーザ３のＦＣ−ＢＧＡ用配線基板１側の最表面となる耐熱性絶縁樹脂からなるソルダーレジスト層１６を形成する。図５Ｋに示すように、パッド２７及び絶縁樹脂１５を含む領域を覆うように、ソルダーレジスト層１６を形成する。

次に図５Ｌに示すように、パッド２７を露出させる部位に開口部１６ａ（図５Ｍ参照）を形成するためのＵＶ露光２５を行う。次にベークによってソルダーレジスト層１６を硬化し安定させる。

次に、図５Ｍに示すように、ソルダーレジスト層１６の現像を行うことにより、開口部（凹部）１６ａを形成する。
次に、パッド２７の表面の銅の酸化防止と半田バンプの濡れ性をよくするための表面処理を行う。本実施形態では、パッド２７の表面に、ニッケル層、鉛層、金層（Ｎｉ／Ｐｄ／Ａｕ）をこの順序で積層してなるパッド表面処理層２３を形成する。なお、パッド２７の表面に、ＯＳＰ（Ｏｒｇａｎｉｃ Ｓｏｉｄｅｒａｂｉｌｉｔｙ Ｐｒｅｓｅｒｖａｔｉｖｅ、水溶性プレフラックスによる表面処理）膜を形成してもよい。また、無電解スズめっき、ニッケル層及び金層（Ｎｉ／Ａｕ）、などから適宜用途に応じて選択しても良い。

次に図５Ｎに示すように、パッド表面処理層２３上にクリーム半田などを形成後、リフローなどにより半田バンプ２４を形成した後、キャリア基板５を個片化することで、キャリア基板５付きインターポーザ３を得ることができる。

次に図５Ｏに示すように、キャリア基板付きインターポーザ３の端子、つまり、半田バンプ２４の位置に合わせて設計、製造したＦＣ−ＢＧＡ用配線基板１と、キャリア基板付きのインターポーザ３を位置合わせする。

次に、図５Ｐに示す様に、フリップチップ実装により、ＦＣ−ＢＧＡ用配線基板１と、キャリア基板付きのインターポーザ３を接合する。その後、インターポーザ３とＦＣ−ＢＧＡ用配線基板１の間に形成された隙間にアンダーフィル２を充填し、硬化させることにより固定する。

本実施形態によれば、ＦＣ−ＢＧＡ用配線基板１と、インターポーザ３となるキャリア基板５上に形成した配線層３ａと、を別々に製造し、これらを接合することで、半導体パッケージ用配線基板１００を実現している。そのため、ＦＣ−ＢＧＡ用配線基板１とキャリア基板５を備えた配線層３ａ（インターポーザ３）とを接合する際に、それぞれの良品のみを選択し、良品どうしを接合して半導体パッケージ用配線基板１００を作製する。それにより、どちらか一方が不良品である場合や両方とも不良品である半導体パッケージ用配線基板１００が製造されることがなく、高い生産歩留まりを達成することができると共に、効率的に生産することを可能とする。
また、ＦＣ−ＢＧＡ用配線基板１と、キャリア基板５を備えた配線層３ａとを、それぞれの製造プロセスが完了した後に接合しているため、基板の表裏面における配線密度や層数、構造の違いによって半導体パッケージ用配線基板１００に反り等が生じることを回避することができる。
さらに、キャリア基板５としては、高剛性を有し低ＣＴＥの歪みの少ない材料を用いているため、キャリア基板５を外した後の配線層３ａの表面は平坦で、半導体チップ接続用パッド１４の位置精度も高くなり、半導体チップ４の実装が容易となる。

次に図５Ｑに示すように、キャリア基板５の背面、すなわちキャリア基板５のＦＣ−ＢＧＡ用配線基板１とは逆側の面から、キャリア基板５との界面に形成された剥離層６にレーザ光２６を照射することにより、キャリア基板５を剥離可能な状態にする。

次に、図５Ｒに示すように、キャリア基板５と剥離層６を一緒にインターポーザ３から剥離する。次に、インターポーザ３の表面に残留している配線保護層７を除去する。配線保護層７に、例えばアルカリ可溶性樹脂を用いている場合は、アルカリ系溶剤（１％ＮａＯＨ、２．３％ＴＭＡＨ）によって除去することができる。

最後に、図５Ｓに示すように、インターポーザ３の表面のＮｉめっき皮膜をエッチング除去し（同時に半導体チップ接続用パッド１４に重ねたニッケル層を除去し）、半導体チップ４と接続するための半導体チップ接続用パッド１４のＡｕ皮膜を露出させる。これにより非常に薄いインターポーザ付きＦＣ−ＢＧＡ用配線基板である半導体パッケージ用配線基板１００が完成する。

図５Ｔに示す様に、本実施形態の半導体パッケージ用配線基板１００においては、半導体チップ接続用パッド１４が、絶縁樹脂１５の凹部内に設けられ、表面より０．３μｍ以上、５．０μｍ以下の範囲で低くなっている。すなわち、絶縁樹脂１５が隔壁となって半導体チップ接続用パッド１４を取り囲んだ構造が形成されている。そのため、半田３０はインターポーザ３の平面と平行な方向には拡がらず、半導体チップ接合部３１に這い上がる。よって、隣接する半導体チップ接続用パッド１４にまで半田３０が到達して短絡する不具合を防ぐことができる。また、銅ピラーや銅ポストなどの半導体チップ接合部３１が半田によって保護され、且つ接続面積を増大させる効果も持っているため、高い信頼性をもたらすと共に、生産歩留りを向上させる効果も持っている。
また、本実施形態の半導体パッケージ用配線基板１００においては、ＦＣ−ＢＧＡ用配線基板１と半導体チップ４とをインターポーザ３を介して接合することで、接合距離（ＦＣ−ＢＧＡ用配線基板１と半導体チップ４の対向する面の距離）が拡がるため、ＣＴＥ差による影響を緩和することができる。

以上、本実施形態の半導体パッケージ用配線基板、その配線基板を使用した半導体パッケージおよびその配線基板の製造方法について説明した。
本実施形態については、キャリア基板５としてガラス基板を用いた場合について説明したが、キャリア基板５としては歪みの少ない平坦性を有するメタル材、またはセラミックス基板等を使用することもできる。例えば、セラミックス基板ではＣＴＥを所望の値に調整することが容易であり、インターポーザ３の構成材料にあわせてＣＴＥを変えることができる。また、キャリア基板５としてメタル基板またはセラミックス基板を使用する場合は、例えば剥離層６として加熱により発泡する発泡性樹脂層を用いて、キャリア基板５付き配線層３ａ（インターポーザ３）をＦＣ−ＢＧＡ用配線基板１に接合した後に、加熱して発泡性樹脂層を発泡させることで、キャリア基板５を配線層３ａから剥離すればよい。

本実施形態によれば、ＦＣ−ＢＧＡ用配線基板に突起電極を介してフリップチップ実装されたビルドアップ配線層からなるインターポーザの厚さが１０μｍ〜１０００μｍであり、非常に薄いため、インターポーザとＦＣ−ＢＧＡ用配線基板のＣＴＥ差に起因する熱的な応力が半導体パッケージ用配線基板に及ぼす影響が小さくなる。そのため、半導体パッケージ用配線基板の反りなどの変形が少なく、半導体チップの実装が容易になる。

また、本実施形態のインターポーザに備えられている半導体チップ接続用パッドは、そのパッドの周囲の絶縁樹脂の表面より０．３μｍ以上、５μｍ以下の範囲で窪んでいる凹部内に設けられているため、半導体チップ４を実装すると半導体チップ接合部３１である銅ピラーに半田が這い上がることで銅ピラーが保護され、接続面積を増大させ、且つＦＣ−ＢＧＡ用配線基板１の面と平行な方向に半田が拡がることを抑制することができる。そのため、高い信頼性と高い生産歩留りを得ることができる。

また、本実施形態の半導体パッケージ用配線基板を使用した半導体パッケージにおいては、半導体チップとＦＣ−ＢＧＡ用配線基板との間にインターポーザが介在しているため、両者の距離が大きくなる。そのため、ＣＴＥ差による半導体チップとＦＣ−ＢＧＡ用配線基板との間に発生する応力が緩和されるため、高い接続信頼性を備えた半導体パッケージを提供することができる。

また、本実施形態の半導体パッケージ用配線基板の製造方法によれば、ガラス基板などの平坦性が高く、剛直な基板をキャリア基板として使用して、そのキャリア基板上に、ビルドアップ配線層からなるインターポーザを作製した後、ＦＣ−ＢＧＡ用配線基板にフリップチップ実装するため、厚さが１０μｍ〜１０００μｍの薄いインターポーザを備えた半導体パッケージ用配線基板を製造することを可能とする。

また、本実施形態の半導体パッケージ用配線基板の製造方法によれば、キャリア基板付きインターポーザとＦＣ−ＢＧＡ用配線基板を別工程で製造し、それらをフリップ実装する事によって半導体パッケージ用配線基板を製造するため、両方とも良品だけを選別して、フリップチップ実装することが可能となる。そのため、フリップチップ実装する工程の歩留りを高くすることができる。

また、インターポーザの半導体チップを実装する面に備えられた半導体チップ接続用パッドは、その最表面にあるＡｕ層が、周囲の絶縁樹脂の表面より０．３μｍ以上、５．０μｍ以下の範囲で窪んだ凹みパッドとなっているため、フリップチップ実装時に、半導体チップの銅ポストなどの半導体チップ接合部に溶融した半田が這い登り、インターポーザの面と平行な方向に伸び拡がる事が抑制される。よって、隣接する銅ポストなどの半導体チップ接合部間が半田により短絡する事が抑制される。また、半田が半導体チップ接合部と接触する面積が増えるため、接続信頼性の高い半導体パッケージを提供することができる。

以上、本発明の一実施形態を例示したが、本発明は上記実施形態に限定されたものではなく、本発明の実施形態の技術的思想が逸脱しない限り、配線基板としての用途を考慮し、要求される他の物性である剛性、強度、耐衝撃性などを向上する目的で、他の層や構造を任意に形成できることはいうまでもない。

本発明は、半導体パッケージ用配線基板と半導体チップとの間に介在するインターポーザ等の配線基板を備える半導体装置に利用可能である。

１：ＦＣ−ＢＧＡ用配線基板、２：（インターポーザ用）アンダーフィル、３：インターポーザ、３ａ：配線層、４：半導体チップ、５：キャリア基板、６：剥離層、７：配線保護層、１１：キャリアシード層、１３：レジストパターン、１３ａ：レジストパターンの開口部、１４：半導体チップ接続用パッド、１５：絶縁樹脂、１６：ソルダーレジスト層、１６ａ：（ソルダーレジストの）開口部、１７：導通ビア、１８：シード層、２０：電解銅めっき膜、２１：配線、２３：パッド表面処理層、２４：半田バンプ、２５：ＵＶ露光、２６：ＹＡＧレーザ光、２７：パッド、３０：半田、３１：半導体チップ接合部、３２：（半導体チップ用）アンダーフィル、５０：半導体パッケージ、１００：半導体パッケージ用配線基板

Claims (8)

1. 絶縁樹脂層と配線層とを形成したビルドアップ層からなる第２配線基板が第１配線基板に接合されてなる半導体パッケージ用配線基板において、
   前記第２配線基板の厚さは１０μｍ〜１０００μｍであり、
   前記第１配線基板と前記第２配線基板とは、前記第２配線基板の前記第１配線基板側に備えられたパッドに形成された突起電極を介して電気的に接続され、且つ両者間には絶縁性の接着剤が付与されており、
   前記第２配線基板の前記第１配線基板とは反対側の面には、半導体チップと接続する半導体チップ接続用パッドと、絶縁樹脂とが備えられており、
   前記半導体チップ接続用パッドは、最表面に金層を備えた金属材料からなる積層体であり、且つ前記最表面は、前記絶縁樹脂の表面に形成された凹部内で露出していることを特徴とする半導体パッケージ用配線基板。
2. 前記突起電極は、半田バンプ又は銅ポスト又は金バンプであることを特徴とする請求項１に記載の半導体パッケージ用配線基板。
3. 前記半導体チップ接続用パッドの最表面は、前記凹部の周囲の表面より０．３μｍ以上、５．０μｍ以下の深さの位置に設けられていることを特徴とする請求項１又は２に記載の半導体パッケージ用配線基板。
4. 前記第２配線基板の配線層は、前記第１配線基板に接近するにしたがって、その断面形状が大きくなることを特徴とする請求項１〜３のいずれか一項に記載の半導体パッケージ用配線基板。
5. 前記第１配線基板はＦＣ−ＢＧＡ用配線基板であり、前記第２配線基板はインターポーザであることを特徴とする請求項１〜４のいずれか一項に記載の半導体パッケージ用配線基板。
6. 請求項１〜４のいずれか一項に記載の半導体パッケージ用配線基板の製造方法であって、
   前記半導体チップ接続用パッドに重なる材料層を形成した前記第２配線基板を、キャリア基板上に形成し、
   前記キャリア基板とともに、前記第２配線基板を前記第１配線基板に電気接続可能に接合し、
   前記第２配線基板から前記キャリア基板を分離し、
   前記半導体チップ接続用パッドに重なる前記材料層を除去する、ことを特徴とする半導体パッケージ用配線基板の製造方法。
7. 請求項５に記載の半導体パッケージ用配線基板の製造方法であって、
   キャリア基板上に、厚さ０．３μｍ以上、５．０μｍ以下の剥離可能な材料層を形成する工程と、
   前記材料層に重ねて金属層を積層して半導体チップ接続用パッドを形成する工程と、
   前記材料層および前記金属層を被覆するようにして、厚さ１０〜１０００μｍのビルドアップ層を形成する工程と、
   前記ビルドアップ層の上にＦＣ−ＢＧＡ用配線基板接続用の突起電極を形成して、キャリア基板付きインターポーザを作製する工程と、
   前記突起電極を介して、前記キャリア基板付きインターポーザと前記ＦＣ−ＢＧＡ用配線基板とを電気的に接続する工程と、
   前記キャリア基板付きインターポーザと前記ＦＣ−ＢＧＡ用配線基板との間に絶縁性の接着剤を充填して硬化する工程と、
   前記キャリア基板を剥離除去すると共に、前記材料層を除去することにより、周囲表面から０．３μｍ以上、５．０μｍ以下で窪んだ凹部内において前記金属層を露出する工程と、を有することを特徴とする半導体パッケージ用配線基板の製造方法。
8. 前記キャリア基板がガラス基板であることを特徴とする請求項６または７に記載の半導体パッケージ用配線基板の製造方法。

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