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JPWO2012081664A1 - 半導体装置およびその製造方法 - Google Patents

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Abstract

ｎ型の半導体基板（１）のおもて面の表面層には、素子活性部にアノード層（２）と、アノード層（２）の外周を取り囲む環状の終端耐圧領域に環状のｐ型のガードリング（４）およびｎ型表面高濃度領域（９）とが設けられている。ｎ型表面高濃度領域（９）は、半導体基板（１）よりも高不純物濃度で、且つｐ型のガードリング（４）より低不純物濃度である。ｎ型表面高濃度領域（９）の深さは、ガードリング（４）の深さよりも浅い。アノード層（２）とガードリング（４）とを形成するとともに、半導体基板（１）中の酸素濃度を１×１０16／ｃｍ3以上１×１０18／ｃｍ3以下の範囲にする。その後、半導体基板（１）のおもて面側から粒子線照射を行うことにより、製造工程を追加することなく、ライフタイム制御を可能にするとともに、終端耐圧領域の占有面積比率の増加を抑えて、耐圧信頼性の高い半導体装置を安価に提供することができる。

Description

この発明は、半導体装置およびその製造方法に関する。
コンバーター・インバーター等の電力用半導体装置は、低損失・省電力且つ高速・高効率という特性が求められている。これらの電力用半導体装置には、６００Ｖ、１２００Ｖあるいはそれ以上の耐圧を有する電力用のダイオードやＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）等が用いられる。従って、これらの電力用のダイオードやＩＧＢＴ等についてもオン時やスイッチング時などに低損失特性が得られるデバイスの開発が進展している。
従来のダイオードやＩＧＢＴ等のデバイスの不純物濃度分布について説明する。図１１は、従来の一般的なダイオードの一様な不純物濃度分布を示す説明図である。また、図１２は、従来のブロードバッファ構造を備えたダイオードの不純物濃度分布を示す説明図である。図１１（ａ）には、一般的なダイオードの断面構造を模式的に示す。図１２（ａ）には、従来のブロードバッファ構造（Ｂｒｏａｄ Ｂｕｆｆｅｒ構造：以下、ＢＢ構造とする）を備えたダイオードの断面構造を模式的に示す。
オン時やスイッチング時などに低損失特性が得られるデバイスに対するさらなる改良の一つとして、電力用のダイオードや図１２に示すようにドリフト層１にＢＢ領域１０が設けられたＢＢ構造のダイオードやＩＧＢＴ等のデバイスが提案されている（例えば、下記特許文献１参照。）。このＢＢ構造とは、ＰＩＮ（Ｐ−Ｉｎｔｒｉｎｓｉｃ−Ｎ）ダイオードやＩＧＢＴのｎ-型のドリフト層１に、不純物濃度分布が同ドリフト層１の中央近辺で極大値を持ち、ｐアノード層２およびｎ+カソード層３の両方向に向かってそれぞれ緩やかに不純物濃度が減少するような不純物濃度分布を有する構造のことである。
この図１２に示すＢＢ構造のダイオードのドリフト層１について、図１１に示す従来の一般的なダイオードの一様な不純物濃度分布を有するドリフト層（以下、一様不純物濃度のドリフト層とする）１と比較する。図１１（ａ）に示すダイオードは、図１２に示すＢＢ構造のダイオードと同じ膜厚で同じ耐圧が得られるように構成されている。また、図１１（ｂ）には、図１１（ａ）の切断線Ｂ−Ｂ’における不純物濃度分布を示す。図１１（ｃ）には、図１１（ａ）の切断線Ａ−Ａ’における不純物濃度分布を示す。
また、図１２（ｂ）には、図１２（ａ）の切断線Ｂ−Ｂ’における不純物濃度分布を実線で示す。図１２（ｃ）には、図１２（ａ）の切断線Ａ−Ａ’における不純物濃度分布を実線で示す。さらに、図１２（ｂ）、１２（ｃ）には、ＢＢ構造のダイオードのドリフト層１の不純物濃度分布と一般的なダイオードの一様不純物濃度のドリフト層１の不純物濃度分布との違いを明確にするために、一般的なダイオードの一様不純物濃度のドリフト層１の不純物濃度分布を点線で示す。
デバイスのドリフト層にＢＢ領域を形成する方法の一つとして、プロトン（以下、Ｈ+とする）照射を用いてデバイスのドリフト層にＢＢ領域を形成する方法が提案されている（例えば、下記特許文献２参照。）。下記特許文献２に示すＢＢ領域の形成方法では、ＦＺ（Ｆｌｏａｔｉｎｇ Ｚｏｎｅ）バルクウエハにＨ+を照射し、熱処理を行うことで照射したＨ+を局部的にドナー化させることにより、図１２（ｂ），１２（ｃ）に示すような所望の不純物濃度分布を有するＢＢ領域１０をドリフト層１に形成する。
しかしながら、上述したようなＢＢ構造のダイオードやＩＧＢＴには、次のような問題点がある。図１１、図１２に示すように、耐圧が等しい一般的なダイオードとＢＢ構造のダイオードとの、一様不純物濃度のドリフト層１とＢＢ領域１０が設けられたドリフト層１の不純物濃度とを比較した場合、ＢＢ領域１０が設けられたドリフト層１の不純物濃度の極大値（以下、最大不純物濃度とする）は、一般的なダイオードのドリフト層１の不純物濃度よりも高い。そして、ＢＢ領域１０が設けられたドリフト層１の不純物濃度の最小値は、一般的なダイオードのドリフト層１の不純物濃度より低くなる。
このようにＢＢ構造のダイオードのドリフト層１は、耐圧の等しい一般的なダイオードの一様不純物濃度のドリフト層１よりも半導体基板表面部分の不純物濃度が低くなる。このため、半導体基板表面部分での空乏層の半導体基板表面に水平な方向（以下、沿面方向とする）の広がりが大きくなり易く、終端耐圧領域の面積を大きくしなくてはならなくなる。また、終端耐圧領域の表面の不純物濃度が低い場合、外部電荷の影響も受け易くなるため、耐圧信頼性も低下し易くなる。この耐圧信頼性が低下する問題を回避する方法として、終端耐圧領域の表面部分を高不純物濃度化したダイオードについて提案されている（例えば、下記特許文献３参照。）。
特開２００３−３１８４１２号公報 再公表２００７−０５５３５２号公報 特開２００６−３３２１２７号公報
しかしながら、前記特許文献３の記載にあるように、ＢＢ構造のダイオードにおいて、終端耐圧領域の表面部分を高不純物濃度化するためには、終端耐圧領域の表面部分を高不純物濃度化するための専用のマスク形成工程とフォトリソグラフィ工程を行い、終端耐圧領域の表面に部分的にイオン注入と熱拡散処理を施す必要がある。このため、製造工程数が増し、チップコストが上昇するという問題がある。
上述したような終端耐圧領域表面部分が低不純物濃度であることに起因する問題は、ＢＢ構造などのダイオードに限らず、ＩＧＢＴなどでも十分起こり得る問題である。その理由は、デバイスを高耐圧化するために、通常、高抵抗半導体基板を用いて低不純物濃度のドリフト層の厚さを所望の耐圧に合わせて厚くする構成とするからである。従って、高抵抗半導体基板（低不純物濃度半導体基板）を採用した場合、終端耐圧領域の占有面積が増大して素子活性部の面積が相対的に減少するとともに、耐圧信頼性も低下し易くなる。
このため、耐圧信頼性の観点から可能な限り低抵抗（高不純物濃度）半導体基板が用いられる。従って、耐圧信頼性の確保と、製造工程数の維持およびチップコストの低減とはトレードオフの関係にあり、このトレードオフを解消させることは困難であるという問題がある。
この発明は、上述した従来技術による問題点を解消するため、製造工程を追加することなく、ライフタイム制御が可能な半導体装置およびその製造方法を提供することを目的とする。また、この発明は、上述した従来技術による問題点を解消するため、終端耐圧領域の占有面積比率の増加を抑えることができる半導体装置およびその製造方法を提供することを目的とする。また、この発明は、上述した従来技術による問題点を解消するため、耐圧信頼性の高い半導体装置を安価に提供することができる半導体装置および半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。主電流の流れる活性部において、前記ｎ型の半導体基板の一方の主面側の表面層に選択的にｐ型半導体領域が設けられている。前記ｐ型半導体領域の外周を取り囲む環状の終端耐圧領域において、前記半導体基板の一方の主面側の表面層に選択的に例えばガードリングのような環状のｐ型耐圧構造領域が設けられている。また、前記終端耐圧領域において、前記半導体基板の一方の主面側の表面層の環状の前記ｐ型耐圧構造領域が形成された領域を除く領域を占めるｎ型表面高濃度領域が設けられている。そして、前記ｎ型表面高濃度領域の不純物濃度は、前記半導体基板の不純物濃度よりも高く、且つ前記ｐ型耐圧構造領域の不純物濃度よりも低い。また、前記ｎ型表面高濃度領域の深さは、前記ｐ型耐圧構造領域の深さよりも浅い。
また、この発明にかかる半導体装置は、上述した発明において、前記ｎ型表面高濃度領域の不純物濃度が、前記半導体基板の不純物濃度より１．５倍以上４．５倍以下の範囲で高不純物濃度であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板中に、当該半導体基板よりも不純物濃度が高く、前記半導体基板の深さ方向における不純物濃度の極大部を中心に当該極大部から当該半導体基板の両主面に向かってそれぞれ不純物濃度が低くなる不純物濃度の傾斜分布を有するｎ型ブロードバッファ領域をさらに備えることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記ｎ型表面高濃度領域の厚さが６μｍ以下の厚さであることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、ダイオードまたはＩＧＢＴであることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した半導体装置を製造する発明であり、次の特徴を有する。酸素雰囲気中で１１００℃以上１３５０℃以下の温度で、５時間以上１００時間以下の熱処理と、不純物イオン注入および熱拡散処理とを行い、ｎ型の前記半導体基板の表面層に、前記ｐ型半導体領域と、当該ｐ型半導体領域の外周を取り囲む環状の前記終端耐圧領域とを形成するとともに、前記半導体基板中の酸素濃度を１×１０16／ｃｍ3以上１×１０18／ｃｍ3以下の範囲にする。その後に、前記半導体基板の前記ｐ型半導体領域を形成した表面側からヘリウムイオン、ネオンイオン、アルゴンイオン、電子線および白金イオンのいずれかの粒子線照射を行い、前記ｎ型表面高濃度領域を形成する。
また、この発明にかかる半導体装置の製造方法は、上述した半導体装置を製造する発明であり、次の特徴を有する。酸素雰囲気中で１１００℃以上１３５０℃以下の温度で、５時間以上１００時間以下の熱処理と、不純物のイオン注入および熱拡散処理とを行い、前記半導体基板の表面層に、前記ｐ型半導体領域と、当該ｐ型半導体領域の外周を取り囲む環状の終端耐圧領域とを形成するとともに、前記半導体基板中の酸素濃度を１×１０16／ｃｍ3以上１×１０18／ｃｍ3以下の範囲にする。その後に、前記半導体基板の前記ｐ型半導体領域を形成した表面からドーズ量が１×１０11／ｃｍ2以上１×１０14／ｃｍ2以下の範囲であって、且つ加速エネルギーが１．０ＭｅＶ以上２０．０ＭｅＶ以下の範囲であるプロトン照射を行い、前記ｎ型ブロードバッファ領域と、前記ｎ型表面高濃度領域とを形成する。
また、この発明にかかる半導体装置の製造方法は、さらに、次の特徴を有する。前記ｐ型半導体領域のｐ型半導体領域側の表面から前記ｎ型ブロードバッファ領域の不純物濃度の極大部の一つまでの距離（飛程）Ｒｐの間の区間の領域のうち、前記半導体基板の酸素濃度が１×１０16／ｃｍ3以上１×１０18／ｃｍ3以下の範囲となる領域が当該区間の半分以上の厚さであり、且つ前記ｎ型ブロードバッファ領域の不純物濃度の極大部の一つにおける含有酸素濃度が１×１０16／ｃｍ3以上１×１０18／ｃｍ3以下の範囲となるように、前記ｎ型ブロードバッファ領域と、前記ｎ型表面高濃度領域とを形成する。
上述した発明によれば、ライフタイムキラー形成時の粒子線照射および熱処理工程によってｎ型表面高濃度領域を形成することができるため、工程が少なく簡易な方法でＢＢ領域を形成することができる。また、上述した発明によれば、半導体基板の不純物濃度を低くしたままでも終端耐圧領域の表面から６μｍの深さまでのｎ型表面高濃度領域の不純物濃度を半導体基板の不純物濃度よりも高不純物濃度化することができる。この結果、外部電荷に対する耐性を向上させることができるとともに、逆バイアス時にｐｎ接合から広がる空乏層の等電位線が該ｎ型表面高濃度領域では密になり広がりが抑えられる。
本発明にかかる半導体装置およびその製造方法によれば、製造工程を追加することなく、ライフタイム制御を可能にすることができるという効果を奏する。また、本発明にかかる半導体装置およびその製造方法によれば、終端耐圧領域の占有面積比率の増加を抑えることができるという効果を奏する。本発明にかかる半導体装置およびその製造方法によれば、耐圧信頼性の高い半導体装置を安価に提供することができるという効果を奏する。
図１は、本発明の実施の形態１にかかるダイオードの断面構造および不純物濃度分布を示す説明図である。 図２は、本発明の実施の形態１にかかるダイオードの主要な製造工程を示す断面図である。 図３は、半導体基板の不純物濃度と外部電荷密度との関係を示す相関図である。 図４は、本発明の実施の形態１にかかるダイオードの別の一例を示す断面構造および不純物濃度分布を示す説明図である。 図５は、半導体基板内の酸素濃度とダイオード順方向電圧との関係を示す相関図である。 図６は、半導体基板内の酸素濃度とＨ+の活性化（ドナー化）率の関係を示す相関図である。 図７は、本発明の実施の形態２にかかるＩＧＢＴの断面構造および不純物濃度分布を示す説明図である。 図８は、本発明の実施の形態２にかかるＩＧＢＴの主要な製造工程を示す断面図である。 図９は、本発明の実施の形態２にかかるＩＧＢＴの別の一例を示す断面構造および不純物濃度分布を示す説明図である。 図１０は、本発明の実施の形態２にかかる逆阻止型ＩＧＢＴの構成を示す断面図である。 図１１は、従来の一般的なダイオードの一様な不純物濃度分布を示す説明図である。 図１２は、従来のブロードバッファ構造を備えたダイオードの不純物濃度分布を示す説明図である。 図１３は、本発明にかかる半導体装置のネットドーピング濃度分布を示す特性図である。
以下に添付図面を参照して、この発明にかかる半導体装置およびその製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本発明はその要旨を超えない限り、以下に説明する実施の形態の記載に限定されるものではない。
（実施の形態１）
以下、本発明の実施の形態１にかかる半導体装置について説明する。例えば、実施の形態１にかかる半導体装置がダイオードである場合を例に説明する。図１は、本発明の実施の形態１にかかるダイオードの断面構造および不純物濃度分布を示す説明図である。図１（ａ）には、実施の形態１にかかるダイオードの断面構造を模式的に示す。図１（ｂ）には、図１（ａ）の切断線Ｂ−Ｂ’における不純物濃度分布を示す。図１（ｃ）には、図１（ａ）の切断線Ａ−Ａ’における不純物濃度分布を示す。
図１（ａ）に示すダイオードは、主電流の流れる素子活性部において、半導体基板１の一方の主面（以下、おもて面とする）側の表面層に、アノード層２が選択的に設けられている。また、アノード層２を囲む耐圧構造領域において、半導体基板１のおもて面側の表面層には、ｐ型ガードリング４が選択的に設けられている。さらに、素子活性部から耐圧構造領域にわたって、半導体基板１のおもて面側の表面層に、ｎ型表面高濃度領域９が設けられている。ｎ型表面高濃度領域９は、Ｈ+照射によって形成された空孔と酸素との複合欠陥からなるドナーを高濃度に含む。
ｎ型表面高濃度領域９の深さは、アノード層２およびｐ型ガードリング４の深さよりも浅い。ｎ型表面高濃度領域９の不純物濃度は、半導体基板１の不純物濃度よりも高く、かつアノード層２の不純物濃度よりも低い。半導体基板１内には、半導体基板１のおもて面からアノード層２およびガードリング４の深さよりも深い位置に、素子活性部から耐圧構造領域にわたって、ｎ型のブロードバッファ（ＢＢ）領域１０が設けられている。ＢＢ領域１０は、ｎ型表面高濃度領域９に接していてもよいし、ｎ型表面高濃度領域９から離れていてもよい。
半導体基板１のおもて面の表面の、アノード層２およびガードリング４が設けられていない部分は、例えば、シリコン酸化膜などからなる絶縁膜８で覆われている。アノード電極５は、アノード層２に接する。ガードリング電極７は、ガードリング４に接する。アノード電極５とガードリング電極７とは、絶縁膜８によって互いに絶縁されている。半導体基板１の他方の主面（アノード層２が形成された主面に対して反対側の主面、以下、裏面とする）には、ＢＢ領域１０と離れて、カソード層３が設けられている。カソード電極６は、カソード層３に接する。
次に、図１（ａ）に示す本発明の実施の形態１にかかるダイオードの製造方法について、図２を参照して説明する。図２は、本発明の実施の形態１にかかるダイオードの主要な製造工程を示す断面図である。まず、高抵抗のＦＺ法により作製されたｎ型のシリコン半導体基板（以下、単に半導体基板とする）１を用意する。次に、酸素雰囲気の熱処理による熱酸化を行った後、フォトリソグラフ工程によって、半導体基板１の一方の主面（以下、おもて面とする）の表面に所定部分を開口したレジストマスクを形成する。次に、レジストマスクをマスクとしてイオン注入を行い、半導体基板１のおもて面側からレジストマスクの開口部にボロンなどのｐ型不純物を導入する。
そして、昇・降温時または定常温度の期間にて酸素を含むような雰囲気で熱拡散処理を行い、主電流の流れる素子活性部にアノード層２を選択的に形成するとともに、アノード層２を囲む耐圧構造領域１９にｐ型ガードリング４を選択的に形成する（図２（ａ））。この段階で、これまでの酸素雰囲気の熱処理により、半導体基板１の表面層には、酸素が１×１０16／ｃｍ3以上１×１０18／ｃｍ3以下の範囲の不純物濃度で導入され、分布している。
その後、熱酸化または膜成長によって、半導体基板１のおもて面の表面、アノード層２およびガードリング４が設けられていない部分を覆う絶縁膜８を形成する。そして、蒸着やスパッタなどによって、アノード層２およびガードリング４の表面にそれぞれ導電接触するアノード電極５およびガードリング電極７を形成する（図２（ｂ））。次に、半導体基板１の、アノード層２などを形成するためのイオン注入を行った主面（おもて面）と同じ主面側からプロトン（Ｈ+）を照射して熱処理を行う。
このＨ+照射によって、半導体基板１のおもて面からアノード層２およびガードリング４の深さよりも浅い表面層に空孔と酸素との複合欠陥からなるドナーを高濃度に含むｎ型表面高濃度領域９を形成する。さらに、このＨ+照射によって、ｎ型表面高濃度領域９とともに、半導体基板１のおもて面からアノード層２およびガードリング４の深さよりも深い位置にＢＢ領域１０を形成する（図２（ｃ））。ｎ型表面高濃度領域９とＢＢ領域１０とは、半導体基板１の深さ方向に重なっていてもよいし、離れていてもよい。
Ｈ+以外の粒子線を用いてｎ型表面高濃度領域９を作成する場合は、Ｈ+の代わりにヘリウム（Ｈｅ）イオン、ネオン（Ｎｅ）イオン、アルゴン（Ａｒ）イオン、電子線、白金（Ｐｔ）イオンなどの粒子線を照射すればよい。各粒子線をシリコンに照射（注入）したときの飛程Ｒｐは、加速エネルギーが２００ｋｅＶから３０ＭｅＶの範囲において、次の通りである。飛程Ｒｐとは、粒子線を半導体基板１に照射したときに、粒子線が半導体基板１中で完全に停止するまでの平均距離である。Ｈ+の飛程Ｒｐは、例えば１．８〜４９１０μｍであってもよい。ヘリウムイオンの飛程Ｒｐは、例えば１．１〜４３２．７μｍであってもよい。ネオンイオンの飛程Ｒｐは、例えば０．４〜１６．０μｍであってもよい。アルゴンイオンの飛程Ｒｐは、例えば０．２〜９．８μｍであってもよい。
また、白金（Ｐｔ）イオンの飛程Ｒｐは、例えば、加速エネルギーが２００ｋｅＶから１００ＭｅＶの範囲において、０．０７〜１３．５μｍであってもよい。また、電子線の飛程Ｒｐは、例えば、１００ｋｅＶから１０ＭｅＶの範囲において、８０μｍ〜２０ｍｍであってもよい。そして、各粒子線の照射量と加速エネルギーは、次の通りである。Ｈ+では、例えば、ドーズ量が１×１０11／ｃｍ2〜１×１０14／ｃｍ2で、加速エネルギーが１．０ＭｅＶ〜２０ＭｅＶ程度であってもよい。
Ｈｅでは、例えば、ドーズ量が１×１０11／ｃｍ2〜１×１０14／ｃｍ2で、加速エネルギーが１．０ＭｅＶ〜３０ＭｅＶ程度であってもよい。電子線を用いる場合、加速エネルギーが１．０ＭｅＶから１０ＭｅＶ、照射線量が１０ｋＧｙ〜６００ｋＧｙ程度であれば、電子線の飛程Ｒｐが十分深くなり、半導体基板１のおもて面側の表面層にｎ型の表面高濃度領域９を形成することができるので、好ましい。Ａｒイオン、ＮｅイオンおよびＰｔイオンについても、それぞれ上記の範囲の加速エネルギーにおいて、１×１０11／ｃｍ2〜１×１０14／ｃｍ2のドーズ量にて照射することが好ましい。
照射量を上記範囲とした理由は、照射量が上記範囲よりも少ない場合には複合欠陥の過少によって有効な効果が得られず、照射量が上記範囲よりも多い場合には複合欠陥の過多により移動度が大きく低下してしまい、所望の順方向電圧Ｖｆが得られなくなるからである。そして、加速エネルギーを上記範囲とした理由は、シリコン半導体からなる半導体基板１内への飛程Ｒｐを所望の深さにするために必要であるからである。
また、Ｈ+の加速エネルギーを上記範囲とした理由は、ＢＢ領域１０の半値幅を所望の厚さにするために必要であるからである。さらに、Ｈ+の加速エネルギーは１．０ＭｅＶ〜８．０ＭｅＶであり、Ｈ+のドーズ量は１×１０12／ｃｍ2〜１×１０13／ｃｍ2の範囲であるのがより一層好ましい。その理由は、幅が注入の標準偏差（ΔＲｐ）程度（１μｍ〜２５μｍ）で、電気的に活性化したドナーの実効的なドーズ量が２×１０11／ｃｍ2〜１×１０12／ｃｍ2の範囲のＢＢ領域１０を形成することができるからである。
次に、図示省略するが半導体基板１の裏面を研削して所定の厚さとする。そして、イオン注入によって半導体基板１の裏面側からリンなどのｎ型不純物を導入し、熱拡散処理によって半導体基板１の裏面にカソード層３を形成する。その後、このカソード層３の表面をカソード電極６で被覆する。これにより、図１（ａ）に示すダイオードが完成する。
次に、図１に示す半導体装置における半導体基板１の不純物濃度に対するＢＢ領域１０の不純物濃度の極大値の比と、外部電荷密度との関係について説明する。図３は、半導体基板の不純物濃度と外部電荷密度との関係を示す相関図である。図３には、半導体基板１の当初の不純物濃度に対するｎ型表面高濃度領域９の最大不純物濃度の比と、逆耐圧が減少を始める外部電荷濃度（密度）および逆耐圧とを示す。半導体基板１の当初の不純物濃度とは、半導体基板１にｎ型表面高濃度領域９およびＢＢ領域１０が形成される前の半導体基板１の不純物濃度である。
図３に示す相関図から分かることは、図１に示すダイオードの層構造では、ｎ型表面高濃度領域９の不純物濃度を半導体基板１の不純物濃度より１．５倍〜４．５倍程度の高不純物濃度にすることにより、外部電荷密度が１×１０12／ｃｍ2のように高い場合でも耐圧は低下せず、且つ外部電荷への耐性が強い高信頼性のダイオードが得られることである。一方、ｎ型表面高濃度領域９の不純物濃度を半導体基板１の不純物濃度と比較して４．５倍以上に高不純物濃度化しすぎた場合では、ガードリング４間の表面不純物濃度が高くなりすぎて、そこで空乏層が伸び難くなり電界強度が大きくなり耐圧が低下する。また、図３に示す相関図から、ｎ型表面高濃度領域９の不純物濃度を半導体基板１の不純物濃度より２．０倍〜４．０倍の範囲で高くすることにより、外部電荷密度による耐圧の変動がなく、且つ安定的な耐圧を維持できるため、なお一層好ましいことがわかる。
また、このｎ型表面高濃度領域９の形成方法としてはＨ+照射に限定されるものではない。前述した他の粒子線、例えば、Ｈｅや電子線などによって形成される複合欠陥でも同様の効果を得ることが可能である。これらＨ+以外の粒子線で形成したｎ型表面高濃度領域９を有するダイオードの断面図と不純物濃度分布図を図４に示す。図４は、本発明の実施の形態１にかかるダイオードの別の一例を示す断面構造および不純物濃度分布を示す説明図である。図４（ａ）には、半導体基板１からなるドリフト層にＢＢ領域１０を有さず、ｎ型表面高濃度領域９を有する構成のダイオードを示す。図４（ｂ）には、図４（ａ）の切断線Ｂ−Ｂ’における不純物濃度分布を示す。図４（ｃ）には、図４（ａ）の切断線Ａ−Ａ’における不純物濃度分布を示す。図４に示すダイオードが図１に示すダイオードと異なるのは、ＢＢ領域１０を有さない点である。
このとき、Ｈ+照射によるｎ型表面高濃度領域９の形成には留意するべき点がある。すなわち、前記特許文献１に示されているように、半導体基板１内部の酸素濃度が１×１０16／ｃｍ3以下と低すぎる場合では、Ｈ+照射に起因する空孔と酸素の複合欠陥からなるドナーの増加の影響よりもＨ+照射時の移動度低下の影響が非常に大きく、順方向特性が悪化するからである。この順方向特性が悪化することについて、図５を参照して説明する。図５は、半導体基板内の酸素濃度とダイオード順方向電圧との関係を示す相関図である。図５には、プロトンの飛程Ｒｐに対して酸素濃度が１×１０16／ｃｍ3以上の領域の半導体基板１表面からの深さ（幅）の比とダイオード順方向電圧との関係を示す。図５の相関図に示すように、半導体基板１表面から飛程Ｒｐの深さまでの領域中、酸素濃度が１×１０16／ｃｍ3よりも高い領域が半分以下の厚さで存在する場合、言い換えると酸素濃度が１×１０16／ｃｍ3よりも低い領域が半分以上の厚さを占めた場合、移動度低下による順方向電圧増大が顕著になる。
また、Ｈ+照射による効率的なＢＢ領域１０の形成の際には、Ｈ+のドナー化率の高いことが望ましい。図６は、半導体基板内の酸素濃度とＨ+の活性化（ドナー化率）との関係を示す相関図である。図６から半導体基板１内部の酸素濃度が１×１０16／ｃｍ3以上でＨ+のドナー化率が大きく向上していることがわかる。一方、半導体基板１内部の酸素濃度が１×１０16／ｃｍ3未満の場合では、Ｈ+のドナー化率が急激に低くなり、１０％以下になると効率的にＢＢ領域１０を形成できないためにＢＢ領域１０による発振抑制効果が期待できない。また、Ｈ+の照射量を増加させて無理にＢＢ領域１０を形成した場合では、Ｈ+の過剰な照射による著しいライフタイムの低下や、漏れ電流の増大、移動度低下などの影響が生じ、Ｅｒｒ−Ｖｆ（逆回復損失−順電圧降下）のトレードオフが悪化する。
以上、説明したように、半導体基板１内の酸素濃度は１×１０16／ｃｍ3以上の高濃度であることが望ましい。ただし、半導体基板１内の酸素濃度が１×１０18／ｃｍ3以上と高すぎる場合では半導体基板１内でＯＳＦ欠陥（Ｏｘｉｄａｔｉｏｎ−ｉｎｄｕｃｅｄ Ｓｔａｃｋｉｎｇ Ｆａｕｌｔ：酸化誘起積層欠陥）が顕著に現れて漏れ電流が増加するので好ましくない。
したがって、半導体基板１内、特にアノード層２表面からＢＢ領域１０の不純物濃度の極大部までの飛程Ｒｐの間の区間では半導体基板１に含まれる酸素濃度が１×１０16／ｃｍ3以上で且つ１×１０18／ｃｍ3以下である領域が、当該区間の半分以上の厚さであり、且つブロードバッファ領域（ＢＢ領域）１０の極大値における含有酸素濃度が１×１０16／ｃｍ3以上１×１０18／ｃｍ3以下であることが望ましい。また、Ｈ+を複数回照射してＢＢ領域１０を複数形成する場合も、複数のＢＢ領域１０の極大部（極大値の部分）のうち少なくとも１つにおける含有酸素濃度が１×１０16／ｃｍ3以上１×１０18／ｃｍ3以下であることが望ましい。
なお、イオン注入法または熱拡散法にて、あらかじめ酸素を半導体基板１の表面に導入しておく方法もある。例えば、ＦＺ法により作製された表面鏡面仕上げのｎ型の半導体基板１の表面に、酸素イオンを加速エネルギーが１００ｋｅＶから１０ＭｅＶ、ドーズ量が１×１０12／ｃｍ2以上１×１０16／ｃｍ2以下の範囲で注入する。そして、酸素雰囲気の中で、１１００℃〜１３５０℃くらいの温度で１０時間〜１００時間の時間をかけて熱処理を行う。これにより、半導体基板１内に、１×１０16／ｃｍ3以上１×１０18／ｃｍ3以下の濃度範囲の酸素を含む領域を形成することができる。
または、酸素イオンのイオン注入を行わずに、酸素雰囲気の中で１１００℃〜１３５０℃くらいの温度、好ましくは１２００℃〜１３５０℃の範囲の温度で、５時間〜１００時間（好ましくは１０時間〜１００時間）かけて酸化膜を形成しつつ熱処理を行う。これにより、上述したイオン注入により半導体基板１内に酸素を含む領域を形成した場合と同様の濃度の酸素を半導体基板に導入することができる。または、公知のパイロジェニック酸化等で、酸素雰囲気中で１μｍ厚程度の熱酸化膜をあらかじめ形成し、その後に酸素雰囲気もしくは窒素雰囲気で１１００℃〜１３５０℃の温度で１０時間〜１００時間熱処理してもよい。半導体基板１中の酸素濃度の分布を細かく制御する必要がある場合には、前者のイオン注入法を組合せて熱処理するのがよい。また、酸素のイオン注入により半導体基板１の表面に導入されるダメージを避ける場合は、逆に酸素のイオン注入を避ければよい。
次に、半導体基板１内のネットドーピング濃度分布について説明する。図１３は、本発明にかかる半導体装置のネットドーピング濃度分布を示す特性図である。図１３は、酸素雰囲気の中で、温度を１３００℃にて１５時間かけて、表面に酸化膜を形成しながら酸素を導入した半導体基板１の表面から、Ｈ+を加速エネルギーが８ＭｅＶ、ドーズ量が２×１０12／ｃｍ2にて照射し、３５０℃にて熱処理を行ったときのネットドーピング濃度を、周知の広がり抵抗測定法にて測定した結果である。測定には、Ｓｏｌｉｄ−Ｓｔａｔｅ Ｍｅａｓｕｒｅｍｅｎｔ社製のＳＳＭ−２０００を用いた。
図１３に示す結果から、Ｈ+の照射により表面から３０μｍの深さよりも深い領域に、ＢＢ領域１０を形成することができたことがわかる。さらに、半導体基板１表面（０μｍ）から深さ６μｍにわたり、半導体基板１からなるドリフト層の不純物濃度（約４×１０13／ｃｍ3）よりも不純物濃度が高く、最大濃度がおよそ９×１０13／ｃｍ3のｎ型表面高濃度領域９を形成することができた。
このときの酸素は、半導体基板１の表面付近の不純物濃度が最大で約３×１０17／ｃｍ3となるガウス分布にて導入することができたことを、周知の２次イオン質量分析法（ＳＩＭＳ）により確認した。粒子線が通過した領域における空孔と酸素の複合欠陥のドナー化率はおよそ０．０３％〜０．３％の範囲であるため、酸素濃度が最大となる部分（０〜６μｍ）が、半導体基板１の濃度よりも高くなる。
なお、あらかじめ半導体基板１に酸素を導入する上記の工程だけでなく、通常のｐ型アノード層２あるいはガードリング４をイオン注入および熱拡散にて導入する工程、あるいは絶縁層としてシリコンの熱酸化にて１μｍ以下の厚さの熱酸化膜を形成する工程でも、酸素は半導体基板１に導入される。本発明のｎ型表面高濃度領域９の形成は、通常のｐ型アノード層２などの熱拡散あるいは熱酸化膜の形成のみで形成することができる場合もあるが、あらかじめ半導体基板１に酸素を導入する上記の工程を行う方が、確実に前述の濃度分布にて酸素が導入されるので、好ましい。
以上説明したように、実施の形態１にかかる半導体装置によれば、半導体基板の不純物濃度を低くしたままでも終端耐圧領域の表面から６μｍの深さまでのｎ型表面高濃度領域の不純物濃度を半導体基板の不純物濃度よりも高不純物濃度化することができる。この結果、外部電荷に対する耐性を向上させることができるとともに、逆バイアス時にｐｎ接合から広がる空乏層の等電位線が該ｎ型表面高濃度領域では密になり広がりが抑えられる。このため、信頼性が高く、且つ終端耐圧領域の占有面積比率の増加を抑え小型化を図った半導体装置を提供することが可能となる。また、粒子線照射による欠陥を再結合中心としても活用することができるため、終端耐圧領域近傍のライフタイム減少も可能となる。これにより、導通時および逆回復時の該終端耐圧領域へのキャリアの集中を回避することが可能となる。また、実施の形態１にかかる半導体装置の構造は、ライフタイムキラー形成時の粒子線照射および熱処理工程によってｎ型表面高濃度領域およびＢＢ領域（またはｎ型表面高濃度領域のみ）を形成することができるため、工程が少なく簡易な方法での形成が可能である。これにより、安価な半導体装置を提供することが可能となる。また、ドリフト層中に高不純物濃度のブロードバッファ領域を有することにより、高速・低損失であり、且つソフトなスイッチング特性を持つダイオードが得られる。
（実施の形態２）
以下、本発明の実施の形態２にかかる半導体装置について説明する。例えば、実施の形態２にかかる半導体装置がＩＧＢＴである場合を例に説明する。図７は、本発明の実施の形態２にかかるＩＧＢＴの断面構造および不純物濃度分布を示す説明図である。図７（ａ）には、実施の形態２にかかるＩＧＢＴの断面構造を模式的に示す。図７（ｂ）には、図７（ａ）の切断線Ｂ−Ｂ’における不純物濃度分布を示す。図７（ｃ）には、図７（ａ）の切断線Ａ−Ａ’における不純物濃度分布を示す。
図７（ａ）に示すＩＧＢＴは、主電流の流れる素子活性部において、半導体基板１のおもて面側の表面層に、ｐ型ベース層１１が選択的に設けられている。ｐ型ベース層１１内には、エミッタ層１２が選択的に設けられている。また、素子活性部を囲む耐圧構造領域において、半導体基板１のおもて面側の表面層には、ｐ型ガードリング４が選択的に設けられている。さらに、素子活性部から耐圧構造領域にわたって、半導体基板１のおもて面側の表面層には、ｎ型表面高濃度領域９が設けられている。
ｎ型表面高濃度領域９の深さは、ｐ型ベース層１１およびｐ型ガードリング４の深さよりも浅い。ｎ型表面高濃度領域９の不純物濃度は、半導体基板１の不純物濃度よりも高く、かつｐ型ベース層１１の不純物濃度よりも低い。半導体基板１内には、半導体基板１のおもて面からｐ型ベース層１１およびガードリング４の深さよりも深い位置に、素子活性部から耐圧構造領域にわたって、ｎ型のＢＢ領域１０が設けられている。ｎ型表面高濃度領域９およびＢＢ領域１０の構成は、それぞれ、実施の形態１のｎ型表面高濃度領域およびＢＢ領域と同様である。
半導体基板１のおもて面の表面の、ｐ型ベース層１１およびガードリング４が設けられていない部分は、例えば、シリコン酸化膜などからなる絶縁膜８で覆われている。エミッタ電極１４は、ｐ型ベース層１１およびエミッタ層１２に接する。ガードリング電極７は、ガードリング４に接する。エミッタ電極１４とガードリング電極７とは、絶縁膜８によって互いに絶縁されている。半導体基板１の裏面（ｐ型ベース層１１が形成された主面に対して反対側の主面）には、ＢＢ領域１０と離れて、コレクタ層１３が設けられている。コレクタ電極１５は、コレクタ層１３に接する。
図７（ａ）に示す本発明の実施の形態２にかかるＩＧＢＴの製造方法について、図８を参照して以下説明する。図８は、本発明の実施の形態２にかかるＩＧＢＴの主要な製造工程を示す断面図である。まず、ＦＺ法により作製された高抵抗のｎ型の半導体基板１を用意し、イオン注入および熱拡散により、半導体基板１のおもて面側の表面層に選択的にｐ型ベース層１１、エミッタ層１２およびガードリング４を形成する（図８（ａ））。次に、エミッタ層１２と半導体基板１の表面層とに挟まれるｐ型ベース層１１の表面上にゲート絶縁膜、ゲート電極１７などからなるＭＯＳゲート構造を形成する。
その後、ガードリング４表面に熱酸化または膜成長によって、半導体基板１のおもて面の表面、ｐ型ベース層１１およびガードリング４が設けられていない部分を覆う絶縁膜８を形成する。そして、蒸着やスパッタなどによって、ｐ型ベース層１１およびエミッタ層１２に接触し、かつ層間絶縁膜１６を介してゲート電極１７を覆うエミッタ電極１４と、ガードリング４に接触するガードリング電極７とを形成する（図８（ｂ））。
次に、半導体基板１のおもて面側からＨ+を照射して熱処理をすることにより、半導体基板１のｐ型の領域以外の表面部に空孔と酸素の複合欠陥からなるドナーによるｎ型表面高濃度領域９を形成するとともに、半導体基板１内の深い位置にＢＢ領域１０を形成する（図８（ｃ））。このとき、ｎ型表面高濃度領域９とＢＢ領域１０とは重なっていてもよいし、離れていてもよい。電子線などの粒子線を用いてｎ型表面高濃度領域９を形成する場合は、Ｈ+の代わりに電子線などの粒子線を照射すればよい。
その後、半導体基板１の裏面側を研削して所定の厚さとし、コレクタ層１３をボロンなどのｐ型不純物のイオン注入および活性化工程（熱処理、レーザーアニールなど）を用いて形成する、そして、コレクタ層１３の表面にコレクタ電極１５を形成する。これにより図７（ａ）に示すＩＧＢＴが完成する。なお、ドリフト層１とコレクタ層１３の間に、ｎ型のドーパント（リン、Ｈ+など）で周知のｎ型フィールドストップ層（不図示）を設けて、空乏層がコレクタ層１３にパンチスルーするのを防ぐようにしてもよい。
また、このｎ型表面高濃度領域９の形成については、Ｈ+照射に限定せず前述の他の粒子線、たとえばＨｅや電子線などによって形成される欠陥でも同様の効果を得ることが可能である。これらＨ+以外の粒子線でｎ型表面高濃度領域９を形成した場合のＩＧＢＴの断面構造を図９に示す。図９は、本発明の実施の形態２にかかるＩＧＢＴの別の一例を示す断面構造および不純物濃度分布を示す説明図である。図９（ａ）には、ドリフト層１にＢＢ領域１０を有さず、ｎ型表面高濃度領域９を有する構成のＩＧＢＴを示す。図９（ｂ）には、図９（ａ）の切断線Ｂ−Ｂ’における不純物濃度分布を示す。図９（ｃ）には、図９（ａ）の切断線Ａ−Ａ’における不純物濃度分布を示す。図９に示すＩＧＢＴが図７に示すＩＧＢＴと異なるのは、ＢＢ領域１０を有さない点である。これらのｎ型表面高濃度領域９を形成する粒子線の照射は、ＩＧＢＴのライフタイムキラー形成目的とする粒子線の照射と同時に行ってもよく、従来と工程数を増やさずに効果を得ることが可能となる。
また、図７，９ではプレーナゲート型のＩＧＢＴを示したが、トレンチゲート型ＩＧＢＴとすることもできる。また、図１０の断面図に示すように一般的なＩＧＢＴだけではなく、逆阻止型ＩＧＢＴにおいても同様の効果を得ることは可能である。図１０は、本発明の実施の形態２にかかる逆阻止型ＩＧＢＴの構成を示す断面図である。図１０の逆阻止型ＩＧＢＴに付けられた符号のうち、符号１８はｐ型分離層である。図１０に示す逆阻止型ＩＧＢＴのｐ型分離層１８以外の構成は、図７に示すＩＧＢＴと同様である。このｐ型分離層１８はコレクタ層１３とドリフト層１間とのｐｎ接合の端部を半導体基板１の表面側へ湾曲させる機能を備える。このｐｎ接合端面は表面で絶縁膜８により保護されるため、逆電圧を有効に保持することができる。
また、実施の形態１にかかるダイオードと同様の理由で、実施の形態２にかかるＩＧＢＴにおいても半導体基板１内、特にエミッタ層１２表面からＢＢ領域１０の極大値までの各粒子線の飛程Ｒｐの間の区間では半導体基板に含まれる酸素の濃度が１×１０16／ｃｍ3以上で且つ１×１０18／ｃｍ3以下である領域が、当該区間の半分以上の厚さであり、且つブロードバッファ領域の極大値の一つにおける含有酸素濃度が１×１０16／ｃｍ3以上１×１０18／ｃｍ3以下であることが望ましい。
以上説明したように、実施の形態２にかかる半導体装置によれば、実施の形態１にかかる半導体装置と同様に、半導体基板の不純物濃度を低くしたままでも終端耐圧領域の表面から５μｍの深さまでのｎ型表面高濃度領域の不純物濃度を半導体基板の不純物濃度よりも高不純物濃度化することができる。この結果、外部電荷に対する耐性を向上させることができるとともに、ｐ型ベース層とｎ型ドリフト層間とのｐｎ接合が逆バイアスされた時にｐｎ接合から広がる空乏層の等電位線が該ｎ型表面高濃度領域では密になり広がりが抑えられるため、素子の小型化が可能となる。また、粒子線照射による欠陥を再結合中心としても活用することができるため、終端耐圧領域近傍のライフタイム減少も可能となる。これにより、導通時および逆回復時の該終端耐圧領域へのキャリアの集中を回避することが可能となる。また、実施の形態２にかかる半導体装置の構造は、ライフタイムキラー形成時の粒子線照射および熱処理工程によってｎ型表面高濃度領域およびＢＢ領域（またはｎ型表面高濃度領域のみ）を形成することができるため、工程が少なく簡易な方法での形成が可能である。また、ドリフト層中に高不純物濃度のブロードバッファ領域を有することにより、高速・低損失であり、且つソフトなスイッチング特性を持つＩＧＢＴが得られる。
以上において本発明の各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる半導体装置およびその製造方法は、特にダイオードまたはＩＧＢＴなどの電力用の半導体装置に有用である。
１ 半導体基板（ドリフト層、シリコン半導体基板）
２ アノード層
３ カソード層
４ ガードリング
５ アノード電極
６ カソード電極
７ ガードリング電極
８ 絶縁層
９ ｎ型表面高濃度領域
１０ ブロードバッファ領域（ＢＢ領域）
１１ ベース層
１２ エミッタ層
１３ コレクタ層
１４ エミッタ電極
１５ コレクタ電極
１６ 層間絶縁膜
１７ ゲート電極
１８ ｐ型分離層
１９ 耐圧構造領域
この発明は、半導体装置およびその製造方法に関する。
コンバーター・インバーター等の電力用半導体装置は、低損失・省電力且つ高速・高効率という特性が求められている。これらの電力用半導体装置には、６００Ｖ、１２００Ｖあるいはそれ以上の耐圧を有する電力用のダイオードやＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）等が用いられる。従って、これらの電力用のダイオードやＩＧＢＴ等についてもオン時やスイッチング時などに低損失特性が得られるデバイスの開発が進展している。
従来のダイオードやＩＧＢＴ等のデバイスの不純物濃度分布について説明する。図１１は、従来の一般的なダイオードの一様な不純物濃度分布を示す説明図である。また、図１２は、従来のブロードバッファ構造を備えたダイオードの不純物濃度分布を示す説明図である。図１１（ａ）には、一般的なダイオードの断面構造を模式的に示す。図１２（ａ）には、従来のブロードバッファ構造（Ｂｒｏａｄ Ｂｕｆｆｅｒ構造：以下、ＢＢ構造とする）を備えたダイオードの断面構造を模式的に示す。
オン時やスイッチング時などに低損失特性が得られるデバイスに対するさらなる改良の一つとして、電力用のダイオードや図１２に示すようにドリフト層１にＢＢ領域１０が設けられたＢＢ構造のダイオードやＩＧＢＴ等のデバイスが提案されている（例えば、下記特許文献１参照。）。このＢＢ構造とは、ＰＩＮ（Ｐ−Ｉｎｔｒｉｎｓｉｃ−Ｎ）ダイオードやＩＧＢＴのｎ-型のドリフト層１に、不純物濃度分布が同ドリフト層１の中央近辺で極大値を持ち、ｐアノード層２およびｎ+カソード層３の両方向に向かってそれぞれ緩やかに不純物濃度が減少するような不純物濃度分布を有する構造のことである。
この図１２に示すＢＢ構造のダイオードのドリフト層１について、図１１に示す従来の一般的なダイオードの一様な不純物濃度分布を有するドリフト層（以下、一様不純物濃度のドリフト層とする）１と比較する。図１１（ａ）に示すダイオードは、図１２に示すＢＢ構造のダイオードと同じ膜厚で同じ耐圧が得られるように構成されている。また、図１１（ｂ）には、図１１（ａ）の切断線Ｂ−Ｂ’における不純物濃度分布を示す。図１１（ｃ）には、図１１（ａ）の切断線Ａ−Ａ’における不純物濃度分布を示す。
また、図１２（ｂ）には、図１２（ａ）の切断線Ｂ−Ｂ’における不純物濃度分布を実線で示す。図１２（ｃ）には、図１２（ａ）の切断線Ａ−Ａ’における不純物濃度分布を実線で示す。さらに、図１２（ｂ）、１２（ｃ）には、ＢＢ構造のダイオードのドリフト層１の不純物濃度分布と一般的なダイオードの一様不純物濃度のドリフト層１の不純物濃度分布との違いを明確にするために、一般的なダイオードの一様不純物濃度のドリフト層１の不純物濃度分布を点線で示す。
デバイスのドリフト層にＢＢ領域を形成する方法の一つとして、プロトン（以下、Ｈ+とする）照射を用いてデバイスのドリフト層にＢＢ領域を形成する方法が提案されている（例えば、下記特許文献２参照。）。下記特許文献２に示すＢＢ領域の形成方法では、ＦＺ（Ｆｌｏａｔｉｎｇ Ｚｏｎｅ）バルクウエハにＨ+を照射し、熱処理を行うことで照射したＨ+を局部的にドナー化させることにより、図１２（ｂ），１２（ｃ）に示すような所望の不純物濃度分布を有するＢＢ領域１０をドリフト層１に形成する。
しかしながら、上述したようなＢＢ構造のダイオードやＩＧＢＴには、次のような問題点がある。図１１、図１２に示すように、耐圧が等しい一般的なダイオードとＢＢ構造のダイオードとの、一様不純物濃度のドリフト層１とＢＢ領域１０が設けられたドリフト層１の不純物濃度とを比較した場合、ＢＢ領域１０が設けられたドリフト層１の不純物濃度の極大値（以下、最大不純物濃度とする）は、一般的なダイオードのドリフト層１の不純物濃度よりも高い。そして、ＢＢ領域１０が設けられたドリフト層１の不純物濃度の最小値は、一般的なダイオードのドリフト層１の不純物濃度より低くなる。
このようにＢＢ構造のダイオードのドリフト層１は、耐圧の等しい一般的なダイオードの一様不純物濃度のドリフト層１よりも半導体基板表面部分の不純物濃度が低くなる。このため、半導体基板表面部分での空乏層の半導体基板表面に水平な方向（以下、沿面方向とする）の広がりが大きくなり易く、終端耐圧領域の面積を大きくしなくてはならなくなる。また、終端耐圧領域の表面の不純物濃度が低い場合、外部電荷の影響も受け易くなるため、耐圧信頼性も低下し易くなる。この耐圧信頼性が低下する問題を回避する方法として、終端耐圧領域の表面部分を高不純物濃度化したダイオードについて提案されている（例えば、下記特許文献３参照。）。
特開２００３−３１８４１２号公報 再公表２００７−０５５３５２号公報 特開２００６−３３２１２７号公報
しかしながら、前記特許文献３の記載にあるように、ＢＢ構造のダイオードにおいて、終端耐圧領域の表面部分を高不純物濃度化するためには、終端耐圧領域の表面部分を高不純物濃度化するための専用のマスク形成工程とフォトリソグラフィ工程を行い、終端耐圧領域の表面に部分的にイオン注入と熱拡散処理を施す必要がある。このため、製造工程数が増し、チップコストが上昇するという問題がある。
上述したような終端耐圧領域表面部分が低不純物濃度であることに起因する問題は、ＢＢ構造などのダイオードに限らず、ＩＧＢＴなどでも十分起こり得る問題である。その理由は、デバイスを高耐圧化するために、通常、高抵抗半導体基板を用いて低不純物濃度のドリフト層の厚さを所望の耐圧に合わせて厚くする構成とするからである。従って、高抵抗半導体基板（低不純物濃度半導体基板）を採用した場合、終端耐圧領域の占有面積が増大して素子活性部の面積が相対的に減少するとともに、耐圧信頼性も低下し易くなる。
このため、耐圧信頼性の観点から可能な限り低抵抗（高不純物濃度）半導体基板が用いられる。従って、耐圧信頼性の確保と、製造工程数の維持およびチップコストの低減とはトレードオフの関係にあり、このトレードオフを解消させることは困難であるという問題がある。
この発明は、上述した従来技術による問題点を解消するため、製造工程を追加することなく、ライフタイム制御が可能な半導体装置およびその製造方法を提供することを目的とする。また、この発明は、上述した従来技術による問題点を解消するため、終端耐圧領域の占有面積比率の増加を抑えることができる半導体装置およびその製造方法を提供することを目的とする。また、この発明は、上述した従来技術による問題点を解消するため、耐圧信頼性の高い半導体装置を安価に提供することができる半導体装置および半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。主電流の流れる活性部において、ｎ型の半導体基板の一方の主面側の表面層に選択的にｐ型半導体領域が設けられている。前記ｐ型半導体領域の外周を取り囲む環状の終端耐圧領域において、前記半導体基板の一方の主面側の表面層に選択的に例えばガードリングのような環状のｐ型耐圧構造領域が設けられている。また、前記終端耐圧領域において、前記半導体基板の一方の主面側の表面層の環状の前記ｐ型耐圧構造領域が形成された領域を除く領域を占めるｎ型表面高濃度領域が設けられている。そして、前記ｎ型表面高濃度領域の不純物濃度は、前記半導体基板の不純物濃度よりも高く、且つ前記ｐ型耐圧構造領域の不純物濃度よりも低い。また、前記ｎ型表面高濃度領域の深さは、前記ｐ型耐圧構造領域の深さよりも浅い。
また、この発明にかかる半導体装置は、上述した発明において、前記ｎ型表面高濃度領域の不純物濃度が、前記半導体基板の不純物濃度より１．５倍以上４．５倍以下の範囲で高不純物濃度であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板中に、当該半導体基板よりも不純物濃度が高く、前記半導体基板の深さ方向における不純物濃度の極大部を中心に当該極大部から当該半導体基板の両主面に向かってそれぞれ不純物濃度が低くなる不純物濃度の傾斜分布を有するｎ型ブロードバッファ領域をさらに備えることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記ｎ型表面高濃度領域の厚さが６μｍ以下の厚さであることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、ダイオードまたはＩＧＢＴであることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した半導体装置を製造する発明であり、次の特徴を有する。酸素雰囲気中で１１００℃以上１３５０℃以下の温度で、５時間以上１００時間以下の熱処理と、不純物イオン注入および熱拡散処理とを行い、ｎ型の前記半導体基板の表面層に、前記ｐ型半導体領域と、当該ｐ型半導体領域の外周を取り囲む環状の前記終端耐圧領域とを形成するとともに、前記半導体基板中の酸素濃度を１×１０16／ｃｍ3以上１×１０18／ｃｍ3以下の範囲にする。その後に、前記半導体基板の前記ｐ型半導体領域を形成した表面側からヘリウムイオン、ネオンイオン、アルゴンイオン、電子線および白金イオンのいずれかの粒子線照射を行い、前記ｎ型表面高濃度領域を形成する。
また、この発明にかかる半導体装置の製造方法は、上述した半導体装置を製造する発明であり、次の特徴を有する。酸素雰囲気中で１１００℃以上１３５０℃以下の温度で、５時間以上１００時間以下の熱処理と、不純物のイオン注入および熱拡散処理とを行い、前記半導体基板の表面層に、前記ｐ型半導体領域と、当該ｐ型半導体領域の外周を取り囲む環状の前記終端耐圧領域とを形成するとともに、前記半導体基板中の酸素濃度を１×１０16／ｃｍ3以上１×１０18／ｃｍ3以下の範囲にする。その後に、前記半導体基板の前記ｐ型半導体領域を形成した表面からドーズ量が１×１０11／ｃｍ2以上１×１０14／ｃｍ2以下の範囲であって、且つ加速エネルギーが１．０ＭｅＶ以上２０．０ＭｅＶ以下の範囲であるプロトン照射を行い、前記ｎ型ブロードバッファ領域と、前記ｎ型表面高濃度領域とを形成する。
また、この発明にかかる半導体装置の製造方法は、さらに、次の特徴を有する。前記ｐ型半導体領域のｐ型半導体領域側の表面から前記ｎ型ブロードバッファ領域の不純物濃度の極大部の一つまでの距離（飛程）Ｒｐの間の区間の領域のうち、前記半導体基板の酸素濃度が１×１０16／ｃｍ3以上１×１０18／ｃｍ3以下の範囲となる領域が当該区間の半分以上の厚さであり、且つ前記ｎ型ブロードバッファ領域の不純物濃度の極大部の一つにおける含有酸素濃度が１×１０16／ｃｍ3以上１×１０18／ｃｍ3以下の範囲となるように、前記ｎ型ブロードバッファ領域と、前記ｎ型表面高濃度領域とを形成する。
上述した発明によれば、ライフタイムキラー形成時の粒子線照射および熱処理工程によってｎ型表面高濃度領域を形成することができるため、工程が少なく簡易な方法でＢＢ領域を形成することができる。また、上述した発明によれば、半導体基板の不純物濃度を低くしたままでも終端耐圧領域の表面から６μｍの深さまでのｎ型表面高濃度領域の不純物濃度を半導体基板の不純物濃度よりも高不純物濃度化することができる。この結果、外部電荷に対する耐性を向上させることができるとともに、逆バイアス時にｐｎ接合から広がる空乏層の等電位線が該ｎ型表面高濃度領域では密になり広がりが抑えられる。
本発明にかかる半導体装置およびその製造方法によれば、製造工程を追加することなく、ライフタイム制御を可能にすることができるという効果を奏する。また、本発明にかかる半導体装置およびその製造方法によれば、終端耐圧領域の占有面積比率の増加を抑えることができるという効果を奏する。本発明にかかる半導体装置およびその製造方法によれば、耐圧信頼性の高い半導体装置を安価に提供することができるという効果を奏する。
図１は、本発明の実施の形態１にかかるダイオードの断面構造および不純物濃度分布を示す説明図である。 図２は、本発明の実施の形態１にかかるダイオードの主要な製造工程を示す断面図である。 図３は、半導体基板の不純物濃度と外部電荷密度との関係を示す相関図である。 図４は、本発明の実施の形態１にかかるダイオードの別の一例を示す断面構造および不純物濃度分布を示す説明図である。 図５は、半導体基板内の酸素濃度とダイオード順方向電圧との関係を示す相関図である。 図６は、半導体基板内の酸素濃度とＨ+の活性化（ドナー化）率との関係を示す相関図である。 図７は、本発明の実施の形態２にかかるＩＧＢＴの断面構造および不純物濃度分布を示す説明図である。 図８は、本発明の実施の形態２にかかるＩＧＢＴの主要な製造工程を示す断面図である。 図９は、本発明の実施の形態２にかかるＩＧＢＴの別の一例を示す断面構造および不純物濃度分布を示す説明図である。 図１０は、本発明の実施の形態２にかかる逆阻止型ＩＧＢＴの構成を示す断面図である。 図１１は、従来の一般的なダイオードの一様な不純物濃度分布を示す説明図である。 図１２は、従来のブロードバッファ構造を備えたダイオードの不純物濃度分布を示す説明図である。 図１３は、本発明にかかる半導体装置のネットドーピング濃度分布を示す特性図である。
以下に添付図面を参照して、この発明にかかる半導体装置およびその製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本発明はその要旨を超えない限り、以下に説明する実施の形態の記載に限定されるものではない。
（実施の形態１）
以下、本発明の実施の形態１にかかる半導体装置について説明する。例えば、実施の形態１にかかる半導体装置がダイオードである場合を例に説明する。図１は、本発明の実施の形態１にかかるダイオードの断面構造および不純物濃度分布を示す説明図である。図１（ａ）には、実施の形態１にかかるダイオードの断面構造を模式的に示す。図１（ｂ）には、図１（ａ）の切断線Ｂ−Ｂ’における不純物濃度分布を示す。図１（ｃ）には、図１（ａ）の切断線Ａ−Ａ’における不純物濃度分布を示す。
図１（ａ）に示すダイオードは、主電流の流れる素子活性部において、半導体基板１の一方の主面（以下、おもて面とする）側の表面層に、アノード層２が選択的に設けられている。また、アノード層２を囲む耐圧構造領域において、半導体基板１のおもて面側の表面層には、ｐ型ガードリング４が選択的に設けられている。さらに、素子活性部から耐圧構造領域にわたって、半導体基板１のおもて面側の表面層に、ｎ型表面高濃度領域９が設けられている。ｎ型表面高濃度領域９は、Ｈ+照射によって形成された空孔と酸素との複合欠陥からなるドナーを高濃度に含む。
ｎ型表面高濃度領域９の深さは、アノード層２およびｐ型ガードリング４の深さよりも浅い。ｎ型表面高濃度領域９の不純物濃度は、半導体基板１の不純物濃度よりも高く、かつアノード層２の不純物濃度よりも低い。半導体基板１内には、半導体基板１のおもて面からアノード層２およびガードリング４の深さよりも深い位置に、素子活性部から耐圧構造領域にわたって、ｎ型のブロードバッファ（ＢＢ）領域１０が設けられている。ＢＢ領域１０は、ｎ型表面高濃度領域９に接していてもよいし、ｎ型表面高濃度領域９から離れていてもよい。
半導体基板１のおもて面の表面の、アノード層２およびガードリング４が設けられていない部分は、例えば、シリコン酸化膜などからなる絶縁膜８で覆われている。アノード電極５は、アノード層２に接する。ガードリング電極７は、ガードリング４に接する。アノード電極５とガードリング電極７とは、絶縁膜８によって互いに絶縁されている。半導体基板１の他方の主面（アノード層２が形成された主面に対して反対側の主面、以下、裏面とする）には、ＢＢ領域１０と離れて、カソード層３が設けられている。カソード電極６は、カソード層３に接する。
次に、図１（ａ）に示す本発明の実施の形態１にかかるダイオードの製造方法について、図２を参照して説明する。図２は、本発明の実施の形態１にかかるダイオードの主要な製造工程を示す断面図である。まず、高抵抗のＦＺ法により作製されたｎ型のシリコン半導体基板（以下、単に半導体基板とする）１を用意する。次に、酸素雰囲気の熱処理による熱酸化を行った後、フォトリソグラフ工程によって、半導体基板１の一方の主面（以下、おもて面とする）の表面に所定部分を開口したレジストマスクを形成する。次に、レジストマスクをマスクとしてイオン注入を行い、半導体基板１のおもて面側からレジストマスクの開口部にボロンなどのｐ型不純物を導入する。
そして、昇・降温時または定常温度の期間にて酸素を含むような雰囲気で熱拡散処理を行い、主電流の流れる素子活性部にアノード層２を選択的に形成するとともに、アノード層２を囲む耐圧構造領域１９にｐ型ガードリング４を選択的に形成する（図２（ａ））。この段階で、これまでの酸素雰囲気の熱処理により、半導体基板１の表面層には、酸素が１×１０16／ｃｍ3以上１×１０18／ｃｍ3以下の範囲の不純物濃度で導入され、分布している。
その後、熱酸化または膜成長によって、半導体基板１のおもて面の表面、アノード層２およびガードリング４が設けられていない部分を覆う絶縁膜８を形成する。そして、蒸着やスパッタなどによって、アノード層２およびガードリング４の表面にそれぞれ導電接触するアノード電極５およびガードリング電極７を形成する（図２（ｂ））。次に、半導体基板１の、アノード層２などを形成するためのイオン注入を行った主面（おもて面）と同じ主面側からプロトン（Ｈ+）を照射して熱処理を行う。
このＨ+照射によって、半導体基板１のおもて面からアノード層２およびガードリング４の深さよりも浅い表面層に空孔と酸素との複合欠陥からなるドナーを高濃度に含むｎ型表面高濃度領域９を形成する。さらに、このＨ+照射によって、ｎ型表面高濃度領域９とともに、半導体基板１のおもて面からアノード層２およびガードリング４の深さよりも深い位置にＢＢ領域１０を形成する（図２（ｃ））。ｎ型表面高濃度領域９とＢＢ領域１０とは、半導体基板１の深さ方向に重なっていてもよいし、離れていてもよい。
Ｈ+以外の粒子線を用いてｎ型表面高濃度領域９を作成する場合は、Ｈ+の代わりにヘリウム（Ｈｅ）イオン、ネオン（Ｎｅ）イオン、アルゴン（Ａｒ）イオン、電子線、白金（Ｐｔ）イオンなどの粒子線を照射すればよい。各粒子線をシリコンに照射（注入）したときの飛程Ｒｐは、加速エネルギーが２００ｋｅＶから３０ＭｅＶの範囲において、次の通りである。飛程Ｒｐとは、粒子線を半導体基板１に照射したときに、粒子線が半導体基板１中で完全に停止するまでの平均距離である。Ｈ+の飛程Ｒｐは、例えば１．８〜４９１０μｍであってもよい。ヘリウムイオンの飛程Ｒｐは、例えば１．１〜４３２．７μｍであってもよい。ネオンイオンの飛程Ｒｐは、例えば０．４〜１６．０μｍであってもよい。アルゴンイオンの飛程Ｒｐは、例えば０．２〜９．８μｍであってもよい。
また、白金（Ｐｔ）イオンの飛程Ｒｐは、例えば、加速エネルギーが２００ｋｅＶから１００ＭｅＶの範囲において、０．０７〜１３．５μｍであってもよい。また、電子線の飛程Ｒｐは、例えば、１００ｋｅＶから１０ＭｅＶの範囲において、８０μｍ〜２０ｍｍであってもよい。そして、各粒子線の照射量と加速エネルギーは、次の通りである。Ｈ+では、例えば、ドーズ量が１×１０11／ｃｍ2〜１×１０14／ｃｍ2で、加速エネルギーが１．０ＭｅＶ〜２０ＭｅＶ程度であってもよい。
Ｈｅでは、例えば、ドーズ量が１×１０11／ｃｍ2〜１×１０14／ｃｍ2で、加速エネルギーが１．０ＭｅＶ〜３０ＭｅＶ程度であってもよい。電子線を用いる場合、加速エネルギーが１．０ＭｅＶから１０ＭｅＶ、照射線量が１０ｋＧｙ〜６００ｋＧｙ程度であれば、電子線の飛程Ｒｐが十分深くなり、半導体基板１のおもて面側の表面層にｎ型の表面高濃度領域９を形成することができるので、好ましい。Ａｒイオン、ＮｅイオンおよびＰｔイオンについても、それぞれ上記の範囲の加速エネルギーにおいて、１×１０11／ｃｍ2〜１×１０14／ｃｍ2のドーズ量にて照射することが好ましい。
照射量を上記範囲とした理由は、照射量が上記範囲よりも少ない場合には複合欠陥の過少によって有効な効果が得られず、照射量が上記範囲よりも多い場合には複合欠陥の過多により移動度が大きく低下してしまい、所望の順方向電圧Ｖｆが得られなくなるからである。そして、加速エネルギーを上記範囲とした理由は、シリコン半導体からなる半導体基板１内への飛程Ｒｐを所望の深さにするために必要であるからである。
また、Ｈ+の加速エネルギーを上記範囲とした理由は、ＢＢ領域１０の半値幅を所望の厚さにするために必要であるからである。さらに、Ｈ+の加速エネルギーは１．０ＭｅＶ〜８．０ＭｅＶであり、Ｈ+のドーズ量は１×１０12／ｃｍ2〜１×１０13／ｃｍ2の範囲であるのがより一層好ましい。その理由は、幅が注入の標準偏差（ΔＲｐ）程度（１μｍ〜２５μｍ）で、電気的に活性化したドナーの実効的なドーズ量が２×１０11／ｃｍ2〜１×１０12／ｃｍ2の範囲のＢＢ領域１０を形成することができるからである。
次に、図示省略するが半導体基板１の裏面を研削して所定の厚さとする。そして、イオン注入によって半導体基板１の裏面側からリンなどのｎ型不純物を導入し、熱拡散処理によって半導体基板１の裏面にカソード層３を形成する。その後、このカソード層３の表面をカソード電極６で被覆する。これにより、図１（ａ）に示すダイオードが完成する。
次に、図１に示す半導体装置における半導体基板１の不純物濃度に対するＢＢ領域１０の不純物濃度の極大値の比と、外部電荷密度との関係について説明する。図３は、半導体基板の不純物濃度と外部電荷密度との関係を示す相関図である。図３には、半導体基板１の当初の不純物濃度に対するｎ型表面高濃度領域９の最大不純物濃度の比と、逆耐圧が減少を始める外部電荷濃度（密度）および逆耐圧とを示す。半導体基板１の当初の不純物濃度とは、半導体基板１にｎ型表面高濃度領域９およびＢＢ領域１０が形成される前の半導体基板１の不純物濃度である。
図３に示す相関図から分かることは、図１に示すダイオードの層構造では、ｎ型表面高濃度領域９の不純物濃度を半導体基板１の不純物濃度より１．５倍〜４．５倍程度の高不純物濃度にすることにより、外部電荷密度が１×１０12／ｃｍ2のように高い場合でも耐圧は低下せず、且つ外部電荷への耐性が強い高信頼性のダイオードが得られることである。一方、ｎ型表面高濃度領域９の不純物濃度を半導体基板１の不純物濃度と比較して４．５倍以上に高不純物濃度化しすぎた場合では、ガードリング４間の表面不純物濃度が高くなりすぎて、そこで空乏層が伸び難くなり電界強度が大きくなり耐圧が低下する。また、図３に示す相関図から、ｎ型表面高濃度領域９の不純物濃度を半導体基板１の不純物濃度より２．０倍〜４．０倍の範囲で高くすることにより、外部電荷密度による耐圧の変動がなく、且つ安定的な耐圧を維持できるため、なお一層好ましいことがわかる。
また、このｎ型表面高濃度領域９の形成方法としてはＨ+照射に限定されるものではない。前述した他の粒子線、例えば、Ｈｅや電子線などによって形成される複合欠陥でも同様の効果を得ることが可能である。これらＨ+以外の粒子線で形成したｎ型表面高濃度領域９を有するダイオードの断面図と不純物濃度分布図を図４に示す。図４は、本発明の実施の形態１にかかるダイオードの別の一例を示す断面構造および不純物濃度分布を示す説明図である。図４（ａ）には、半導体基板１からなるドリフト層にＢＢ領域１０を有さず、ｎ型表面高濃度領域９を有する構成のダイオードを示す。図４（ｂ）には、図４（ａ）の切断線Ｂ−Ｂ’における不純物濃度分布を示す。図４（ｃ）には、図４（ａ）の切断線Ａ−Ａ’における不純物濃度分布を示す。図４に示すダイオードが図１に示すダイオードと異なるのは、ＢＢ領域１０を有さない点である。
このとき、Ｈ+照射によるｎ型表面高濃度領域９の形成には留意するべき点がある。すなわち、前記特許文献１に示されているように、半導体基板１内部の酸素濃度が１×１０16／ｃｍ3以下と低すぎる場合では、Ｈ+照射に起因する空孔と酸素の複合欠陥からなるドナーの増加の影響よりもＨ+照射時の移動度低下の影響が非常に大きく、順方向特性が悪化するからである。この順方向特性が悪化することについて、図５を参照して説明する。図５は、半導体基板内の酸素濃度とダイオード順方向電圧との関係を示す相関図である。図５には、プロトンの飛程Ｒｐに対して酸素濃度が１×１０16／ｃｍ3以上の領域の半導体基板１表面からの深さ（幅）の比とダイオード順方向電圧との関係を示す。図５の相関図に示すように、半導体基板１表面から飛程Ｒｐの深さまでの領域中、酸素濃度が１×１０16／ｃｍ3よりも高い領域が半分以下の厚さで存在する場合、言い換えると酸素濃度が１×１０16／ｃｍ3よりも低い領域が半分以上の厚さを占めた場合、移動度低下による順方向電圧増大が顕著になる。
また、Ｈ+照射による効率的なＢＢ領域１０の形成の際には、Ｈ+のドナー化率の高いことが望ましい。図６は、半導体基板内の酸素濃度とＨ+の活性化（ドナー化）率との関係を示す相関図である。図６から半導体基板１内部の酸素濃度が１×１０16／ｃｍ3以上でＨ+のドナー化率が大きく向上していることがわかる。一方、半導体基板１内部の酸素濃度が１×１０16／ｃｍ3未満の場合では、Ｈ+のドナー化率が急激に低くなり、１０％以下になると効率的にＢＢ領域１０を形成できないためにＢＢ領域１０による発振抑制効果が期待できない。また、Ｈ+の照射量を増加させて無理にＢＢ領域１０を形成した場合では、Ｈ+の過剰な照射による著しいライフタイムの低下や、漏れ電流の増大、移動度低下などの影響が生じ、Ｅｒｒ−Ｖｆ（逆回復損失−順電圧降下）のトレードオフが悪化する。
以上、説明したように、半導体基板１内の酸素濃度は１×１０16／ｃｍ3以上の高濃度であることが望ましい。ただし、半導体基板１内の酸素濃度が１×１０18／ｃｍ3以上と高すぎる場合では半導体基板１内でＯＳＦ欠陥（Ｏｘｉｄａｔｉｏｎ−ｉｎｄｕｃｅｄ Ｓｔａｃｋｉｎｇ Ｆａｕｌｔ：酸化誘起積層欠陥）が顕著に現れて漏れ電流が増加するので好ましくない。
したがって、半導体基板１内、特にアノード層２表面からＢＢ領域１０の不純物濃度の極大部までの飛程Ｒｐの間の区間では半導体基板１に含まれる酸素濃度が１×１０16／ｃｍ3以上で且つ１×１０18／ｃｍ3以下である領域が、当該区間の半分以上の厚さであり、且つブロードバッファ領域（ＢＢ領域）１０の不純物濃度の極大部における含有酸素濃度が１×１０16／ｃｍ3以上１×１０18／ｃｍ3以下であることが望ましい。また、Ｈ+を複数回照射してＢＢ領域１０を複数形成する場合も、複数のＢＢ領域１０の不純物濃度の極大部（極大値の部分）のうち少なくとも１つにおける含有酸素濃度が１×１０16／ｃｍ3以上１×１０18／ｃｍ3以下であることが望ましい。
なお、イオン注入法または熱拡散法にて、あらかじめ酸素を半導体基板１の表面に導入しておく方法もある。例えば、ＦＺ法により作製された表面鏡面仕上げのｎ型の半導体基板１の表面に、酸素イオンを加速エネルギーが１００ｋｅＶから１０ＭｅＶ、ドーズ量が１×１０12／ｃｍ2以上１×１０16／ｃｍ2以下の範囲で注入する。そして、酸素雰囲気の中で、１１００℃〜１３５０℃くらいの温度で１０時間〜１００時間の時間をかけて熱処理を行う。これにより、半導体基板１内に、１×１０16／ｃｍ3以上１×１０18／ｃｍ3以下の濃度範囲の酸素を含む領域を形成することができる。
または、酸素イオンのイオン注入を行わずに、酸素雰囲気の中で１１００℃〜１３５０℃くらいの温度、好ましくは１２００℃〜１３５０℃の範囲の温度で、５時間〜１００時間（好ましくは１０時間〜１００時間）かけて酸化膜を形成しつつ熱処理を行う。これにより、上述したイオン注入により半導体基板１内に酸素を含む領域を形成した場合と同様の濃度の酸素を半導体基板に導入することができる。または、公知のパイロジェニック酸化等で、酸素雰囲気中で１μｍ厚程度の熱酸化膜をあらかじめ形成し、その後に酸素雰囲気もしくは窒素雰囲気で１１００℃〜１３５０℃の温度で１０時間〜１００時間熱処理してもよい。半導体基板１中の酸素濃度の分布を細かく制御する必要がある場合には、前者のイオン注入法を組合せて熱処理するのがよい。また、酸素のイオン注入により半導体基板１の表面に導入されるダメージを避ける場合は、逆に酸素のイオン注入を避ければよい。
次に、半導体基板１内のネットドーピング濃度分布について説明する。図１３は、本発明にかかる半導体装置のネットドーピング濃度分布を示す特性図である。図１３は、酸素雰囲気の中で、温度を１３００℃にて１５時間かけて、表面に酸化膜を形成しながら酸素を導入した半導体基板１の表面から、Ｈ+を加速エネルギーが８ＭｅＶ、ドーズ量が２×１０12／ｃｍ2にて照射し、３５０℃にて熱処理を行ったときのネットドーピング濃度を、周知の広がり抵抗測定法にて測定した結果である。測定には、Ｓｏｌｉｄ−Ｓｔａｔｅ Ｍｅａｓｕｒｅｍｅｎｔ社製のＳＳＭ−２０００を用いた。
図１３に示す結果から、Ｈ+の照射により表面から３０μｍの深さよりも深い領域に、ＢＢ領域１０を形成することができたことがわかる。さらに、半導体基板１表面（０μｍ）から深さ６μｍにわたり、半導体基板１からなるドリフト層の不純物濃度（約４×１０13／ｃｍ3）よりも不純物濃度が高く、最大濃度がおよそ９×１０13／ｃｍ3のｎ型表面高濃度領域９を形成することができた。
このときの酸素は、半導体基板１の表面付近の不純物濃度が最大で約３×１０17／ｃｍ3となるガウス分布にて導入することができたことを、周知の２次イオン質量分析法（ＳＩＭＳ）により確認した。粒子線が通過した領域における空孔と酸素の複合欠陥のドナー化率はおよそ０．０３％〜０．３％の範囲であるため、酸素濃度が最大となる部分（０〜６μｍ）が、半導体基板１の濃度よりも高くなる。
なお、あらかじめ半導体基板１に酸素を導入する上記の工程だけでなく、通常のｐ型アノード層２あるいはガードリング４をイオン注入および熱拡散にて導入する工程、あるいは絶縁層としてシリコンの熱酸化にて１μｍ以下の厚さの熱酸化膜を形成する工程でも、酸素は半導体基板１に導入される。本発明のｎ型表面高濃度領域９の形成は、通常のｐ型アノード層２などの熱拡散あるいは熱酸化膜の形成のみで形成することができる場合もあるが、あらかじめ半導体基板１に酸素を導入する上記の工程を行う方が、確実に前述の濃度分布にて酸素が導入されるので、好ましい。
以上説明したように、実施の形態１にかかる半導体装置によれば、半導体基板の不純物濃度を低くしたままでも終端耐圧領域の表面から６μｍの深さまでのｎ型表面高濃度領域の不純物濃度を半導体基板の不純物濃度よりも高不純物濃度化することができる。この結果、外部電荷に対する耐性を向上させることができるとともに、逆バイアス時にｐｎ接合から広がる空乏層の等電位線が該ｎ型表面高濃度領域では密になり広がりが抑えられる。このため、信頼性が高く、且つ終端耐圧領域の占有面積比率の増加を抑え小型化を図った半導体装置を提供することが可能となる。また、粒子線照射による欠陥を再結合中心としても活用することができるため、終端耐圧領域近傍のライフタイム減少も可能となる。これにより、導通時および逆回復時の該終端耐圧領域へのキャリアの集中を回避することが可能となる。また、実施の形態１にかかる半導体装置の構造は、ライフタイムキラー形成時の粒子線照射および熱処理工程によってｎ型表面高濃度領域およびＢＢ領域（またはｎ型表面高濃度領域のみ）を形成することができるため、工程が少なく簡易な方法での形成が可能である。これにより、安価な半導体装置を提供することが可能となる。また、ドリフト層中に高不純物濃度のブロードバッファ領域を有することにより、高速・低損失であり、且つソフトなスイッチング特性を持つダイオードが得られる。
（実施の形態２）
以下、本発明の実施の形態２にかかる半導体装置について説明する。例えば、実施の形態２にかかる半導体装置がＩＧＢＴである場合を例に説明する。図７は、本発明の実施の形態２にかかるＩＧＢＴの断面構造および不純物濃度分布を示す説明図である。図７（ａ）には、実施の形態２にかかるＩＧＢＴの断面構造を模式的に示す。図７（ｂ）には、図７（ａ）の切断線Ｂ−Ｂ’における不純物濃度分布を示す。図７（ｃ）には、図７（ａ）の切断線Ａ−Ａ’における不純物濃度分布を示す。
図７（ａ）に示すＩＧＢＴは、主電流の流れる素子活性部において、半導体基板１のおもて面側の表面層に、ｐ型ベース層１１が選択的に設けられている。ｐ型ベース層１１内には、エミッタ層１２が選択的に設けられている。また、素子活性部を囲む耐圧構造領域において、半導体基板１のおもて面側の表面層には、ｐ型ガードリング４が選択的に設けられている。さらに、素子活性部から耐圧構造領域にわたって、半導体基板１のおもて面側の表面層には、ｎ型表面高濃度領域９が設けられている。
ｎ型表面高濃度領域９の深さは、ｐ型ベース層１１およびｐ型ガードリング４の深さよりも浅い。ｎ型表面高濃度領域９の不純物濃度は、半導体基板１の不純物濃度よりも高く、かつｐ型ベース層１１の不純物濃度よりも低い。半導体基板１内には、半導体基板１のおもて面からｐ型ベース層１１およびガードリング４の深さよりも深い位置に、素子活性部から耐圧構造領域にわたって、ｎ型のＢＢ領域１０が設けられている。ｎ型表面高濃度領域９およびＢＢ領域１０の構成は、それぞれ、実施の形態１のｎ型表面高濃度領域およびＢＢ領域と同様である。
半導体基板１のおもて面の表面の、ｐ型ベース層１１およびガードリング４が設けられていない部分は、例えば、シリコン酸化膜などからなる絶縁膜８で覆われている。エミッタ電極１４は、ｐ型ベース層１１およびエミッタ層１２に接する。ガードリング電極７は、ガードリング４に接する。エミッタ電極１４とガードリング電極７とは、絶縁膜８によって互いに絶縁されている。半導体基板１の裏面（ｐ型ベース層１１が形成された主面に対して反対側の主面）には、ＢＢ領域１０と離れて、コレクタ層１３が設けられている。コレクタ電極１５は、コレクタ層１３に接する。
図７（ａ）に示す本発明の実施の形態２にかかるＩＧＢＴの製造方法について、図８を参照して以下説明する。図８は、本発明の実施の形態２にかかるＩＧＢＴの主要な製造工程を示す断面図である。まず、ＦＺ法により作製された高抵抗のｎ型の半導体基板１を用意し、イオン注入および熱拡散により、半導体基板１のおもて面側の表面層に選択的にｐ型ベース層１１、エミッタ層１２およびガードリング４を形成する（図８（ａ））。次に、エミッタ層１２と半導体基板１の表面層とに挟まれるｐ型ベース層１１の表面上にゲート絶縁膜、ゲート電極１７などからなるＭＯＳゲート構造を形成する。
その後、ガードリング４表面に熱酸化または膜成長によって、半導体基板１のおもて面の表面、ｐ型ベース層１１およびガードリング４が設けられていない部分を覆う絶縁膜８を形成する。そして、蒸着やスパッタなどによって、ｐ型ベース層１１およびエミッタ層１２に接触し、かつ層間絶縁膜１６を介してゲート電極１７を覆うエミッタ電極１４と、ガードリング４に接触するガードリング電極７とを形成する（図８（ｂ））。
次に、半導体基板１のおもて面側からＨ+を照射して熱処理をすることにより、半導体基板１のｐ型の領域以外の表面部に空孔と酸素の複合欠陥からなるドナーによるｎ型表面高濃度領域９を形成するとともに、半導体基板１内の深い位置にＢＢ領域１０を形成する（図８（ｃ））。このとき、ｎ型表面高濃度領域９とＢＢ領域１０とは重なっていてもよいし、離れていてもよい。電子線などの粒子線を用いてｎ型表面高濃度領域９を形成する場合は、Ｈ+の代わりに電子線などの粒子線を照射すればよい。
その後、半導体基板１の裏面側を研削して所定の厚さとし、コレクタ層１３をボロンなどのｐ型不純物のイオン注入および活性化工程（熱処理、レーザーアニールなど）を用いて形成する、そして、コレクタ層１３の表面にコレクタ電極１５を形成する。これにより図７（ａ）に示すＩＧＢＴが完成する。なお、ドリフト層１とコレクタ層１３の間に、ｎ型のドーパント（リン、Ｈ+など）で周知のｎ型フィールドストップ層（不図示）を設けて、空乏層がコレクタ層１３にパンチスルーするのを防ぐようにしてもよい。
また、このｎ型表面高濃度領域９の形成については、Ｈ+照射に限定せず前述の他の粒子線、たとえばＨｅや電子線などによって形成される欠陥でも同様の効果を得ることが可能である。これらＨ+以外の粒子線でｎ型表面高濃度領域９を形成した場合のＩＧＢＴの断面構造を図９に示す。図９は、本発明の実施の形態２にかかるＩＧＢＴの別の一例を示す断面構造および不純物濃度分布を示す説明図である。図９（ａ）には、ドリフト層１にＢＢ領域１０を有さず、ｎ型表面高濃度領域９を有する構成のＩＧＢＴを示す。図９（ｂ）には、図９（ａ）の切断線Ｂ−Ｂ’における不純物濃度分布を示す。図９（ｃ）には、図９（ａ）の切断線Ａ−Ａ’における不純物濃度分布を示す。図９に示すＩＧＢＴが図７に示すＩＧＢＴと異なるのは、ＢＢ領域１０を有さない点である。これらのｎ型表面高濃度領域９を形成する粒子線の照射は、ＩＧＢＴのライフタイムキラー形成目的とする粒子線の照射と同時に行ってもよく、従来と工程数を増やさずに効果を得ることが可能となる。
また、図７，９ではプレーナゲート型のＩＧＢＴを示したが、トレンチゲート型ＩＧＢＴとすることもできる。また、図１０の断面図に示すように一般的なＩＧＢＴだけではなく、逆阻止型ＩＧＢＴにおいても同様の効果を得ることは可能である。図１０は、本発明の実施の形態２にかかる逆阻止型ＩＧＢＴの構成を示す断面図である。図１０の逆阻止型ＩＧＢＴに付けられた符号のうち、符号１８はｐ型分離層である。図１０に示す逆阻止型ＩＧＢＴのｐ型分離層１８以外の構成は、図７に示すＩＧＢＴと同様である。このｐ型分離層１８はコレクタ層１３とドリフト層１間とのｐｎ接合の端部を半導体基板１の表面側へ湾曲させる機能を備える。このｐｎ接合端面は表面で絶縁膜８により保護されるため、逆電圧を有効に保持することができる。
また、実施の形態１にかかるダイオードと同様の理由で、実施の形態２にかかるＩＧＢＴにおいても半導体基板１内、特にエミッタ層１２表面からＢＢ領域１０の不純物濃度の極大部までの各粒子線の飛程Ｒｐの間の区間では半導体基板に含まれる酸素の濃度が１×１０16／ｃｍ3以上で且つ１×１０18／ｃｍ3以下である領域が、当該区間の半分以上の厚さであり、且つブロードバッファ領域の不純物濃度の極大部の一つにおける含有酸素濃度が１×１０16／ｃｍ3以上１×１０18／ｃｍ3以下であることが望ましい。
以上説明したように、実施の形態２にかかる半導体装置によれば、実施の形態１にかかる半導体装置と同様に、半導体基板の不純物濃度を低くしたままでも終端耐圧領域の表面から５μｍの深さまでのｎ型表面高濃度領域の不純物濃度を半導体基板の不純物濃度よりも高不純物濃度化することができる。この結果、外部電荷に対する耐性を向上させることができるとともに、ｐ型ベース層とｎ型ドリフト層間とのｐｎ接合が逆バイアスされた時にｐｎ接合から広がる空乏層の等電位線が該ｎ型表面高濃度領域では密になり広がりが抑えられるため、素子の小型化が可能となる。また、粒子線照射による欠陥を再結合中心としても活用することができるため、終端耐圧領域近傍のライフタイム減少も可能となる。これにより、導通時および逆回復時の該終端耐圧領域へのキャリアの集中を回避することが可能となる。また、実施の形態２にかかる半導体装置の構造は、ライフタイムキラー形成時の粒子線照射および熱処理工程によってｎ型表面高濃度領域およびＢＢ領域（またはｎ型表面高濃度領域のみ）を形成することができるため、工程が少なく簡易な方法での形成が可能である。また、ドリフト層中に高不純物濃度のブロードバッファ領域を有することにより、高速・低損失であり、且つソフトなスイッチング特性を持つＩＧＢＴが得られる。
以上において本発明の各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる半導体装置およびその製造方法は、特にダイオードまたはＩＧＢＴなどの電力用の半導体装置に有用である。
１ 半導体基板（ドリフト層、シリコン半導体基板）
２ アノード層
３ カソード層
４ ガードリング
５ アノード電極
６ カソード電極
７ ガードリング電極
８ 絶縁膜
９ ｎ型表面高濃度領域
１０ ブロードバッファ領域（ＢＢ領域）
１１ ベース層
１２ エミッタ層
１３ コレクタ層
１４ エミッタ電極
１５ コレクタ電極
１６ 層間絶縁膜
１７ ゲート電極
１８ ｐ型分離層
１９ 耐圧構造領域

Claims (8)

  1. 第１導電型の半導体基板と、
    主電流の流れる活性部において、前記半導体基板の一方の主面側の表面層に選択的に形成された第２導電型半導体領域と、
    前記第２導電型半導体領域の外周を取り囲む環状の終端耐圧領域において、前記半導体基板の一方の主面側の表面層に選択的に形成された環状の第２導電型耐圧構造領域と、
    前記終端耐圧領域において、前記半導体基板の一方の主面側の表面層の、前記第２導電型耐圧構造領域が形成された領域を除く領域を占める第１導電型表面高濃度領域と、
    を備え、
    前記第１導電型表面高濃度領域の不純物濃度が、前記半導体基板の不純物濃度よりも高く、且つ前記第２導電型耐圧構造領域の不純物濃度よりも低く、
    前記第１導電型表面高濃度領域の深さが、前記第２導電型耐圧構造領域の深さよりも浅いことを特徴とする半導体装置。
  2. 前記第１導電型表面高濃度領域の不純物濃度が、前記半導体基板の不純物濃度より１．５倍以上４．５倍以下の範囲で高不純物濃度であることを特徴とする請求項１に記載の半導体装置。
  3. 前記半導体基板中に、当該半導体基板よりも不純物濃度が高く、前記半導体基板の深さ方向における不純物濃度の極大部を中心に当該極大部から当該半導体基板の両主面に向かってそれぞれ不純物濃度が低くなる不純物濃度の傾斜分布を有する第１導電型ブロードバッファ領域をさらに備えることを特徴とする請求項１に記載の半導体装置。
  4. 前記第１導電型表面高濃度領域の厚さが６μｍ以下の厚さであることを特徴とする請求項１に記載の半導体装置。
  5. ダイオードまたはＩＧＢＴであることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
  6. 酸素雰囲気中で１１００℃以上１３５０℃以下の温度で、５時間以上１００時間以下の熱処理と、不純物のイオン注入および熱拡散処理とを行い、前記半導体基板の表面層に、前記第２導電型半導体領域と、当該第２導電型半導体領域の外周を取り囲む環状の前記終端耐圧領域とを形成するとともに、前記半導体基板中の酸素濃度を１×１０16／ｃｍ3以上１×１０18／ｃｍ3以下の範囲にする第１の工程と、
    前記第１の工程の後に、前記半導体基板の前記第２導電型半導体領域を形成した表面側からヘリウムイオン、ネオンイオン、アルゴンイオン、電子線および白金イオンのいずれかの粒子線照射を行い、前記第１導電型表面高濃度領域を形成する第２の工程と、
    を含むことを特徴とする請求項１または２に記載の半導体装置の製造方法。
  7. 酸素雰囲気中で１１００℃以上１３５０℃以下の温度で、５時間以上１００時間以下の熱処理と、不純物のイオン注入および熱拡散処理とを行い、前記半導体基板の表面層に、前記第２導電型半導体領域と、当該第２導電型半導体領域の外周を取り囲む環状の前記終端耐圧領域とを形成するとともに、前記半導体基板中の酸素濃度を１×１０16／ｃｍ3以上１×１０18／ｃｍ3以下の範囲にする第１の工程と、
    前記第１の工程の後に、前記半導体基板の前記第２導電型半導体領域を形成した表面側からドーズ量が１×１０11／ｃｍ2以上１×１０14／ｃｍ2以下の範囲であって、且つ加速エネルギーが１．０ＭｅＶ以上２０．０ＭｅＶ以下の範囲であるプロトン照射を行い、飛程の深さに不純物濃度の極大部を有する前記第１導電型ブロードバッファ領域と、前記第１導電型表面高濃度領域とを形成する第２の工程と、
    を含むことを特徴とする請求項３に記載の半導体装置の製造方法。
  8. 前記第２導電型半導体領域の前記第２導電型半導体領域側の表面から前記第１導電型ブロードバッファ領域の不純物濃度の極大部までの区間の領域のうち、前記半導体基板の酸素濃度が１×１０16／ｃｍ3以上１×１０18／ｃｍ3以下の範囲となる領域が当該区間の半分以上の厚さであり、且つ前記第１導電型ブロードバッファ領域の不純物濃度の極大部の一つにおける含有酸素濃度が１×１０16／ｃｍ3以上１×１０18／ｃｍ3以下の範囲となるように前記第２の工程を行うことを特徴とする請求項７に記載の半導体装置の製造方法。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014013821A1 (ja) * 2012-07-18 2014-01-23 富士電機株式会社 半導体装置および半導体装置の製造方法
CN104303285B (zh) * 2012-08-22 2017-03-01 富士电机株式会社 半导体装置以及半导体装置的制造方法
CN104285298A (zh) * 2012-09-13 2015-01-14 富士电机株式会社 半导体装置及半导体装置的制造方法
JP2014103376A (ja) * 2012-09-24 2014-06-05 Toshiba Corp 半導体装置
CN104620391B (zh) * 2012-10-23 2017-09-19 富士电机株式会社 半导体装置及其制造方法
WO2014112057A1 (ja) * 2013-01-16 2014-07-24 富士電機株式会社 半導体装置および半導体装置の製造方法
CN104332494B (zh) * 2013-07-22 2018-09-21 无锡华润上华科技有限公司 一种绝缘栅双极晶体管及其制造方法
US9754787B2 (en) 2014-06-24 2017-09-05 Infineon Technologies Ag Method for treating a semiconductor wafer
JP6319453B2 (ja) 2014-10-03 2018-05-09 富士電機株式会社 半導体装置および半導体装置の製造方法
CN107431090B (zh) * 2015-03-18 2020-10-20 三菱电机株式会社 电力用半导体装置
DE102015212464B4 (de) * 2015-07-03 2019-05-23 Infineon Technologies Ag Leistungshalbleiterrandstruktur und Verfahren zu deren Herstellung
CN108269742A (zh) * 2016-12-30 2018-07-10 无锡昌德微电子股份有限公司 一种超快恢复二极管结构的实现方法
JP6815285B2 (ja) 2017-06-26 2021-01-20 株式会社東芝 半導体装置
JP6865670B2 (ja) * 2017-11-22 2021-04-28 三菱電機株式会社 半導体装置およびその製造方法
JP7233256B2 (ja) * 2019-03-12 2023-03-06 三菱電機株式会社 半導体装置及び半導体装置の製造方法
US11257943B2 (en) * 2019-06-17 2022-02-22 Fuji Electric Co., Ltd. Semiconductor device
US11450734B2 (en) 2019-06-17 2022-09-20 Fuji Electric Co., Ltd. Semiconductor device and fabrication method for semiconductor device
WO2022067750A1 (zh) * 2020-09-30 2022-04-07 华为技术有限公司 一种功率器件的终端结构和其制作方法、及一种功率器件

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2257998B1 (ja) * 1974-01-10 1976-11-26 Commissariat Energie Atomique
JP2667477B2 (ja) * 1988-12-02 1997-10-27 株式会社東芝 ショットキーバリアダイオード
US5075739A (en) * 1990-01-02 1991-12-24 Motorola, Inc. High voltage planar edge termination using a punch-through retarding implant and floating field plates
JPH04364079A (ja) 1991-06-11 1992-12-16 Fuji Electric Co Ltd 半導体装置
JP3287269B2 (ja) * 1997-06-02 2002-06-04 富士電機株式会社 ダイオードとその製造方法
DE10055446B4 (de) * 1999-11-26 2012-08-23 Fuji Electric Co., Ltd. Halbleiterbauelement und Verfahren zu seiner Herstellung
JP4539011B2 (ja) 2002-02-20 2010-09-08 富士電機システムズ株式会社 半導体装置
DE102004039208B4 (de) * 2004-08-12 2014-01-16 Infineon Technologies Ag Verfahren zur Herstellung eines Leistungsbauelements mit einer vergrabenen n-dotierten Halbleiterzone und Leistungsbauelement
JP2006210667A (ja) * 2005-01-28 2006-08-10 Mitsubishi Electric Corp 半導体装置
JP4843253B2 (ja) 2005-05-23 2011-12-21 株式会社東芝 電力用半導体装置
US7728409B2 (en) * 2005-11-10 2010-06-01 Fuji Electric Device Technology Co., Ltd. Semiconductor device and method of manufacturing the same
WO2007055352A1 (ja) * 2005-11-14 2007-05-18 Fuji Electric Device Technology Co., Ltd. 半導体装置およびその製造方法
JP4992269B2 (ja) * 2006-03-30 2012-08-08 株式会社日立製作所 電力半導体装置
JP5396689B2 (ja) * 2006-09-07 2014-01-22 富士電機株式会社 半導体装置およびその製造方法
JP5277882B2 (ja) 2008-11-12 2013-08-28 富士電機株式会社 半導体装置およびその製造方法
US8766413B2 (en) * 2009-11-02 2014-07-01 Fuji Electric Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
DE102011113549B4 (de) 2011-09-15 2019-10-17 Infineon Technologies Ag Ein Halbleiterbauelement mit einer Feldstoppzone in einem Halbleiterkörper und ein Verfahren zur Herstellung einer Feldstoppzone in einem Halbleiterkörper

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