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JPWO2014189125A1 - Thin film transistor and matrix circuit - Google Patents

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JPWO2014189125A1
JPWO2014189125A1 JP2015518296A JP2015518296A JPWO2014189125A1 JP WO2014189125 A1 JPWO2014189125 A1 JP WO2014189125A1 JP 2015518296 A JP2015518296 A JP 2015518296A JP 2015518296 A JP2015518296 A JP 2015518296A JP WO2014189125 A1 JPWO2014189125 A1 JP WO2014189125A1
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真悟 小椋
真悟 小椋
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Fujikura Ltd
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Fujikura Ltd
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Abstract

薄膜トランジスタ１０は、ゲート電極３０、ゲート絶縁膜４０、半導体層６０、ソース電極７０、及び、ドレイン電極８０を備えたボトムゲート型の薄膜トランジスタであって、ソース電極７０及びドレイン電極８０からそれぞれ延在している電極配線７１，８１と、ゲート絶縁膜４０上に設けられ、電極配線７１，８１とゲート絶縁膜４０との間に介在している絶縁樹脂部５０と、を備えており、絶縁樹脂部５０は、少なくともゲート電極３０の外縁部分と電極配線７１，８１との重複部分に設けられている。The thin film transistor 10 is a bottom-gate thin film transistor including a gate electrode 30, a gate insulating film 40, a semiconductor layer 60, a source electrode 70, and a drain electrode 80, and extends from the source electrode 70 and the drain electrode 80, respectively. Electrode wirings 71 and 81, and an insulating resin portion 50 provided on the gate insulating film 40 and interposed between the electrode wirings 71 and 81 and the gate insulating film 40. 50 is provided at least in an overlapping portion between the outer edge portion of the gate electrode 30 and the electrode wirings 71 and 81.

Description

本発明は、薄膜トランジスタ、及び、それを備えたマトリクス回路に関するものである。
文献の参照による組み込みが認められる指定国については、２０１３年５月２４日に日本国に出願された特願２０１３−１０９６１４に記載された内容を参照により本明細書に組み込み、本明細書の記載の一部とする。The present invention relates to a thin film transistor and a matrix circuit including the same.
For the designated countries where incorporation by reference of documents is permitted, the contents described in Japanese Patent Application No. 2013-109614 filed in Japan on May 24, 2013 are incorporated herein by reference. As part of

絶縁性基材の上に、ゲート電極、ゲート絶縁膜、半導体層、ソース電極、及び、ドレイン電極を積層して構成されるボトムゲート型の薄膜トランジスタが知られている（例えば特許文献１参照）。   A bottom-gate thin film transistor is known in which a gate electrode, a gate insulating film, a semiconductor layer, a source electrode, and a drain electrode are stacked on an insulating substrate (see, for example, Patent Document 1).

特許第４１９４４３６号Japanese Patent No. 4194436

上記の薄膜トランジスタでは、ゲート絶縁膜をインク塗工によって形成する場合、ゲート電極の端部での被膜が薄くなりやすい。このため、ゲート電極の先鋭部分で発生する電界集中によって、ゲート電極とソース／ドレイン電極配線とが短絡したり、大きな寄生容量の発生によって応答速度が低下してしまう場合がある。一方、ゲート絶縁膜を厚く形成すると、ゲート蓄積容量の低下によって薄膜トランジスタの出力特性が損なわれてしまうという問題がある。   In the above thin film transistor, when the gate insulating film is formed by ink coating, the film at the end of the gate electrode tends to be thin. For this reason, there is a case where the gate electrode and the source / drain electrode wiring are short-circuited due to electric field concentration generated at the sharp part of the gate electrode, or the response speed is lowered due to the generation of a large parasitic capacitance. On the other hand, when the gate insulating film is formed thick, there is a problem in that the output characteristics of the thin film transistor are impaired due to a decrease in the gate storage capacity.

本発明が解決しようとする課題は、出力特性を維持しつつ、短絡不良の抑制や寄生容量の低減を図ることが可能な薄膜トランジスタ、及び、その薄膜トランジスタを備えたマトリクス回路を提供することである。   The problem to be solved by the present invention is to provide a thin film transistor capable of suppressing short circuit failure and reducing parasitic capacitance while maintaining output characteristics, and a matrix circuit including the thin film transistor.

［１］本発明に係る薄膜トランジスタは、ゲート電極、ゲート絶縁膜、半導体層、ソース電極、及び、ドレイン電極を備えたボトムゲート型の薄膜トランジスタであって、前記ソース電極及び前記ドレイン電極からそれぞれ延在している電極配線と、前記ゲート絶縁膜上に設けられ、前記電極配線と前記ゲート絶縁膜との間に介在している絶縁樹脂部と、を備えており、前記絶縁樹脂部は、少なくとも前記ゲート電極の外縁部分と前記電極配線との重複部分に設けられている。   [1] A thin film transistor according to the present invention is a bottom-gate thin film transistor including a gate electrode, a gate insulating film, a semiconductor layer, a source electrode, and a drain electrode, and extends from the source electrode and the drain electrode, respectively. And an insulating resin portion provided on the gate insulating film and interposed between the electrode wiring and the gate insulating film, and the insulating resin portion includes at least the insulating resin portion It is provided at an overlapping portion between the outer edge portion of the gate electrode and the electrode wiring.

［２］上記発明において、前記絶縁樹脂部は、前記ゲート絶縁膜が有する形成面から凸状に突出しており、前記形成面は、少なくとも前記半導体層が形成されている面であってもよい。   [2] In the above invention, the insulating resin portion may protrude from a formation surface of the gate insulating film, and the formation surface may be a surface on which at least the semiconductor layer is formed.

［３］上記発明において、前記絶縁樹脂部の最頂部は、前記半導体層の最頂部に対して相対的に高くてもよい。   [3] In the above invention, the topmost portion of the insulating resin portion may be higher than the topmost portion of the semiconductor layer.

［４］上記発明において、前記絶縁樹脂部は、前記半導体層から離れるに従って高くなる第１の傾斜面と、前記第１の傾斜面よりも外側に位置して、前記半導体層から離れるに従って低くなる第２の傾斜面と、を有していてもよい。   [4] In the above invention, the insulating resin portion has a first inclined surface that increases as the distance from the semiconductor layer increases, and is positioned outside the first inclined surface and decreases as the distance from the semiconductor layer increases. A second inclined surface.

［５］上記発明において、前記第２の傾斜面の傾斜角度は、前記第１の傾斜面の傾斜角度に対して相対的に大きくてもよい。   [5] In the above invention, an inclination angle of the second inclined surface may be relatively large with respect to an inclination angle of the first inclined surface.

［６］上記発明において、前記ゲート絶縁膜は、前記形成面の外側に位置する傾斜面を有しており、前記第２の傾斜面の傾斜角度は、前記ゲート絶縁膜の前記傾斜面の傾斜角度に対して相対的に大きくてもよい。   [6] In the above invention, the gate insulating film has an inclined surface located outside the forming surface, and an inclination angle of the second inclined surface is an inclination of the inclined surface of the gate insulating film. It may be relatively large with respect to the angle.

［７］上記発明において、前記ゲート絶縁膜は、前記形成面の外側に位置する傾斜面と、前記傾斜面のさらに外側に位置する平坦面と、を有しており、前記第２の傾斜面の端部は、前記ゲート絶縁膜の前記平坦面に位置していてもよい。   [7] In the above invention, the gate insulating film has an inclined surface located outside the formation surface and a flat surface located further outside the inclined surface, and the second inclined surface. The end of the gate insulating film may be located on the flat surface of the gate insulating film.

［８］上記発明において、前記電極配線は、前記ソース電極から延在しているソース電極配線と、前記ドレイン電極から延在しているドレイン電極配線と、を含み、前記絶縁樹脂部は、前記ゲート電極の外縁部分と前記ソース電極配線との重複部分に設けられた第１の絶縁樹脂部と、前記ゲート電極の外縁部分と前記ドレイン電極配線との重複部分に設けられた第２の絶縁樹脂部と、を含んでもよい。   [8] In the above invention, the electrode wiring includes a source electrode wiring extending from the source electrode and a drain electrode wiring extending from the drain electrode, and the insulating resin portion includes: A first insulating resin portion provided at an overlapping portion between the outer edge portion of the gate electrode and the source electrode wiring; and a second insulating resin provided at an overlapping portion between the outer edge portion of the gate electrode and the drain electrode wiring. May be included.

［９］上記発明において、前記絶縁樹脂部は、平面視において矩形枠状を有しており、
前記半導体層は、前記絶縁樹脂部によって囲繞されていてもよい。[9] In the above invention, the insulating resin portion has a rectangular frame shape in plan view,
The semiconductor layer may be surrounded by the insulating resin portion.

［１０］本発明に係るマトリクス回路は、上記の薄膜トランジスタをｍ×ｎ個備え、ｍ×ｎ個の前記薄膜トランジスタは、第１及び第２の方向に沿ってｍ行ｎ列で配列されており、前記絶縁樹脂部は、ｍ×ｎ個の前記薄膜トランジスタに個別に設けられていることを特徴とする。   [10] A matrix circuit according to the present invention includes m × n thin film transistors described above, and the m × n thin film transistors are arranged in m rows and n columns along the first and second directions. The insulating resin portion is individually provided in the m × n thin film transistors.

［１１］上記発明において、前記マトリクス回路は、前記第１の方向に沿って配列されたｍ個の前記薄膜トランジスタの前記ソース電極又は前記ドレイン電極を相互に電気的に接続するｎ本の第１の接続配線と、前記第２の方向に沿って配列されたｎ個の前記薄膜トランジスタの前記ゲート電極を相互に電気的に接続するｍ本の第２の接続配線と、をさらに備えており、前記絶縁樹脂部は、前記第１の接続配線と前記第２の接続配線との間に介在するように、前記第１の接続配線と前記第２の接続配線の交差部分にも設けられていてもよい。   [11] In the above invention, the matrix circuit includes n first electrodes electrically connecting the source electrodes or the drain electrodes of the m thin film transistors arranged along the first direction. A connection wiring; and m second connection wirings for electrically connecting the gate electrodes of the n thin film transistors arranged along the second direction to each other. The resin portion may be provided also at an intersection of the first connection wiring and the second connection wiring so as to be interposed between the first connection wiring and the second connection wiring. .

本発明によれば、少なくともゲート電極の外縁部分と電極配線との重複部分に絶縁樹脂部が設けられているので、ゲート絶縁膜を厚くしなくても、ゲート電極の外縁部分と電極配線との間の間隔を広げることができる。このため、薄膜トランジスタの出力特性を維持しつつ短絡不良の抑制や寄生容量の低減を図ることができる。   According to the present invention, since the insulating resin portion is provided at least in the overlapping portion between the outer edge portion of the gate electrode and the electrode wiring, the outer edge portion of the gate electrode and the electrode wiring can be formed without increasing the thickness of the gate insulating film. The interval between them can be widened. For this reason, it is possible to suppress short circuit failure and reduce parasitic capacitance while maintaining the output characteristics of the thin film transistor.

図１は、本発明の実施形態における薄膜トランジスタを示す断面図である。FIG. 1 is a cross-sectional view showing a thin film transistor in an embodiment of the present invention. 図２は、本発明の実施形態における薄膜トランジスタを示す平面図である。FIG. 2 is a plan view showing the thin film transistor in the embodiment of the present invention. 図３は、本発明の実施形態における薄膜トランジスタの第１変形例を示す平面図である。FIG. 3 is a plan view showing a first modification of the thin film transistor in the embodiment of the present invention. 図４は、本発明の実施形態における薄膜トランジスタの第２変形例を示す断面図である。FIG. 4 is a cross-sectional view showing a second modification of the thin film transistor in the embodiment of the present invention. 図５は、本発明の実施形態におけるマトリクス回路を示す平面図である。FIG. 5 is a plan view showing a matrix circuit in the embodiment of the present invention.

以下、本発明の実施形態を図面に基づいて説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.

図１及び図２は本実施形態における薄膜トランジスタを示す断面図及び平面図、図３は本実施形態における薄膜トランジスタの第１変形例を示す平面図、図４は本実施形態における薄膜トランジスタの第２変形例を示す断面図である。   1 and 2 are a cross-sectional view and a plan view showing the thin film transistor in the present embodiment, FIG. 3 is a plan view showing a first modification of the thin film transistor in the present embodiment, and FIG. 4 is a second modification of the thin film transistor in the present embodiment. FIG.

本実施形態における薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）１０は、図１及び図２に示すように、ゲート電極３０、ゲート絶縁膜４０、絶縁樹脂部５０、半導体層６０、ソース電極７０、及び、ドレイン電極８０を備えており、これらが順に絶縁性基板２０上に積層されて構成されている。   As shown in FIGS. 1 and 2, the thin film transistor (TFT) 10 in this embodiment includes a gate electrode 30, a gate insulating film 40, an insulating resin portion 50, a semiconductor layer 60, a source electrode 70, and a drain. The electrode 80 is provided, and these are laminated on the insulating substrate 20 in order.

絶縁性基板２０は、ポリエチレンナフタレート（ＰＥＮ）から構成された基板であり、１００μｍ程度の厚さを有している。なお、この絶縁性基板２０を構成する材料としては、電気絶縁性を有していれば上記に特に限定されず、例えば、ポリエチレンテレフタレート（ＰＥＴ）やポリイミド（ＰＩ）等の樹脂材料、ガラス、セラミックス等で構成してもよい。また、絶縁性基板２０の厚さも、特に上記に限定されず、任意に設定することができる。   The insulating substrate 20 is a substrate made of polyethylene naphthalate (PEN) and has a thickness of about 100 μm. The material constituting the insulating substrate 20 is not particularly limited as long as it has electrical insulation, and examples thereof include resin materials such as polyethylene terephthalate (PET) and polyimide (PI), glass, ceramics, and the like. Or the like. Further, the thickness of the insulating substrate 20 is not particularly limited to the above, and can be arbitrarily set.

ゲート電極３０は、この絶縁性基板２０の上に設けられている。このゲート電極３０は、例えば、グラビア印刷法によって導電性インクを印刷して硬化させることで形成されている。このゲート電極３０を構成する導電性インクとしては、例えば、銀（Ａｇ）や金（Ａｕ）等のナノ金属粒子を含有したものを例示することができる。また、ゲート電極３０の印刷方法は、上記に特に限定されず、例えば、スクリーン印刷やグラビアオフセット印刷等であってもよい。   The gate electrode 30 is provided on the insulating substrate 20. The gate electrode 30 is formed, for example, by printing and curing a conductive ink by a gravure printing method. Examples of the conductive ink constituting the gate electrode 30 include those containing nano metal particles such as silver (Ag) and gold (Au). Moreover, the printing method of the gate electrode 30 is not specifically limited to the above, For example, screen printing, gravure offset printing, etc. may be sufficient.

なお、導電性インクに代えて、金（Ａｕ）、銀（Ａｇ）、カーボン（Ｃ）等を含有した導電性ペースト、有機金属化合物をペースト化した有機レジネート、或いは、ＰＥＤＯＴ（3,4-ethylenedioxythiophene）等の有機導電材料等を用いて、このゲート電極３０を形成してもよい。   In place of the conductive ink, a conductive paste containing gold (Au), silver (Ag), carbon (C), etc., an organic resinate obtained by pasting an organometallic compound, or PEDOT (3,4-ethylenedioxythiophene) The gate electrode 30 may be formed using an organic conductive material or the like.

また、ゲート電極３０の製法は、特に印刷法に限定されず、スパッタリング法、真空蒸着法、化学蒸着法（ＣＶＤ法）、無電解めっき法、電解めっき法、或いはそれらを組み合わせた方法等によって、ゲート電極３０を形成してもよい。この場合には、ゲート電極３０を構成する材料としては、例えば、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、金（Ａｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、錫（Ｓｎ）、タンタル（Ｔａ）、又は、これらを少なくとも一つ含む合金等を例示することができる。   In addition, the manufacturing method of the gate electrode 30 is not particularly limited to the printing method, but by a sputtering method, a vacuum evaporation method, a chemical vapor deposition method (CVD method), an electroless plating method, an electrolytic plating method, or a combination thereof, etc. The gate electrode 30 may be formed. In this case, as a material constituting the gate electrode 30, for example, chromium (Cr), titanium (Ti), copper (Cu), aluminum (Al), molybdenum (Mo), tungsten (W), nickel (Ni) ), Gold (Au), palladium (Pd), platinum (Pt), silver (Ag), tin (Sn), tantalum (Ta), or an alloy containing at least one of these.

図２に示すように、このゲート電極３０にはゲート電極配線３１が連結されており、このゲート電極配線３１はゲート電極３０から薄膜トランジスタ１０の外側に向かってが延在している。このゲート電極配線３１は、ゲート電極３０と同時に且つ一体的に形成されている。   As shown in FIG. 2, a gate electrode wiring 31 is connected to the gate electrode 30, and the gate electrode wiring 31 extends from the gate electrode 30 toward the outside of the thin film transistor 10. The gate electrode wiring 31 is formed simultaneously and integrally with the gate electrode 30.

なお、ゲート電極３０とゲート電極配線３１を個別に形成してもよい。ゲート電極３０及びゲート電極配線３１のいずれも上述の材料で構成することができるが、ゲート電極３０を構成する材料とゲート電極配線３１を構成する材料を同じにしてもよいし相互に異ならせてもよい。また、ゲート電極３０及びゲート電極配線３１のいずれも上述の製法で形成することができるが、ゲート電極３０の製法とゲート電極配線３１の製法を同じにしてもよいし相互に異ならせてもよい。   Note that the gate electrode 30 and the gate electrode wiring 31 may be formed separately. Although both the gate electrode 30 and the gate electrode wiring 31 can be made of the above-described materials, the material constituting the gate electrode 30 and the material constituting the gate electrode wiring 31 may be the same or different from each other. Also good. In addition, although both the gate electrode 30 and the gate electrode wiring 31 can be formed by the above-described manufacturing method, the manufacturing method of the gate electrode 30 and the manufacturing method of the gate electrode wiring 31 may be the same or different from each other. .

ゲート絶縁膜４０は、図１に示すように、ゲート電極３０を覆うように絶縁性基板２０に積層されている。このゲート絶縁膜４０は、半導体層６０が形成されている形成面４１と、当該形成面４１の外側に位置する傾斜面４２と、当該傾斜面４２のさらに外側に位置する平坦面４３と、を有している。なお、本実施形態において、ゲート絶縁膜４０の形成面４１がとり得る最大の範囲は、ゲート電極３０の上面と同じ大きさである。このゲート絶縁膜４０は、例えば、バーコート法によってポリビニルフェノール（ＰＶＰ）インクを塗布して硬化させることで形成されている。なお、ゲート絶縁膜４０を構成する樹脂材料は、上記に特に限定されない。また、ゲート絶縁膜４０を構成する材料は、樹脂材料に限定されず、例えば、ゲート電極４１にＡｌを用いた場合、この表面を酸化させた酸化アルミニウム（ＡｌＯｘ）被膜等であってもよい。また、ゲート絶縁膜４０の塗布方法は、特に限定されず、例えば、スクリーン印刷、グラビア印刷、或いは、グラビアオフセット印刷等であってもよい。   As shown in FIG. 1, the gate insulating film 40 is laminated on the insulating substrate 20 so as to cover the gate electrode 30. The gate insulating film 40 includes a formation surface 41 on which the semiconductor layer 60 is formed, an inclined surface 42 located outside the formation surface 41, and a flat surface 43 located further outside the inclined surface 42. Have. In the present embodiment, the maximum range that the formation surface 41 of the gate insulating film 40 can take is the same size as the upper surface of the gate electrode 30. The gate insulating film 40 is formed, for example, by applying and curing polyvinyl phenol (PVP) ink by a bar coating method. In addition, the resin material which comprises the gate insulating film 40 is not specifically limited above. Further, the material constituting the gate insulating film 40 is not limited to a resin material. For example, when Al is used for the gate electrode 41, an aluminum oxide (AlOx) film obtained by oxidizing the surface may be used. Moreover, the coating method of the gate insulating film 40 is not specifically limited, For example, screen printing, gravure printing, gravure offset printing, etc. may be sufficient.

絶縁樹脂部５０は、ゲート絶縁膜４０上に設けられた２つの絶縁樹脂部５１，５２から構成されている。この絶縁樹脂部５０は、例えば、グラビアオフセット印刷法によってフェノール樹脂インクを印刷して硬化させることで形成されている。なお、絶縁樹脂部５０を構成する樹脂材料は、上記に特に限定されず、例えば、ポリエステル、ポリビニルアルコール、ポリビニルエーテル、ポリイミド、ポリアミド、セルロース、エポキシ樹脂、アクリル樹脂、ウレタン樹脂、シリコーン樹脂等を用いてもよい。また、この絶縁樹脂部５０の印刷方法は、特に限定されず、例えば、スクリーン印刷やグラビア印刷等であってもよい。また、本実施形態の絶縁樹脂部５０は、作製のしやすさから、ゲート絶縁膜４０と略同等の硬さを有しているが、これに限定されず、絶縁樹脂部５０がゲート絶縁膜４０よりも硬くてもよく、ゲート絶縁膜４０が絶縁樹脂部５０よりも硬くてもよい。   The insulating resin part 50 includes two insulating resin parts 51 and 52 provided on the gate insulating film 40. The insulating resin portion 50 is formed, for example, by printing and curing a phenol resin ink by a gravure offset printing method. In addition, the resin material which comprises the insulating resin part 50 is not specifically limited above, For example, polyester, polyvinyl alcohol, polyvinyl ether, polyimide, polyamide, cellulose, an epoxy resin, an acrylic resin, a urethane resin, a silicone resin etc. are used. May be. Moreover, the printing method of this insulating resin part 50 is not specifically limited, For example, screen printing, gravure printing, etc. may be sufficient. In addition, the insulating resin part 50 of the present embodiment has substantially the same hardness as the gate insulating film 40 for ease of manufacture, but is not limited thereto, and the insulating resin part 50 is not limited to the gate insulating film. The gate insulating film 40 may be harder than the insulating resin portion 50.

本実施形態では、図２に示すように、第１及び第２の絶縁樹脂部５１，５２は、平面視において、ゲート電極３０の外縁部分と電極配線７１，８１（後述）とが重複する部分にそれぞれ設けられている。具体的には、第１の絶縁樹脂部５０Ａは、平面視において、ゲート電極３０の外縁部分とソース電極配線７１との重複部分（交差部分）に設けられている。一方、第２の絶縁樹脂部５０Ｂは、平面視において、ゲート電極３０の外縁部分とドレイン電極配線８１との重複部分（交差部分）に設けられている。   In the present embodiment, as shown in FIG. 2, the first and second insulating resin portions 51 and 52 are portions where the outer edge portion of the gate electrode 30 and electrode wirings 71 and 81 (described later) overlap in plan view. Are provided respectively. Specifically, the first insulating resin portion 50A is provided in an overlapping portion (intersection portion) between the outer edge portion of the gate electrode 30 and the source electrode wiring 71 in plan view. On the other hand, the second insulating resin portion 50B is provided in an overlapping portion (intersection portion) between the outer edge portion of the gate electrode 30 and the drain electrode wiring 81 in plan view.

このように、本実施形態では、ゲート電極３０の外縁部分と電極配線７１，８１との重複部分に第１及び第２の絶縁樹脂部５１，５２が設けられているので、ゲート絶縁膜４０を厚くしなくても、ゲート電極３０の外縁部分と電極配線７１，８１との間の間隔を広げることができる。このため、薄膜トランジスタ１０の出力特性を維持しつつ短絡不良の抑制や寄生容量の低減を図ることができる。   Thus, in this embodiment, since the 1st and 2nd insulating resin parts 51 and 52 are provided in the overlap part of the outer edge part of the gate electrode 30, and electrode wiring 71 and 81, the gate insulating film 40 is formed. Even if the thickness is not increased, the distance between the outer edge portion of the gate electrode 30 and the electrode wirings 71 and 81 can be increased. For this reason, it is possible to suppress short circuit failure and reduce parasitic capacitance while maintaining the output characteristics of the thin film transistor 10.

また、絶縁樹脂部を薄膜トランジスタの全面に形成してしまうと、樹脂材料の硬化収縮によってチャネルに反りや収縮が発生し、チャネル電極間距離が変化して薄膜トランジスタの特性を変化させてしまうおそれがある。これに対し、本実施形態では、絶縁樹脂部５０を必要な部分のみに設けることで、チャネルへの反りや収縮の発生を抑制することができるので、薄膜トランジスタの特性を維持することが可能となっている。なお、ゲート電極３０の端部から絶縁樹脂部５１，５２の端部までの距離は、平面視において、１００μｍ〜５００μｍ程度であることが好ましい。   In addition, if the insulating resin portion is formed on the entire surface of the thin film transistor, warping or shrinkage of the channel may occur due to curing shrinkage of the resin material, and the distance between the channel electrodes may change to change the characteristics of the thin film transistor. . On the other hand, in the present embodiment, by providing the insulating resin portion 50 only in a necessary portion, it is possible to suppress the occurrence of warping and shrinkage to the channel, so that the characteristics of the thin film transistor can be maintained. ing. In addition, it is preferable that the distance from the edge part of the gate electrode 30 to the edge part of the insulating resin parts 51 and 52 is about 100 micrometers-500 micrometers in planar view.

図１に示すように、第１の絶縁樹脂部５１は、ゲート絶縁膜４０の形成面４１から上方に向かって突出した凸状形状を備えている。   As shown in FIG. 1, the first insulating resin portion 51 has a convex shape protruding upward from the formation surface 41 of the gate insulating film 40.

本実施形態では、第１の絶縁樹脂部５１の最頂部５１３の高さｈ１（図１中の上下方向に沿った絶縁性基板２０の上面から当該最頂部５１３までの距離）は、半導体層６０の最頂部６１の高さｈ２（図１中の上下方向に沿った絶縁性基板２０の上面から当該最頂部６１までの距離）に対して相対的に高くなっている（ｈ１＞ｈ２）。これにより、ゲート電極３０とソース電極配線７１との間の間隔を一層広げることができ、ゲート電極３０とソース電極配線７１との短絡不良の抑制を更に図ることができる。なお、第１の絶縁樹脂部５１の最頂部５１３は、当該第１の絶縁樹脂部５１の中で最も高い部分であり、半導体層６０の最頂部６１も、当該半導体層６０の中で最も高い部分である。In the present embodiment, the height h 1 of the topmost portion 513 of the first insulating resin portion 51 (the distance from the top surface of the insulating substrate 20 along the vertical direction in FIG. 1 to the topmost portion 513) is the semiconductor layer. 60, the height h 2 of the topmost part 61 (the distance from the top surface of the insulating substrate 20 along the vertical direction in FIG. 1 to the topmost part 61) is relatively high (h 1 > h). 2 ). Thereby, the space | interval between the gate electrode 30 and the source electrode wiring 71 can be expanded further, and suppression of the short circuit defect of the gate electrode 30 and the source electrode wiring 71 can further be aimed at. The topmost part 513 of the first insulating resin part 51 is the highest part in the first insulating resin part 51, and the topmost part 61 of the semiconductor layer 60 is also the highest in the semiconductor layer 60. Part.

また、この第１の絶縁樹脂部５１は、２つの傾斜面５１１，５１２を有している。   In addition, the first insulating resin portion 51 has two inclined surfaces 511 and 512.

第１の傾斜面５１１は、第１の絶縁樹脂部５１の内側面を構成しており、半導体層６０から離れるに従って高くなるように傾斜している。これに対し、第２の傾斜面５１２は、第１の絶縁樹脂部５１の外側面を構成しており、半導体層６０から離れるに従って低くなるように傾斜している。   The first inclined surface 511 constitutes the inner surface of the first insulating resin portion 51 and is inclined so as to become higher as the distance from the semiconductor layer 60 increases. On the other hand, the second inclined surface 512 constitutes the outer surface of the first insulating resin portion 51 and is inclined so as to become lower as the distance from the semiconductor layer 60 increases.

本実施形態では、図１に示すように、第２の傾斜面５１２の傾斜角度αが、第１の傾斜面５１１の傾斜角度βに対して相対的に大きくなっており（α＞β）、第２の傾斜面５１２の勾配が第１の傾斜面５１１の勾配と比較して急になっている。これにより、第１の絶縁樹脂部５１のサイズを小さくすることができ、薄膜トランジスタ１０の微細化を図ることができる。なお、第２の傾斜面５１２の傾斜角度αとは、絶縁性基板２０の上面に対して実質的に平行な平面を基準として、当該第２の傾斜面５１２が成す角度である。また、第１の傾斜面５１１の傾斜角度βとは、絶縁性基板２０の上面に対して実質的に変更な平面を基準として、当該第１の傾斜面５１１が成す角度である。   In the present embodiment, as shown in FIG. 1, the inclination angle α of the second inclined surface 512 is relatively larger than the inclination angle β of the first inclined surface 511 (α> β), The gradient of the second inclined surface 512 is steeper compared to the gradient of the first inclined surface 511. Thereby, the size of the first insulating resin portion 51 can be reduced, and the thin film transistor 10 can be miniaturized. Note that the inclination angle α of the second inclined surface 512 is an angle formed by the second inclined surface 512 with reference to a plane substantially parallel to the upper surface of the insulating substrate 20. The inclination angle β of the first inclined surface 511 is an angle formed by the first inclined surface 511 with reference to a plane that is substantially changed with respect to the upper surface of the insulating substrate 20.

また、本実施形態では、図１に示すように、第２の傾斜面５１２がゲート絶縁膜４０の平坦面４３まで延在しており、当該第２の傾斜面５１２の外側の端部が、ゲート絶縁膜４０の平坦面４３に位置している。これにより、ゲート電極３０とソース電極配線７１との間の間隔を一層広げることができ、ゲート電極３０とソース電極配線７１との短絡不良の抑制を更に図ることができる。   In the present embodiment, as shown in FIG. 1, the second inclined surface 512 extends to the flat surface 43 of the gate insulating film 40, and the outer end of the second inclined surface 512 is It is located on the flat surface 43 of the gate insulating film 40. Thereby, the space | interval between the gate electrode 30 and the source electrode wiring 71 can be expanded further, and suppression of the short circuit defect of the gate electrode 30 and the source electrode wiring 71 can further be aimed at.

さらに、本実施形態では、図１に示すように、第２の傾斜面５１２の傾斜角度αが、ゲート絶縁膜４０の傾斜面４２の傾斜角度γに対して相対的に大きくなっており（α＞γ）、第２の傾斜面５１２の勾配がゲート絶縁膜４０の傾斜面４２の勾配と比較して急になっている。これにより、第１の絶縁樹脂部５１のサイズを小さくすることができ、薄膜トランジスタ１０の微細化を図ることができる。なお、ゲート絶縁膜４０の傾斜面４２の傾斜角度γとは、絶縁性基板２０の上面に対して実質的に変更な平面を基準として、当該傾斜面４２が成す角度である。   Further, in the present embodiment, as shown in FIG. 1, the inclination angle α of the second inclined surface 512 is relatively larger than the inclination angle γ of the inclined surface 42 of the gate insulating film 40 (α > Γ), the gradient of the second inclined surface 512 is steeper compared to the gradient of the inclined surface 42 of the gate insulating film 40. Thereby, the size of the first insulating resin portion 51 can be reduced, and the thin film transistor 10 can be miniaturized. Note that the inclination angle γ of the inclined surface 42 of the gate insulating film 40 is an angle formed by the inclined surface 42 with reference to a substantially changed plane with respect to the upper surface of the insulating substrate 20.

同様に、第２の絶縁樹脂部５２も、ゲート絶縁膜４０の形成面４１から上方に向かって突出した凸状形状を備えている。   Similarly, the second insulating resin portion 52 also has a convex shape protruding upward from the formation surface 41 of the gate insulating film 40.

本実施形態では、第２の絶縁樹脂部５２の最頂部５２３の高さが、半導体層６０の最頂部６１の高さに対して相対的に高くなっている。これにより、ゲート電極３０とドレイン電極配線８１との間の間隔を一層広げることができ、ゲート電極３０とドレイン電極配線８１との短絡不良の抑制を更に図ることができる。なお、第２の絶縁樹脂部５２の最頂部５２３は、当該第２の絶縁樹脂部５２の中で最も高い部分である。   In the present embodiment, the height of the topmost portion 523 of the second insulating resin portion 52 is relatively higher than the height of the topmost portion 61 of the semiconductor layer 60. Thereby, the space | interval between the gate electrode 30 and the drain electrode wiring 81 can be expanded further, and suppression of the short circuit defect of the gate electrode 30 and the drain electrode wiring 81 can further be aimed at. The topmost part 523 of the second insulating resin part 52 is the highest part in the second insulating resin part 52.

また、この第２の絶縁樹脂部５２は、２つの傾斜面５２１，５２２を有している。   The second insulating resin portion 52 has two inclined surfaces 521 and 522.

第１の傾斜面５２１は、第２の絶縁樹脂部５２の内側面を構成しており、半導体層６０の形成面４１から離れるに従って高くなるように傾斜している。これに対し、第２の傾斜面５２２は、第２の絶縁樹脂部５２の外側面を構成しており、半導体層６０から離れるに従って低くなるように傾斜している。   The first inclined surface 521 constitutes the inner surface of the second insulating resin portion 52 and is inclined so as to become higher as the distance from the formation surface 41 of the semiconductor layer 60 increases. On the other hand, the second inclined surface 522 constitutes the outer surface of the second insulating resin portion 52 and is inclined so as to become lower as the distance from the semiconductor layer 60 increases.

上述の第１の絶縁樹脂部５１と同様に、この第２の絶縁樹脂部５２の第２の傾斜面５２２の傾斜角度は、第１の傾斜面５２１の傾斜角度に対して相対的に大きくなっており、第２の傾斜面５２２の勾配が第１の傾斜面５２１の勾配と比較して急になっている。これにより、第２の絶縁樹脂部５２のサイズを小さくすることができ、薄膜トランジスタ１０の微細化を図ることができる。   Similar to the first insulating resin portion 51 described above, the inclination angle of the second inclined surface 522 of the second insulating resin portion 52 is relatively larger than the inclination angle of the first inclined surface 521. The slope of the second inclined surface 522 is steeper than that of the first inclined surface 521. Thereby, the size of the second insulating resin portion 52 can be reduced, and the thin film transistor 10 can be miniaturized.

また、本実施形態では、図１に示すように、第２の傾斜面５２２がゲート絶縁膜４０の平坦面４３まで延在しており、当該第２の傾斜面５２２の外側の端部が、ゲート絶縁膜４０の平坦面４３に位置している。これにより、ゲート電極３０とドレイン電極配線８１との間の間隔を一層広げることができ、ゲート電極３０とドレイン電極配線８１との短絡不良の抑制を更に図ることができる。   In the present embodiment, as shown in FIG. 1, the second inclined surface 522 extends to the flat surface 43 of the gate insulating film 40, and the outer end portion of the second inclined surface 522 is It is located on the flat surface 43 of the gate insulating film 40. Thereby, the space | interval between the gate electrode 30 and the drain electrode wiring 81 can be expanded further, and suppression of the short circuit defect of the gate electrode 30 and the drain electrode wiring 81 can further be aimed at.

さらに、上述の第１の絶縁樹脂部５１と同様に、第２の傾斜面５２２の傾斜角度が、ゲート絶縁膜４０の傾斜面４２の傾斜角度に対して相対的に大きくなっており、第２の傾斜面５２２の勾配がゲート絶縁膜４０の傾斜面４２の勾配と比較して急になっている。これにより、第２の絶縁樹脂部５２のサイズを小さくすることができ、薄膜トランジスタ１０の微細化を図ることができる。   Further, similarly to the first insulating resin portion 51 described above, the inclination angle of the second inclined surface 522 is relatively larger than the inclination angle of the inclined surface 42 of the gate insulating film 40, and the second The slope of the inclined surface 522 is steeper than the slope of the inclined surface 42 of the gate insulating film 40. Thereby, the size of the second insulating resin portion 52 can be reduced, and the thin film transistor 10 can be miniaturized.

こうした傾斜面５１１，５１２，５２１，５２２を絶縁樹脂部５１，５２に設けることで、当該絶縁樹脂部５１，５２への電極配線７１，８１の形成が容易になる。なお、電極配線７１，８１の断線を抑制するために、この絶縁樹脂部５１，５２の厚さは５μｍ以下であることが好ましい。   By providing such inclined surfaces 511, 512, 521, 522 in the insulating resin portions 51, 52, it becomes easy to form the electrode wirings 71, 81 on the insulating resin portions 51, 52. In order to suppress disconnection of the electrode wirings 71 and 81, the thickness of the insulating resin parts 51 and 52 is preferably 5 μm or less.

なお、図３に示すように、絶縁樹脂部５０Ｂが平面視において矩形枠形状を有してもよい。この場合には、同図に示すように、絶縁樹脂部５０Ｂの開口５０１に半導体層６０を形成して、当該絶縁樹脂部５０Ｂによって半導体層６０を囲繞する。これにより、半導体層６０の濡れ広がりを抑制することができ、チャネル寸法を精度良く規定することができる。なお、特に図示しないが、この絶縁樹脂部５０Ｂの内側面及び外側面も、上述した第１及び第２の傾斜面と同様の傾斜面でそれぞれ構成されている。   As shown in FIG. 3, the insulating resin portion 50B may have a rectangular frame shape in plan view. In this case, as shown in the figure, the semiconductor layer 60 is formed in the opening 501 of the insulating resin portion 50B, and the semiconductor layer 60 is surrounded by the insulating resin portion 50B. As a result, wetting and spreading of the semiconductor layer 60 can be suppressed, and the channel dimensions can be defined with high accuracy. Although not particularly illustrated, the inner side surface and the outer side surface of the insulating resin portion 50B are respectively configured by inclined surfaces similar to the first and second inclined surfaces described above.

図１及び図２に戻り、半導体層６０は、ゲート絶縁膜４０の形成面４１上に設けられている。この半導体層６０は、例えば、TIPSペンタセンクロロホルム溶液をインクジェット印刷法により印刷して硬化させることで形成されている。   Returning to FIGS. 1 and 2, the semiconductor layer 60 is provided on the formation surface 41 of the gate insulating film 40. The semiconductor layer 60 is formed, for example, by printing and curing a TIPS pentacene chloroform solution by an ink jet printing method.

なお、半導体層６０を構成する材料としては、上記に特に限定されず、例えば、Ｐ３ＨＴ（poly-(3-hexylthiophene）)やＦ８Ｔ２（poly(9,9-dioctylfluorene-co-bithiophene)）等の高分子材料、或いは、半導体特性を有するカーボンナノチューブやフラーレン等の炭素化合物等を用いてもよい。また、半導体層６０の製法は、特に印刷法に限定されず、スパッタリング法、真空蒸着法、化学蒸着法、或いは、スピン塗布法を用いて、半導体層６０を形成してもよい。   Note that the material constituting the semiconductor layer 60 is not particularly limited to the above. For example, a material such as P3HT (poly- (3-hexylthiophene)) or F8T2 (poly (9,9-dioctylfluorene-co-bithiophene)) is used. A molecular material or a carbon compound such as carbon nanotube or fullerene having semiconductor characteristics may be used. Moreover, the manufacturing method of the semiconductor layer 60 is not particularly limited to the printing method, and the semiconductor layer 60 may be formed using a sputtering method, a vacuum evaporation method, a chemical vapor deposition method, or a spin coating method.

ソース電極７０とドレイン電極８０は、半導体層６０の上に設けられている。このソース電極７０とドレイン電極８０との間には、所定の間隔が形成されている。   The source electrode 70 and the drain electrode 80 are provided on the semiconductor layer 60. A predetermined gap is formed between the source electrode 70 and the drain electrode 80.

ソース電極７０にはソース電極配線７１が連結されている。このソース電極配線７１は、当該ソース電極７０から第１の絶縁樹脂部５１を乗り越えて薄膜トランジスタ１０の外側に向かって延在している。このソース電極７０とソース電極配線７１は、例えば、グラビア印刷法により銀（Ａｇ）インクを印刷して硬化させることで一体的に形成されている。なお、ソース電極７０及びソース電極配線７１を構成する材料や製法は特に上記に限定されず、上述のゲート電極５０で例示したような材料や製法によって構成してもよい。   A source electrode wiring 71 is connected to the source electrode 70. The source electrode wiring 71 extends from the source electrode 70 over the first insulating resin portion 51 toward the outside of the thin film transistor 10. The source electrode 70 and the source electrode wiring 71 are integrally formed, for example, by printing and curing silver (Ag) ink by a gravure printing method. In addition, the material and manufacturing method which comprise the source electrode 70 and the source electrode wiring 71 are not specifically limited above, You may comprise by the material and manufacturing method which were illustrated with the above-mentioned gate electrode 50.

なお、ソース電極７０とソース電極配線７１を個別に形成してもよい。ソース電極７０及びソース電極配線７１のいずれも上述の材料で構成することができるが、ソース電極７０を構成する材料とソース電極配線７１を構成する材料を同じにしてもよいし相互に異ならせてもよい。また、ソース電極７０及びソース電極配線７１のいずれも上述の製法で形成することができるが、ソース電極７０の製法とソース電極配線７１の製法を同じにしてもよいし相互に異ならせてもよい。   Note that the source electrode 70 and the source electrode wiring 71 may be formed separately. Although both the source electrode 70 and the source electrode wiring 71 can be made of the above-described material, the material constituting the source electrode 70 and the material constituting the source electrode wiring 71 may be the same or different from each other. Also good. Although both the source electrode 70 and the source electrode wiring 71 can be formed by the above-described manufacturing method, the manufacturing method of the source electrode 70 and the manufacturing method of the source electrode wiring 71 may be the same or different from each other. .

同様に、ドレイン電極８０にはドレイン電極配線８１が連結されている。このドレイン電極配線８１は、第２の絶縁樹脂部５２を乗り越えて薄膜トランジスタ１０の外側に向かって延在している。このドレイン電極８０とドレイン電極配線８１も、例えば、グラビア印刷法により銀（Ａｇ）インクを印刷して硬化させることで一体的に形成されている。なお、ドレイン電極８０及びドレイン電極配線８１を構成する材料や製法は特に上記に限定されず、上述のゲート電極５０で例示したような材料や製法によって構成してもよい。   Similarly, the drain electrode wiring 81 is connected to the drain electrode 80. The drain electrode wiring 81 extends over the second insulating resin portion 52 toward the outside of the thin film transistor 10. The drain electrode 80 and the drain electrode wiring 81 are also integrally formed, for example, by printing and curing silver (Ag) ink by a gravure printing method. Note that the material and manufacturing method of the drain electrode 80 and the drain electrode wiring 81 are not particularly limited to the above, and may be configured by the material and manufacturing method exemplified for the gate electrode 50 described above.

なお、ドレイン電極８０とドレイン電極配線８１を個別に形成してもよい。この際、ドレイン電極８０及びドレイン電極配線８１のいずれも上述の材料で構成することができるが、ドレイン電極８０を構成する材料とドレイン電極配線８１を構成する材料を同じにしてもよいし相互に異ならせてもよい。また、ドレイン電極８０及びドレイン電極配線８１のいずれも上述の製法で形成することができるが、ドレイン電極８０の製法とドレイン電極配線８１の製法を同じにしてもよいし相互に異ならせてもよい。   Note that the drain electrode 80 and the drain electrode wiring 81 may be formed separately. At this time, both the drain electrode 80 and the drain electrode wiring 81 can be made of the above-described material, but the material constituting the drain electrode 80 and the material constituting the drain electrode wiring 81 may be the same or mutually. It may be different. In addition, both the drain electrode 80 and the drain electrode wiring 81 can be formed by the above-described manufacturing method, but the manufacturing method of the drain electrode 80 and the manufacturing method of the drain electrode wiring 81 may be the same or different from each other. .

なお、図１に示す薄膜トランジスタ１０は、いわゆるボトムゲート／スタガ型の構造を有しているが、ボトムゲート型であれば、薄膜トランジスタの構造は特にこれに限定されない。具体的には、薄膜トランジスタが、図４に示すようなボトムゲート／プラナ型の構造を有してもよい。この場合には、同図に示すように、先ず、ゲート絶縁膜４０の形成面４１にソース電極７０及びドレイン電極８０を形成し、次いで、このソース電極７０及びドレイン電極８０を覆うように当該形成面４１に半導体層６０を形成する。   Note that the thin film transistor 10 illustrated in FIG. 1 has a so-called bottom gate / stagger type structure; however, the structure of the thin film transistor is not particularly limited as long as it is a bottom gate type. Specifically, the thin film transistor may have a bottom gate / planar structure as shown in FIG. In this case, as shown in the figure, first, the source electrode 70 and the drain electrode 80 are formed on the formation surface 41 of the gate insulating film 40, and then the source electrode 70 and the drain electrode 80 are formed so as to cover the source electrode 70 and the drain electrode 80. A semiconductor layer 60 is formed on the surface 41.

以上に説明した薄膜トランジスタ１０は、図５に示すようなマトリクス回路１００に組み込まれて使用される。図５は本実施形態におけるマトリクス回路を示す平面図である。なお、こうしたマトリクス回路１００は、液晶ディスプレイや圧力センサ等に利用することができる。   The thin film transistor 10 described above is used by being incorporated in a matrix circuit 100 as shown in FIG. FIG. 5 is a plan view showing a matrix circuit in the present embodiment. Such a matrix circuit 100 can be used for a liquid crystal display, a pressure sensor, or the like.

このマトリクス回路１００は、ｍ×ｎ個（ｍ，ｎはいずれも自然数である。）の薄膜トランジスタ１０を備えている。このｍ×ｎ個の薄膜トランジスタ１０は、一枚の絶縁基板２０上においてＹ方向及びＸ方向沿ってｍ行ｎ列のマトリクス状に配列されている。なお、本実施形態におけるＹ方向が本発明における第１の方向の一例に相当し、本実施形態におけるＸ方向が本発明における第２の方向の一例に相当する。   The matrix circuit 100 includes m × n thin film transistors 10 (m and n are natural numbers). The m × n thin film transistors 10 are arranged in a matrix of m rows and n columns along the Y direction and the X direction on a single insulating substrate 20. The Y direction in the present embodiment corresponds to an example of the first direction in the present invention, and the X direction in the present embodiment corresponds to an example of the second direction in the present invention.

本実施形態では、上述した絶縁樹脂部５０が、ｍ×ｎ個の薄膜トランジスタ１０に個別に設けられており、隣り合う薄膜トランジスタ１０同士の間では絶縁樹脂部５０が相互に断絶されている。このため、樹脂材料の硬化収縮に伴う絶縁性基板２０の反りの発生が抑制されている。   In the present embodiment, the above-described insulating resin portions 50 are individually provided in the m × n thin film transistors 10, and the insulating resin portions 50 are disconnected from each other between the adjacent thin film transistors 10. For this reason, generation | occurrence | production of the curvature of the insulating substrate 20 accompanying the hardening shrinkage | contraction of the resin material is suppressed.

さらに、このマトリクス回路１００は、同図に示すように、ｎ本の第１の走査配線１１０と、ｎ本の第２の走査配線１２０と、ｍ本の第３の走査配線１３０と、を備えている。本実施形態における第１の走査配線１１０又は第２の走査配線１２０が本発明の第１の接続配線の一例に相当し、本実施形態における第３の走査配線１３０が本発明の第２の接続配線の一例に相当する。   Further, the matrix circuit 100 includes n first scanning lines 110, n second scanning lines 120, and m third scanning lines 130, as shown in FIG. ing. The first scanning wiring 110 or the second scanning wiring 120 in this embodiment corresponds to an example of the first connection wiring of the present invention, and the third scanning wiring 130 in the present embodiment is the second connection of the present invention. This corresponds to an example of wiring.

それぞれの第１の走査配線１１０はＹ方向に沿って延在しており、薄膜トランジスタ１０のソース電極配線７１がこの第１の走査配線１１０に接続されている。こうしたｎ本の第１の走査配線１１０が、Ｘ方向に向かって実質的に等間隔で配列されており、Ｙ方向に沿って並んでいるｍ個の薄膜トランジスタ１０のソース電極７０同士が、１本の第１の走査配線１１０を介して相互に接続されている。   Each first scanning wiring 110 extends in the Y direction, and the source electrode wiring 71 of the thin film transistor 10 is connected to the first scanning wiring 110. The n first scanning wirings 110 are arranged at substantially equal intervals in the X direction, and one source electrode 70 of the m thin film transistors 10 arranged in the Y direction is one. The first scanning wirings 110 are connected to each other.

同様に、それぞれの第２の走査配線１２０もＹ方向に沿って延在しており、薄膜トランジスタ１０のドレイン電極配線８１がこの第２の走査配線１２０に接続されている。こうしたｎ本の第２の走査配線１２０が、Ｘ方向に向かって実質的に等間隔で配列されており、Ｙ方向に沿って並んでいるｍ個の薄膜トランジスタ１０のドレイン電極７０同士が、１本の第２の走査配線１２０を介して相互に接続されている。   Similarly, each of the second scanning wirings 120 extends along the Y direction, and the drain electrode wiring 81 of the thin film transistor 10 is connected to the second scanning wiring 120. Such n second scanning wirings 120 are arranged at substantially equal intervals in the X direction, and one drain electrode 70 of the m thin film transistors 10 arranged along the Y direction is one. The second scanning wirings 120 are connected to each other.

一方、それぞれの第３の走査配線１３０はＸ方向に沿って延在しており、薄膜トランジスタ１０のゲート電極配線３１がこの第３の走査配線１３０に接続されている。こうしたｍ本の第３の走査配線１３０が、Ｙ方向に向かって実質的に等間隔で配列されており、Ｘ方向に沿って並んでいるｎ個の薄膜トランジスタ１０のゲート電極３０同士が、１本の第３の走査配線１３０を介して相互に接続されている。   On the other hand, each third scanning wiring 130 extends along the X direction, and the gate electrode wiring 31 of the thin film transistor 10 is connected to the third scanning wiring 130. The m third scanning wirings 130 are arranged at substantially equal intervals in the Y direction, and one gate electrode 30 of the n thin film transistors 10 arranged along the X direction is one. The third scanning wirings 130 are connected to each other.

さらに、本実施形態では、第３の絶縁樹脂部５３が、第１の走査配線１１０と第３の走査配線１３０の交差点（重複部分）に設けられている。この第３の絶縁樹脂部５３は、第１の走査配線１１０と第３の走査配線１３０との間に介在している。   Further, in the present embodiment, the third insulating resin portion 53 is provided at an intersection (overlapping portion) between the first scanning wiring 110 and the third scanning wiring 130. The third insulating resin portion 53 is interposed between the first scanning wiring 110 and the third scanning wiring 130.

この第３の絶縁樹脂部５３は、上述した薄膜トランジスタ１０の第１及び第２の絶縁樹脂部５１，５２と同じ材料から構成されており、当該第１及び第２の絶縁樹脂部５１，５２と同一の工程で実質的に同時に形成されている。   The third insulating resin portion 53 is made of the same material as the first and second insulating resin portions 51 and 52 of the thin film transistor 10 described above, and the first and second insulating resin portions 51 and 52 They are formed substantially simultaneously in the same process.

こうした交差点では、上述した薄膜トランジスタと同様に、第３の走査配線の端部で絶縁膜が薄くなりやすく、第１の走査配線と第３の走査配線とが短絡したり、第１の走査配線と第３の走査配線との間に大きな寄生容量が発生してしまう場合がある。   At such an intersection, like the above-described thin film transistor, the insulating film tends to be thin at the end of the third scanning wiring, and the first scanning wiring and the third scanning wiring are short-circuited, or the first scanning wiring and A large parasitic capacitance may occur between the third scanning wiring and the third scanning wiring.

これに対し、本実施形態では、第１の走査配線１１０と第３の走査配線１３０との間に第３の絶縁樹脂部５３が介在しているので、第１の走査配線１１０と第３の走査配線１３０との間で短絡不良が発生するのを抑制すると共に、第１の走査配線１１０と第３の走査配線１３０との間の寄生容量を低減することができる。   On the other hand, in the present embodiment, since the third insulating resin portion 53 is interposed between the first scanning wiring 110 and the third scanning wiring 130, the first scanning wiring 110 and the third scanning wiring It is possible to suppress the occurrence of a short circuit defect with the scanning wiring 130 and reduce the parasitic capacitance between the first scanning wiring 110 and the third scanning wiring 130.

同様に、第２の走査配線１２０と第３の走査配線１３０の交差点（重複部分）にも第４の絶縁樹脂部５４が設けられており、この第４の絶縁樹脂部５４は、第２の走査配線１２０と第３の走査配線１３０との間に介在している。   Similarly, a fourth insulating resin portion 54 is also provided at an intersection (overlapping portion) between the second scanning wiring 120 and the third scanning wiring 130, and the fourth insulating resin portion 54 includes the second insulating resin portion 54. It is interposed between the scanning wiring 120 and the third scanning wiring 130.

この第４の絶縁樹脂部５４も、上述した薄膜トランジスタ１０の第１及び第２の絶縁樹脂部５１，５２と同じ材料から構成されており、当該第１及び第２の絶縁樹脂部５１，５２と同一の工程で実質的に同時に形成されている。   The fourth insulating resin portion 54 is also made of the same material as the first and second insulating resin portions 51 and 52 of the thin film transistor 10 described above, and the first and second insulating resin portions 51 and 52 They are formed substantially simultaneously in the same process.

本実施形態では、こうした第４の絶縁樹脂部５４によって、第２の走査配線１２０と第３の走査配線１３０の間で短絡不良が発生するのを抑制すると共に、第２の走査配線１２０と第３の走査配線１３０の間の寄生容量を低減することができる。   In the present embodiment, such a fourth insulating resin portion 54 suppresses the occurrence of a short circuit failure between the second scanning wiring 120 and the third scanning wiring 130, and also the second scanning wiring 120 and the second scanning wiring 130. The parasitic capacitance between the three scanning wirings 130 can be reduced.

なお、以上説明した実施形態は、本発明の理解を容易にするために記載されたものであって、本発明を限定するために記載されたものではない。したがって、上記の実施形態に開示された各要素は、本発明の技術的範囲に属する全ての設計変更や均等物をも含む趣旨である。   The embodiment described above is described for facilitating the understanding of the present invention, and is not described for limiting the present invention. Therefore, each element disclosed in the above embodiment is intended to include all design changes and equivalents belonging to the technical scope of the present invention.

１０…薄膜トランジスタ
２０…絶縁性基板
３０…ゲート電極
４０…ゲート絶縁膜
４１…形成面
４２…傾斜面
４３…平坦面
５０，５０Ｂ…絶縁樹脂部
５０１…開口
５１…第１の絶縁樹脂部
５１１…第１の傾斜面
５１２…第２の傾斜面
５１３…最頂部
５２…第２の絶縁樹脂部
５２１…第１の傾斜面
５２２…第２の傾斜面
５２３…最頂部
５３…第３の絶縁樹脂部
５４…第４の絶縁樹脂部
６０…半導体層
６１…最頂部
７０…ソース電極
７１…ソース電極配線
８０…ドレイン電極
８１…ドレイン電極配線
１００…マトリクス回路
１１０〜１３０…第１〜第３の走査配線DESCRIPTION OF SYMBOLS 10 ... Thin-film transistor 20 ... Insulating substrate 30 ... Gate electrode 40 ... Gate insulating film 41 ... Formation surface 42 ... Inclined surface 43 ... Flat surface 50, 50B ... Insulating resin part 501 ... Opening 51 ... 1st insulating resin part 511 ... 1st 1 inclined surface 512 ... 2nd inclined surface 513 ... topmost part 52 ... 2nd insulating resin part 521 ... 1st inclined surface 522 ... 2nd inclined surface 523 ... topmost part 53 ... 3rd insulating resin part 54 ... 4th insulating resin part 60 ... Semiconductor layer 61 ... Topmost part 70 ... Source electrode 71 ... Source electrode wiring 80 ... Drain electrode 81 ... Drain electrode wiring 100 ... Matrix circuit 110-130 ... 1st-3rd scanning wiring

Claims (11)

ゲート電極、ゲート絶縁膜、半導体層、ソース電極、及び、ドレイン電極を備えたボトムゲート型の薄膜トランジスタであって、
前記ソース電極及び前記ドレイン電極からそれぞれ延在している電極配線と、
前記ゲート絶縁膜上に設けられ、前記電極配線と前記ゲート絶縁膜との間に介在している絶縁樹脂部と、を備えており、
前記絶縁樹脂部は、少なくとも前記ゲート電極の外縁部分と前記電極配線との重複部分に設けられていることを特徴とする薄膜トランジスタ。A bottom-gate thin film transistor including a gate electrode, a gate insulating film, a semiconductor layer, a source electrode, and a drain electrode,
Electrode wirings extending from the source electrode and the drain electrode, respectively
An insulating resin portion provided on the gate insulating film and interposed between the electrode wiring and the gate insulating film, and
The thin film transistor according to claim 1, wherein the insulating resin portion is provided at least in an overlapping portion between an outer edge portion of the gate electrode and the electrode wiring. 請求項１に記載の薄膜トランジスタであって、
前記絶縁樹脂部は、前記ゲート絶縁膜が有する形成面から凸状に突出しており、
前記形成面は、少なくとも前記半導体層が形成されている面であることを特徴とする薄膜トランジスタ。The thin film transistor according to claim 1,
The insulating resin portion protrudes in a convex shape from the formation surface of the gate insulating film,
The thin film transistor, wherein the formation surface is a surface on which at least the semiconductor layer is formed. 請求項２に記載の薄膜トランジスタであって、
前記絶縁樹脂部の最頂部は、前記半導体層の最頂部に対して相対的に高いことを特徴とする薄膜トランジスタ。A thin film transistor according to claim 2,
The topmost part of the insulating resin part is relatively high with respect to the topmost part of the semiconductor layer. 請求項２又は３に記載の薄膜トランジスタであって、
前記絶縁樹脂部は、
前記半導体層から離れるに従って高くなる第１の傾斜面と、
前記第１の傾斜面よりも外側に位置して、前記半導体層から離れるに従って低くなる第２の傾斜面と、を有していることを特徴とする薄膜トランジスタ。The thin film transistor according to claim 2 or 3,
The insulating resin portion is
A first inclined surface that increases as the distance from the semiconductor layer increases;
A thin film transistor, comprising: a second inclined surface which is located outside the first inclined surface and becomes lower as the distance from the semiconductor layer increases. 請求項４に記載の薄膜トランジスタであって、
前記第２の傾斜面の傾斜角度は、前記第１の傾斜面の傾斜角度に対して相対的に大きいことを特徴とする薄膜トランジスタ。The thin film transistor according to claim 4,
A thin film transistor, wherein an inclination angle of the second inclined surface is relatively large with respect to an inclination angle of the first inclined surface. 請求項４又は５に記載の薄膜トランジスタであって、
前記ゲート絶縁膜は、前記形成面の外側に位置する傾斜面を有しており、
前記第２の傾斜面の傾斜角度は、前記ゲート絶縁膜の前記傾斜面の傾斜角度に対して相対的に大きいことを特徴とする薄膜トランジスタ。The thin film transistor according to claim 4 or 5,
The gate insulating film has an inclined surface located outside the formation surface;
The thin film transistor according to claim 1, wherein an inclination angle of the second inclined surface is relatively larger than an inclination angle of the inclined surface of the gate insulating film. 請求項４又は５に記載の薄膜トランジスタであって、
前記ゲート絶縁膜は、
前記形成面の外側に位置する傾斜面と、
前記傾斜面のさらに外側に位置する平坦面と、を有しており、
前記第２の傾斜面の端部は、前記ゲート絶縁膜の前記平坦面に位置していることを特徴とする薄膜トランジスタ。The thin film transistor according to claim 4 or 5,
The gate insulating film is
An inclined surface located outside the forming surface;
A flat surface located further outside of the inclined surface,
An end portion of the second inclined surface is located on the flat surface of the gate insulating film. 請求項１〜７の何れか１項に記載の薄膜トランジスタであって、
前記電極配線は、
前記ソース電極から延在しているソース電極配線と、
前記ドレイン電極から延在しているドレイン電極配線と、を含み、
前記絶縁樹脂部は、
前記ゲート電極の外縁部分と前記ソース電極配線との重複部分に設けられた第１の絶縁樹脂部と、
前記ゲート電極の外縁部分と前記ドレイン電極配線との重複部分に設けられた第２の絶縁樹脂部と、を含むことを特徴とする薄膜トランジスタ。The thin film transistor according to any one of claims 1 to 7,
The electrode wiring is
A source electrode wiring extending from the source electrode;
Drain electrode wiring extending from the drain electrode, and
The insulating resin portion is
A first insulating resin portion provided in an overlapping portion between an outer edge portion of the gate electrode and the source electrode wiring;
A thin film transistor comprising: a second insulating resin portion provided at an overlapping portion between an outer edge portion of the gate electrode and the drain electrode wiring. 請求項１〜７の何れか１項に記載の薄膜トランジスタであって、
前記絶縁樹脂部は、平面視において矩形枠状を有しており、
前記半導体層は、前記絶縁樹脂部によって囲繞されていることを特徴とする薄膜トランジスタ。The thin film transistor according to any one of claims 1 to 7,
The insulating resin portion has a rectangular frame shape in plan view,
The thin film transistor, wherein the semiconductor layer is surrounded by the insulating resin portion. 請求項１〜９の何れか１項に記載の薄膜トランジスタをｍ×ｎ個備え、
ｍ×ｎ個の前記薄膜トランジスタは、第１及び第２の方向に沿ってｍ行ｎ列で配列されており、
前記絶縁樹脂部は、ｍ×ｎ個の前記薄膜トランジスタに個別に設けられていることを特徴とするマトリクス回路。M × n thin film transistors according to claim 1,
The m × n thin film transistors are arranged in m rows and n columns along the first and second directions,
The matrix circuit, wherein the insulating resin portion is individually provided in the m × n thin film transistors. 請求項１０に記載のマトリクス回路であって、
前記マトリクス回路は、
前記第１の方向に沿って配列されたｍ個の前記薄膜トランジスタの前記ソース電極又は前記ドレイン電極を相互に電気的に接続するｎ本の第１の接続配線と、
前記第２の方向に沿って配列されたｎ個の前記薄膜トランジスタの前記ゲート電極を相互に電気的に接続するｍ本の第２の接続配線と、をさらに備えており、
前記絶縁樹脂部は、前記第１の接続配線と前記第２の接続配線との間に介在するように、前記第１の接続配線と前記第２の接続配線の交差部分にも設けられていることを特徴とするマトリクス回路。The matrix circuit according to claim 10, wherein
The matrix circuit is
N first connection wirings that electrically connect the source electrodes or the drain electrodes of the m thin film transistors arranged along the first direction;
And m second connection wirings that electrically connect the gate electrodes of the n thin film transistors arranged along the second direction,
The insulating resin portion is also provided at an intersection of the first connection wiring and the second connection wiring so as to be interposed between the first connection wiring and the second connection wiring. A matrix circuit characterized by that.
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