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JPWO2014083750A1 - 光学装置及びその製造方法 - Google Patents

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JPWO2014083750A1 JP2014549772A JP2014549772A JPWO2014083750A1 JP WO2014083750 A1 JPWO2014083750 A1 JP WO2014083750A1 JP 2014549772 A JP2014549772 A JP 2014549772A JP 2014549772 A JP2014549772 A JP 2014549772A JP WO2014083750 A1 JPWO2014083750 A1 JP WO2014083750A1
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裕貴 山下
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茂史 土肥
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Matsushita Electric Industrial Co Ltd
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Abstract

高生産性、高信頼性及び小型化を実現できる光学装置を安定且つ容易に得られるようにする。主面に光学部を有する光学素子と、光学部と対向して配置された透明部材と、光学素子における主面と反対側の裏面上に配置され、光学素子と電気的に接続された半導体素子と、透明部材における光学素子と対向する面上で、光学素子と半導体素子との周辺領域に設けられた樹脂部とを備えている。

Description

本発明は、光学装置及びその製造方法に関する。
スマートフォン及びタブレット機器の小型化の要望から、それらに搭載されるＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）又はＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）からなる固体撮像素子は、近年益々小型化が要求されている。
これらの小型化の要求に答えるには、従来のセラミックパッケージ及び樹脂モールドパッケージでは対応が困難であり、小型のパッケージングを行える固体撮像装置が提案されている（例えば、特許文献１、２及び３を参照。）。
図１０は特許文献１に記載された固体撮像装置の断面構成を示している。特許文献１に記載の固体撮像装置は、基板２０２と、基板２０２の第一の表面２０２ａ上又は基板２０２の内部に設けられた電子部品２０３と、電子部品２０３に電気的に接続されていると共に基板２０２の第一の表面２０２ａ上に設けられた接続電極２０４と、接続電極２０４の裏面に達するように基板２０２の厚さ方向に貫通する第一の貫通孔部２０５と、第一の貫通孔部２０５の内部に設けられていると共に第一の貫通孔部２０５の内部から基板２０２の第二の表面２０２ｂ上へ延びるように設けられた貫通電極２０６と、基板２０２の第二の表面２０２ｂ上に設けられ、基板２０２の第二の表面２０２ｂ上において貫通電極２０６と電気的に接続された配線電極２０７と、配線電極２０７の表面を覆うように基板２０２の第二の表面２０２ｂ上に設けられた絶縁層２０８とを備えている。
図１１は特許文献２に記載された固体撮像装置の断面構成を示している。特許文献２に記載の固体撮像装置は、デジタル器機等に用いられるウェーハレベルのイメージセンサモジュール３０１において、イメージセンサに流入される光から特定波長の光を除去する光学フィルタ３１０、光学フィルタ３１０に付着されてフィルタ用コーティング層３１０ａを保護し、その後面には複数のパッド電極３３０が形成されるガラス層３２０、ガラス層３２０のパッド電極３３０に付着され、パッド電極３３０からその後面に再分配パッド３４２が形成されるイメージセンサ、及び該イメージセンサの後面側に配置され、パッド電極３３０に電気的に連結されるソルダボール３７０を含んでいる。イメージセンサの外側は樹脂層３５０で覆われており、樹脂層３５０には複数のビアホール３５２が形成され、ビアホール３５２には導電性材料が充填又はめっき処理されてパッド電極３３０と再分配パッド３４２とを電気的に連結している。
図１２は特許文献３に記載された固体撮像装置の断面構成を示している。特許文献３に記載の固体撮像装置は、複数の半導体パッケージに対応するサイズを持つガラス基板４０９上の透明接着層４３２の上には、それぞれが下面に光電変換デバイス領域を有する複数のシリコン基板４０１が相互に離間して接着されている。シリコン基板４０１の下面周辺部及びその周囲には、接続用配線４０７がシリコンからなる接続パッド４３１に接続されて設けられている。絶縁膜、再配線、柱状電極４１２、封止膜４１３及び半田ボール４１４を順次形成した後に、シリコン基板４０１同士の間で切断し、それぞれが光電変換デバイス領域を備えた複数の半導体パッケージを得る。
特許第４７１３６０２号公報 特開２００６−２１６９３５号公報 特許第４１２６３８９号公報
しかしながら、特許文献１に記載された方法は、基板を貫通する電極が必要であり、さらに、絶縁層、シード層及び導電層を設けなければならないため、その製造工程が複雑となる。また、貫通電極を設ける電極の下側には、配線及びトランジスタ素子を配置することができないという設計上の制約があり、撮像素子チップに特殊な設計が必要となる。このため、設計コストが増大し、また、仕様変更に対して柔軟に対応ができないという問題がある。さらに、生産過程において、不良品であるアウトダイ（Ｏｕｔ Ｄｉｅ）のイメージセンサまでパッケージングすることになり、該アウトダイをパッケージングする費用も良品であるグッドダイ（Ｇｏｏｄ Ｄｉｅ）のパッケージング費用に含まれてしまう。その結果、生産原価が高くなるという問題がある。
また、特許文献２及び特許文献３は、特許文献１に係る基板の貫通電極に伴う問題を解決するため、撮像素子の周辺領域に樹脂部を配置し、該樹脂部内に貫通電極を形成している。しかし、撮像素子の機能を向上するために、画素数を増加すると共にノイズ補正機能及び信号処理機能等を追加した場合には、チップサイズが大きくなり、パッケージのサイズも大きくなってしまう。パッケージのサイズの増加を抑えるために、撮像素子の周辺領域に配置される樹脂部の体積を小さくしてしまうと、該樹脂部とガラス部材及び撮像素子の周辺部との密着面積が少なくなるため、樹脂部の脱落等による貫通電極の接続の信頼性が低下するという問題がある。
本発明は、上記の問題を解決し、高生産性、高信頼性及び小型化を実現できる光学装置を安定且つ容易に得られるようにすることを目的とする。
上記の目的を達成するため、本発明は、光学機能を備えた光学素子（光学チップ）と、周辺回路等を備えた半導体素子（半導体チップ）とを透明部材上に積層し、両チップの周囲を樹脂材によって封止する構成とする。
具体的に、本発明に係る光学装置は、主面に光学部を有する光学素子と、光学部と対向して配置された透明部材と、光学素子における主面と反対側の裏面上に配置され、光学素子と電気的に接続された半導体素子と、透明部材における光学素子と対向する面上で、光学素子と半導体素子との周辺領域に設けられた樹脂部とを備えている。
本発明の光学装置において、樹脂部は、光学素子の側面と、光学素子の裏面の少なくとも一部と、半導体素子の側面とを覆っていてもよい。
本発明の光学装置において、樹脂部は、光学素子の側面と、半導体素子の側面と、半導体素子における回路形成面と反対側の面の一部とを覆っていてもよい。
本発明の光学装置において、光学素子の主面には、第１の電極が設けられ、樹脂部における透明部材と反対側の面上には、第１の電極と電気的に接続された外部電極端子とが設けられていてもよい。
本発明の光学装置において、光学素子の主面には、第１の電極が設けられ、透明部材における光学素子と対向する面上には、第２の電極、該第２の電極の外側に位置する第３の電極、及び第２の電極と第３の電極とを電気的に接続する第１の配線部が設けられ、第１の電極と第２の電極とは互いに対向し、第１の電極と第２の電極との間に配された第１の突起電極により電気的に接続され、樹脂部における光学素子及び半導体素子の外方には、光学素子と電気的に接続された第１の貫通電極が設けられ、第１の貫通電極の一方の端部は、第３の電極と接続され、樹脂部における透明部材と反対側の面上には、第１の貫通電極の他方の端部と接続された第２の配線部と外部電極端子とが設けられていてもよい。
この場合に、外部電極端子は、光学素子の主面側からの平面視において、半導体素子と重ならない位置に設けられていてもよい。
本発明の光学装置において、光学素子は、固体撮像素子であってもよい。
本発明の光学装置において、半導体素子は、透明部材の中央部に配置されていてもよい。
本発明の光学装置において、光学素子の裏面には、第４の電極、該第４の電極の外側に位置する第５の電極、及び第４の電極と第５の電極とを電気的に接続する第３の配線部が設けられ、半導体素子は、第２の突起電極を介して第４の電極とフリップチップ接続されており、樹脂部には、一方の端部が第５の電極と接続された第２の貫通電極が設けられていてもよい。
本発明の光学装置において、樹脂部において、光学素子の周辺の領域を覆う樹脂の構成材料と半導体素子の周辺の領域を覆う樹脂の構成材料とは、同一であってもよい。
本発明の光学装置において、第１の突起電極を有する場合に、樹脂部において、光学素子及び半導体素子の周辺の領域を覆う樹脂の構成材料と第１の突起電極の周辺の領域を覆う樹脂の構成材料とは、同一であってもよい。
本発明の光学装置は、樹脂部における光学素子の裏面に設けられ、樹脂部を貫通する放熱用部材をさらに備えていてもよい。
この場合に、放熱用部材は、第１の貫通電極よりも径が大きくてもよい。
本発明に係る光学装置の製造方法は、複数の素子形成領域を含む板状の透明部材の上に、各素子形成領域のそれぞれに電極を有する第１の配線部を形成する工程と、透明部材の各素子形成領域の上に、それぞれ主面に光学部を有する複数の光学素子を主面と第１の配線部の電極とをそれぞれ対向させて配置する工程と、光学素子における主面と反対側の面である裏面上に、半導体素子を配置する工程と、光学素子の側面及び該光学素子の裏面の少なくとも一部と半導体素子の側面とを樹脂材により覆うことにより、樹脂部を形成する工程と、樹脂部の透明部材と反対側の面から樹脂部を貫通して、第１の配線部の電極と電気的に接続される第１の貫通電極を形成する工程と、樹脂部における透明部材と反対側の面上に、電極を有する第２の配線部と、該第２の配線部と電気的に接続される外部電極端子とを形成する工程と、各素子形成領域ごとに、透明部材及び樹脂部を切断して、それぞれ個片化する工程とを備えている。
本発明の光学装置の製造方法において、第１の貫通電極を形成する工程は、樹脂部における透明部材と反対側の面から樹脂部を貫通して、光学素子の裏面と接続される放熱用部材を形成する工程を含んでいてもよい。
本発明の光学装置の製造方法は、光学素子を透明部材の上に配置する工程よりも前に、光学素子の裏面上に電極を有する第３の配線部を形成する工程をさらに備え、光学素子の裏面上に半導体素子を配置する工程において、半導体素子は、第３の配線部の電極と電気的に接続されるように配置し、第１の貫通電極を形成する工程は、樹脂部における透明部材と反対側の面から樹脂部を貫通して、光学素子の第３の配線部の電極と電気的に接続される第２の貫通電極を形成する工程を含んでいてもよい。
本発明に係る光学装置の製造方法は、複数の素子形成領域を含む板状の透明部材の上に、各素子形成領域のそれぞれに電極を有する第１の配線部を形成する工程と、透明部材の各素子形成領域の上に、それぞれ主面に光学部を有する複数の光学素子を主面と第１の配線部の電極とをそれぞれ対向させて配置する工程と、光学素子における主面と反対側の面である裏面上に、半導体素子を配置する工程と、光学素子の側面と、半導体素子の側面と、半導体素子における回路形成面と反対側の面の一部とを樹脂材により覆うことにより、樹脂部を形成する工程と、樹脂部の透明部材と反対側の面から樹脂部を貫通して、第１の配線部の電極と電気的に接続される第１の貫通電極を形成する工程と、樹脂部における透明部材と反対側の面上に、電極を有する第２の配線部と、第２の配線部と電気的に接続される外部電極端子とを形成する工程と、各素子形成領域ごとに、透明部材及び樹脂部を切断して、それぞれ個片化する工程とを備えている。
本発明の光学装置の製造方法は、第１の配線部を形成する工程と、透明部材の上に各光学素子を配置する工程との間に、第１の配線部の電極の上に突起電極を形成すると共に、透明部材における光学部と対向する領域の周囲に、樹脂材の光学部上への流入を阻止するダム部を形成する工程をさらに備えていてもよい。
この場合に、ダム部の構成材料と突起電極の構成材料とは、同一であってもよい。
本発明に係る光学装置及びその製造方法によると、高生産性、高信頼性及び小型化を実現できる光学装置を安定且つ容易に得ることができる。
図１は、第１の実施形態に係る光学装置を示す断面図である。 図２は、第１の実施形態の第１変形例に係る光学装置を示す断面図である。 図３は、第１の実施形態の第２変形例に係る光学装置を示す断面図である。 図４は、第１の実施形態の第３変形例に係る光学装置を示す断面図である。 図５Ａは、第１の実施形態に係る光学装置の製造方法を示す工程順の断面図である。 図５Ｂは、第１の実施形態に係る光学装置の製造方法を示す工程順の断面図である。 図５Ｃは、第１の実施形態に係る光学装置の製造方法を示す工程順の断面図である。 図５Ｄは、第１の実施形態に係る光学装置の製造方法を示す工程順の断面図である。 図６Ａは、第１の実施形態に係る光学装置の製造方法を示す工程順の断面図である。 図６Ｂは、第１の実施形態に係る光学装置の製造方法を示す工程順の断面図である。 図６Ｃは、第１の実施形態に係る光学装置の製造方法を示す工程順の断面図である。 図６Ｄは、第１の実施形態に係る光学装置の製造方法を示す工程順の断面図である。 図６Ｅは、第１の実施形態に係る光学装置の製造方法を示す工程順の断面図である。 図７は、第２の実施形態に係る光学装置を示す断面図である。 図８Ａは、第２の実施形態に係る光学装置の製造方法を示す工程順の断面図である。 図８Ｂは、第２の実施形態に係る光学装置の製造方法を示す工程順の断面図である。 図８Ｃは、第２の実施形態に係る光学装置の製造方法を示す工程順の断面図である。 図８Ｄは、第２の実施形態に係る光学装置の製造方法を示す工程順の断面図である。 図９Ａは、第２の実施形態に係る光学装置の製造方法を示す工程順の断面図である。 図９Ｂは、第２の実施形態に係る光学装置の製造方法を示す工程順の断面図である。 図９Ｃは、第２の実施形態に係る光学装置の製造方法を示す工程順の断面図である。 図９Ｄは、第２の実施形態に係る光学装置の製造方法を示す工程順の断面図である。 図１０は、従来例に係る固体撮像装置を示す断面図である。 図１１は、他の従来例に係る固体撮像装置を示す断面図である。 図１２は、他の従来例に係る固体撮像装置を示す断面図である。
（第１の実施形態）
第１の実施形態に係る光学装置について図１を参照しながら説明する。
図１に示すように、本実施形態に係る光学装置は、光を透過するガラス材又は樹脂材である透明部材７と、主面に光学部である撮像領域１と第１の電極２とが設けられた光学素子としての撮像素子３と、撮像素子３における主面と反対側の裏面上に配置され、回路面を撮像素子３と反対側の面とする半導体素子９とから構成されている。
透明部材７における撮像素子３の主面と対向する面上には、第２の電極４、該第２の電極４の外側に配置される第３の電極５、及び第２の電極４と第３の電極５とを電気的に接続する第１の配線部６が設けられている。撮像素子３の第１の電極２は、透明部材７に設けられた第２の電極４との間で突起電極８を介して電気的に接続されている。突起電極８は、金（Ａｕ）又ははんだ材等の電気的な接続を満たす、いずれの形態であってもよい。
半導体素子９の回路面には、複数の素子電極１３が設けられている。
半導体素子９と撮像素子３とを固着するには、ペースト状若しくはシート状のダイボンド材を用いたダイスボンド工法、又はシリコン同士の結合による表面活性化接合等のいずれの方法を用いてもよい。また、半導体素子９の撮像素子３の裏面上への配置位置に制約はなく、任意に配置することができる。なお、半導体素子９は、光学装置の中心位置、すなわち透明部材７の中央部に合わせて配置することが望ましい。
透明部材７における撮像素子３との対向面上で、撮像素子３と半導体素子９との周辺領域には樹脂部１０が設けられている。樹脂部１０は、撮像素子３の側面及びその裏面の少なくとも一部と、半導体素子９の側面とを覆っている。なお、樹脂部１０を構成する樹脂材は、撮像素子３の主面に設けられた撮像領域１を覆わないように、該撮像領域１の周辺部で堰き止められる。この堰き止め方法の一例を後述する。
樹脂部１０には、撮像素子３及び半導体素子９の側方又は周囲の領域を貫通し、その一端が透明部材７に設けられた第３の電極５と接続された複数の貫通電極１１が設けられている。なお、本願明細書においては、「２つの導電性部材が接続されている」とは、「２つの導電性部材が直接に接した状態」をいい、「２つの導電性部材が電気的に接続されている」とは、「直接に接した状態」だけでなく「２つの導電性部材の間に他の導電性部材が介在した状態」をも含めていう。貫通電極１１には、銅（Ｃｕ）又ははんだ材等の導電性材料を用いることができる。但し、これらの導電性材料に限定されず、他の導電性材料であってもよい。
樹脂部１０における透明部材７と反対側の面上には、複数の貫通電極１１のそれぞれの他端と接続される第２の配線部１２と、半導体素子９の素子電極１３と接続される素子配線部１４と、第２の配線部１２と接続される電極１５と、該電極１５の上に形成された、例えばボール状の外部電極端子１６とが設けられている。
半導体素子９の回路面上、並びに樹脂部１０における透明部材７と反対側の面上の第２の配線部１２、素子配線部１４及び外部電極端子１６を除く領域には、保護樹脂層１７が設けられている。
このように、第１の実施形態に係る光学装置は、撮像素子（撮像チップ）３には撮像機能を持たせ、撮像素子３からの信号処理機能及び撮像素子３への制御機能等を半導体素子（半導体チップ）９に持たせて、２つのチップに分割していている。さらに、分割した２つのチップを積層し、積層された２つのチップを樹脂部１０によって一括に覆っている。この構成により、貫通電極１１の周辺に形成される樹脂部１０の撮像素子３及び半導体素子９との接着面積を確保することができる。このため、樹脂部１０が両チップから剥離しにくくなるという効果を得られるので、貫通電極１１の接続の信頼性を低下させることなく、光学装置の小型化を容易に実現することができる。
また、高機能化を目的とした脆弱な微細プロセスによって形成される回路部を含む半導体素子９を、熱変形等により発生する応力が小さい光学素子（パッケージ）の中央部に配置することにより、熱変形等によるダメージを回避することができる。このため、高機能な光学素子を搭載した、信頼性が高い小型パッケージを容易に実現することができる。
さらに、本実施形態に係る光学装置においては、従来は撮像領域の周辺に配置されていた回路部を分割し、回路面を外部電極端子１６側に配置している。これにより、回路部の熱影響を撮像素子３に与えることがないシステム構成が可能となるため、撮像素子３の感度の低下を容易に防ぐことができる。
（第１の実施形態の第１変形例）
図２に、第１の実施形態の第１変形例に係る光学装置の断面構成を示す。
図２の第１変形例に示すように、光学装置を構成する半導体素子９の平面形状が撮像素子３の平面形状よりも大きい場合であっても、貫通電極１１の周辺に形成される樹脂部１０の撮像素子３及び半導体素子９との接着面積を確保することができる。このため、樹脂部１０が撮像素子３及び半導体素子９との両チップから剥離しにくくなるという効果を得ることができる。その結果、貫通電極１１の接続の信頼性を低下させることなく、光学装置の小型化を容易に実現することができる。
また、回路部を含む半導体素子９を、熱変形等により発生する応力が小さい光学装置の中央部に配置することにより、熱変形等によるダメージを回避することができる。
（第１の実施形態の第２変形例）
図３に、第１の実施形態の第２変形例に係る光学装置の断面構成を示す。
図３に示すように、第２変形例に係る光学装置は、透明部材７に配置された第３の電極５から樹脂部１０を貫通する貫通電極１１に加え、一方の端子が撮像素子３の裏面と接続され、他方の端子が樹脂部１０の裏面の電極１５と接続され、樹脂部１０を貫通する放熱用部材１１Ａが設けられている。複数の電極１５の上には外部電極端子１６がそれぞれ設けられている。
この構成により、撮像素子３の裏面から電極１５及び外部電極端子１６を介して光学装置の外部へ効率良く熱を逃がすことができる。このため、光学装置における放熱特性を向上することができる。
貫通電極１１及び放熱用部材１１Ａは、銅（Ｃｕ）又ははんだ材等の導電性材料によって形成することができる。但し、これらに限定されず、他の導電材料であってもよい。また、放熱用部材１１Ａは、貫通電極１１よりも径を大きくすることにより、その放熱性をより向上させることができる。
（第１の実施形態の第３変形例）
図４に、第１の実施形態の第３変形例に係る光学装置の断面構成を示す。
図４に示すように、第３変形例に係る光学装置は、各外部電極端子１６が半導体素子９の直下の領域を避けて樹脂部１０の直下の領域に配置されている。このようにすると、通常、有機材料からなる実装基板と樹脂部１０との熱膨張係数の差は小さいため、温度の変化に対して発生するひずみ応力が緩和される。これにより、外部電極端子１６の破壊の進行を防ぐことができ、外部電極端子１６の接続の信頼性が高い小型パッケージを容易に実現することができる。
なお、本実施形態及びその変形例においては、撮像素子３の裏面に配置される半導体素子９を１つに設定しているが、これに限定されない。例えば、図１に示す構成において、撮像素子３の裏面に２つの半導体素子９を並列に配置する構造であっても、第１の実施形態と同様の効果を得ることができる。
また、撮像素子３の裏面上に、複数の半導体素子９を積層した場合でも、第１の実施形態及びその変形例と同様の効果を得ることができる。
（第１の実施形態の製造方法）
以下、第１の実施形態に係る光学装置の製造方法について図５Ａ〜図５Ｄ及び図６Ａ〜図６Ｅを参照しながら説明する。
まず、図５Ａに示すように、複数の光学装置と対応する複数の素子形成領域を含む板状の透明部材７Ａの上に、第２の電極４と第３の電極５とを形成する。より詳細には、物理気相堆積（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＰＶＤ）法である、例えばスパッタ法を用いて、透明部材７Ａの上の全面に、チタンタングステン（ＴｉＷ）、アルミニウム（Ａｌ）、銅（Ｃｕ）又はニッケル（Ｎｉ）等のシードメタル（Ｓｅｅｄ ｍｅｔａｌ）層を形成する。続いて、リソグラフィ法及びエッチング法により、シードメタル層に対して複数の電極にパターニングする。続いて、パターニングされたシードメタル層の上に、めっき法により本メタル層を形成して、電極４、５及び第１の配線部６を形成する。このとき、後工程で形成する複数のダム部の形成領域には、レジスト膜等によってそれぞれマスクすることにより、ダム部よりも各電極４、５の高さを大きくすることができる。めっきは、Ｎｉの上に金（Ａｕ）を形成するのが一般的である。本メタル層の形成には、スパッタ法を用いることもできるが、電解めっき法の方が、大量生産には有利である。
次に、図５Ｂに示すように、撮像素子における撮像領域の周囲と対向する領域にダム部２０を形成する。これと同時に、各第２の電極４の上に、撮像素子との接続用の突起電極８をそれぞれ形成する。ダム部２０と突起電極８とは同一の部材で且つ同時に形成されることが望ましい。例えば、ダム部２０と突起電極８との形成には、Ｃｕ又はＮｉの上にはんだ材をめっきしてもよく、また、Ａｕからなるスタッドバンプを形成してもよい。さらには、突起電極８は、撮像素子に形成される第１の電極の上に、スタッドバンプ法等で形成してもよい。
次に、図５Ｃに示すように、撮像素子３をフリップチップボンディング方式により、透明部材７Ａと接続する。このとき、第２の電極４の上の突起電極８と、撮像素子３の第１の電極２とを互いに接続する。また、実装される撮像素子３として、良品の撮像素子３のみを選択してボンディングすることができる。これにより、生産コストを抑えることが可能となる。また、この時点で、撮像素子３の透明部材７Ａとの対向領域におけるダム部２０の外側部分に、アンダーフィル材を充填しておいてもよい。これにより、突起電極８からなる接続部の保護と撮像素子３の保護とにそれぞれに適した材料を選択することができる。
次に、図５Ｄに示すように、撮像素子３の裏面上に半導体素子９をその回路面と反対側の面を対向させて固着する。撮像素子３の裏面上に半導体素子９を固着するには、前述したように、ペースト状若しくはシート状のダイボンド材を用いたダイスボンド工法、又はシリコン同士の結合による表面活性化接合等のいずれの方法を採ってもよい。また、半導体素子９の撮像素子３の裏面上への搭載位置に制約はなく、任意の位置に配置することができる。なお、素子形成領域（光学装置）の中心位置に合わせて配置することが望ましい。
次に、図６Ａに示すように、透明部材７Ａの主面上であって、透明部材７Ａの主面と撮像素子３との間、並びに撮像素子３及び半導体素子９の側方の領域を樹脂材１０Ａにより一括に覆う。樹脂材１０Ａの充填方法としては、コンプレッションモールド法又若しくはトランスファモールド方式、又は樹脂材１０Ａを複数の島状に塗布して、毛管現象により広げて充填する方法等があり、樹脂材１０Ａの粘度又は濡れ広がり性によって適切な方法を選択することができる。また、本製造方法においては、撮像素子３と透明部材７Ａとの接続部である突起電極８と撮像領域１との間にダム部２０を形成している。これにより、樹脂材１０Ａの撮像領域１への侵入を防ぐことができる。なお、本実施形態に係る製造方法では、ダム部２０は、製造後もこのまま残存することになる。また、本構成と同一の構成のダム部２０を設ける他に実施形態においても同様である。
樹脂材１０Ａは、例えばシリカ等のフィラーを添加した絶縁性のエポキシ系樹脂等からなる。
次に、図６Ｂに示すように、樹脂材１０Ａに、複数の貫通電極１１を形成する。貫通電極１１を形成するための開口部をエッチングする方法には種々の方法がある。例えば、レーザ光により開口部を形成する方法、反応性イオンエッチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ：ＲＩＥ）法により開口部を形成する方法、又は感光性樹脂材によりマスクして露光する方法等がある。
このとき、図６Ｃに示すように、複数の貫通電極１１を形成する際の工程において、撮像素子３の裏面と接続される放熱用部材１１Ａをそれぞれ形成してもよい。これにより、上述した第３変形例に係る構成を実現することができる。
次に、図６Ｄに示すように、樹脂材１０Ａの上の所定の位置及び放熱用部材１１Ａの上に、複数の電極１５をそれぞれ形成する。続いて、貫通電極１１の上に第２の配線部１２を形成する。その後、樹脂材１０Ａの上の電極１５を除く領域に保護樹脂層１７を成膜して絶縁する。
次に、図６Ｅに示すように、外部との電気的な接続に用いる複数の外部電極端子１６を電極１５の上にそれぞれ形成する。各外部電極端子１６は、樹脂材１０Ａの裏面上に等間隔で配置することが可能である。このとき、各外部電極端子１６は、半導体素子９の素子形成面と重ならないように、樹脂材１０Ａの上に配置されることが望ましい。
次に、図示はしていないが、樹脂材１０Ａ及び透明部材７Ａに対して、それぞれに１つの素子形成領域、すなわち１つの光学装置が含まれるようにダイシングを行って、それぞれ個片化する。この個片化により、透明部材７Ａから透明部材７が得られ、樹脂材１０Ａから樹脂部１０が得られて、所望の光学装置を得ることができる。
なお、図６Ｃの工程で示した、放熱用部材１１Ａは必ずしも形成する必要はなく、該放熱用部材１１Ａを形成しない場合は、図１に示す構成を持つ光学装置を得ることができる。
以上説明した製造方法によると、撮像機能を含む撮像素子３と、周辺回路機能を含む半導体素子９とに分割し、これら少なくとも２つのチップを積層し、さらに樹脂材１０Ａで一括に被覆している。これにより、貫通電極１１が形成された樹脂材１０Ａの撮像素子３及び半導体素子９との接着面積を確保することができる。このため、樹脂材１０Ａの撮像素子３及び半導体素子９からの剥離が抑止されるので、貫通電極１１の接続の信頼性を低下させることなく、光学装置の小型化を容易に実現することができる。
また、高機能化を目的とした脆弱な微細プロセスによって形成される回路部を含む半導体素子９を、熱変形等により発生する応力が小さいパッケージの中央部に配置することにより、熱変形等によるダメージを回避することができる。このため、高機能な光学素子を搭載した信頼性が高い小型パッケージを容易に実現することができる。
さらに、透明部材７Ａの主面の上方からの平面視において、外部電極端子１６を半導体素子９と重ならないように配置することができる。このため、通常、有機材料からなる実装基板は、樹脂材１０Ａとの熱膨張係数の差が小さいことから、温度変化で発生するひずみ応力が緩和される。このため、外部電極端子１６の破壊の進行が防止されて、外部電極端子１６の接続の信頼性が高い小型パッケージを容易に実現することができる。
（第２の実施形態）
以下、第２の実施形態に係る光学装置について図７を参照しながら説明する。
図７において、図１に示した構成部材と同一の構成部材には同一の符号を付すことより説明を簡略にする。
図７に示すように、本実施形態に係る光学装置は、撮像素子３における撮像領域１の反対側の面である裏面に、第４の電極２２、該第４の電極２２の外側に位置する第５の電極２３、及び第４の電極２２と第５の電極２３とを電気的に接続する第３の配線部２４が設けられている。半導体素子９は、素子電極１３上の突起電極８を介して第４の電極２２とフリップチップ接続されている。突起電極８は、本実施形態においても、金（Ａｕ）又ははんだ材等の電気的な接続を満たす、いずれの形態であってもよい。
撮像素子３の第５の電極２３は、樹脂部１０を貫通する貫通電極１１Ｂの一端と接続されている。貫通電極１１Ｂの他端は、樹脂部１０の裏面上に形成された電極１５と接続されている。貫通電極１１、１１Ｂは、銅（Ｃｕ）又ははんだ材等の導電性材料で形成される。但し、これらに限定されず、他の導電材料であってもよい。
なお、半導体素子９の撮像素子３の裏面上への配置位置に制約はなく、任意に配置することができる。なお、光学装置の中心位置、すなわち透明部材７の中央部に合わせて配置することが望ましい。
また、複数の外部電極端子１６は、樹脂部１０の裏面上に等間隔で配置することが可能である。このとき、各外部電極端子１６は、平面視で半導体素子９と重ならないように、樹脂部１０の上に配置されることが望ましい。
このように、第２の実施形態に係る光学装置は、撮像素子（撮像チップ）３には撮像機能を持たせ、撮像素子３からの信号処理機能及び撮像素子３への制御機能等を半導体素子（半導体チップ）９に持たせて、２つのチップに分割していている。さらに、分割した２つのチップを積層し、積層された２つのチップを樹脂部１０によって一括に覆っている。この構成により、貫通電極１１の周辺に形成される樹脂部１０の撮像素子３及び半導体素子９との接着面積を確保することができる。このため、樹脂部１０が両チップから剥離しにくくなるという効果を得られるので、貫通電極１１の接続の信頼性を低下させることなく、光学装置の小型化を容易に実現することができる。
また、高機能化を目的とした脆弱な微細プロセスによって形成される回路部を含む半導体素子９を、熱変形等により発生する応力が小さい光学素子（パッケージ）の中央部に配置することにより、熱変形等によるダメージを回避することができる。このため、高機能な光学素子を搭載した信頼性が高い小型パッケージを容易に実現することができる。
また、各外部電極端子１６は、半導体素子９の直下の領域を避けて樹脂部１０の直下の領域に配置される。このようにすると、通常、有機材料からなる実装基板と樹脂部１０との熱膨張係数の差が小さいため、温度の変化に対して発生するひずみ応力が緩和される。これにより、外部電極端子１６の破壊の進行を防ぐことができ、外部電極端子１６の接続の信頼性が高い小型パッケージを容易に実現することができる。
本実施形態においては、撮像素子３の裏面に配置される半導体素子９を１つとしているが、これに限定されない。例えば、図７に示す構成において、撮像素子３の裏面に２つ以上の半導体素子９を並列に配置する構造であっても、第１の実施形態と同様の効果を得ることができる。
また、撮像素子３の裏面上に、複数の半導体素子９を積層した場合でも、本実施形態と同様の効果を得ることができる。
（第２の実施形態の製造方法）
以下、第２の実施形態に係る光学装置の製造方法について図８Ａ〜図８Ｄ及び図９Ａ〜図９Ｄを参照しながら説明する。
まず、図８Ａに示すように、複数の光学装置と対応する複数の素子形成領域を含む板状の透明部材７Ａの上に、第２の電極４と第３の電極５とを形成する。より詳細には、ＰＶＤ法の、例えばスパッタ法を用いて、透明部材７Ａの上の全面に、ＴｉＷ、Ａｌ、Ｃｕ又はＮｉ等のシードメタル（Ｓｅｅｄ ｍｅｔａｌ）層を形成する。続いて、リソグラフィ法及びエッチング法により、シードメタル層に対して複数の電極にパターニングする。続いて、パターニングされたシードメタル層の上に、めっき法により本メタル層を形成して、電極４、５及び第１の配線部６を形成する。このとき、後工程で形成する複数のダム部の形成領域には、レジスト膜等によってそれぞれマスクすることにより、ダム部よりも各電極４、５の高さを大きくすることができる。前述したように、めっきは、Ｎｉの上にＡｕを形成するのが一般的である。本メタル層の形成には、スパッタ法を用いることもできるが、電解めっき法の方が、大量生産には有利である。
次に、図８Ｂに示すように、撮像素子における撮像領域の周囲と対向する領域にダム部２０を形成する。これと同時に、各第２の電極４の上に、撮像素子との接続用の突起電極８をそれぞれ形成する。ダム部２０と突起電極８とは同一の部材で形成され、同時に形成されることが望ましい。例えば、ダム部２０と突起電極８との形成には、Ｃｕ又はＮｉの上にはんだ材をめっきしてもよく、また、Ａｕからなるスタッドバンプを形成してもよい。さらには、突起電極８は、撮像素子に形成される第１の電極の上に、スタッドバンプ法等で形成してもよい。
次に、図８Ｃに示すように、撮像素子３をフリップチップボンディング方式により、透明部材７Ａと接続する。このとき、透明部材７Ａにおける第２の電極４の上の突起電極８と、撮像素子３の第１の電極２とを互いに接続する。また、実装される撮像素子３として、良品の撮像素子３のみを選択してボンディングすることができる。これにより、生産コストを抑えることが可能となる。
撮像素子３の裏面上には、あらかじめ、後工程で実装される半導体素子との接続のための第４の電極２２と、第５の電極２３と、それらを接続する第３の配線部２４とを形成しておく。これら電極２２、２３及び第３の配線部２４は、半導体素子が個片化される前のウェーハ状態で形成する。その形成方法は、透明部材７Ａ上に形成した電極４、５及び第１の配線部６と同様に、スパッタ法によるＴｉＷ、Ａｌ、Ｃｕ又はＮｉ等を用いたシードメタル層の形成、エッチング法によるシードメタル層のパターニング、及びめっき法による本メタル層の形成を行う。
また、撮像素子３を透明部材７Ａの上にフリップチップボンディングを行う際に、撮像素子３の透明部材７Ａとの対向領域におけるダム部２０の外側部分に、アンダーフィル材を充填しておいてもよい。これにより、突起電極８からなる接続部の保護と撮像素子３の保護とにそれぞれに適した材料を選択することができる。
次に、図８Ｄに示すように、撮像素子３の裏面上に半導体素子９を、突起電極８を介したフリップチップボンディング方式により接続する。この接合方式は、Ａｕ−Ａｕ接合又ははんだ接合等のいずれの接合方式でもよく、特に限定されない。また、半導体素子９の撮像素子３の裏面上への搭載位置に制約はなく、任意の位置に配置することができる。なお、素子形成領域（光学装置）の中心位置に合わせて配置することが望ましい。
次に、図９Ａに示すように、透明部材７Ａの主面上であって、透明部材７Ａの主面と撮像素子３との間、並びに撮像素子３及び半導体素子９の側方の領域を樹脂材１０Ａにより一括に覆う。樹脂材１０Ａの充填方法としては、コンプレッションモールド法若しくはトランスファモールド方式、又は樹脂材１０Ａを複数の島状に塗布して、毛管現象により広げて充填する方法等があり、樹脂材１０Ａの粘度又は濡れ広がり性によって適切な方法を選択することができる。また、本製造方法においては、撮像素子３と透明部材７Ａとの接続部である突起電極８と撮像領域１との間にダム部２０を形成している。これにより、樹脂材１０Ａの撮像領域１への侵入を防ぐことができる。
このとき、樹脂材１０Ａの表面と、該樹脂材１０Ａから露出する各半導体素子９の裏面とをバックグラインド法又は化学機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法等によって研磨し、光学装置のさらなる薄型化を図ってもよい。
次に、図９Ｂに示すように、樹脂材１０Ａに、複数の貫通電極１１、１１Ｂを形成する。このとき、透明部材７Ａ上の第３の電極５と接続される貫通電極１１と、撮像素子３の裏面上の第５の電極２３と接続される貫通電極１１Ｂとが形成される。また、貫通電極１１、１１Ｂを形成するための開口部をエッチングする方法には、例えば、レーザ光若しくはＲＩＥ法により開口部を形成する方法、又は感光性樹脂材によりマスクして露光する方法等がある。
次に、図９Ｃに示すように、樹脂材１０Ａの上で且つ各貫通電極１１、１１Ｂの上に、それぞれ電極１５を選択的に形成する。その後、樹脂材１０Ａの上の電極１５を除く領域に保護樹脂層１７を成膜して絶縁する。
次に、図９Ｄに示すように、外部との電気的な接続に用いる複数の外部電極端子１６を電極１５の上にそれぞれ形成する。各外部電極端子１６は、樹脂材１０Ａの裏面上に等間隔で配置することが可能である。このとき、各外部電極端子１６は、半導体素子９の素子形成面と重ならないように、樹脂材１０Ａの上に配置されることが望ましい。
次に、図示はしていないが、樹脂材１０Ａ及び透明部材７Ａに対して、それぞれに１つの素子形成領域、すなわち１つの光学装置が含まれるようにダイシングを行って、それぞれ個片化する。この個片化により、透明部材７Ａから透明部材７が得られ、樹脂材１０Ａから樹脂部１０が得られて、所望の光学装置を得ることができる。
以上説明した製造方法によると、撮像機能を含む撮像素子３と、周辺回路機能を含む半導体素子９とに分割し、これら少なくとも２つのチップを積層し、さらに樹脂材１０Ａで一括に被覆している。これにより、貫通電極１１が形成された樹脂材１０Ａの撮像素子３及び半導体素子９との接着面積を確保することができる。このため、樹脂材１０Ａの撮像素子３及び半導体素子９からの剥離が抑止されるので、貫通電極１１の接続の信頼性を低下させることなく、光学装置の小型化を容易に実現することができる。
また、高機能化を目的とした脆弱な微細プロセスによって形成される回路部を含む半導体素子９を、熱変形等により発生する応力が小さいパッケージの中央部に配置することにより、熱変形等によるダメージを回避することができる。このため、高機能な光学素子を搭載した信頼性が高い小型パッケージを容易に実現することができる。
さらに、透明部材７Ａの主面の上方からの平面視において、外部電極端子１６を半導体素子９と重ならないように配置することができる。このため、通常、有機材料からなる実装基板は、樹脂材１０Ａとの熱膨張係数の差が小さいことから、温度変化で発生するひずみ応力が緩和される。このため、外部電極端子１６の破壊の進行が防止されて、外部電極端子１６の接続の信頼性が高い小型パッケージを容易に実現することができる。
なお、上記の各実施形態及び変形例においては、光学装置として撮像素子（固体撮像素子）を例に挙げて説明したが、撮像素子に限られず、発光素子である発光ダイオード（ＬＥＤ）及びレーザダイオード（ＬＤ）、又は受光素子等の光学素子にも適用可能である。
また、光学素子３の主面に設けられた第１の電極２と、樹脂部に設けられた外部電極端子１６との電気的接続は、貫通電極１１を用いる手段に限られない。例えば、第１の配線部６を透明部材７の側端部まで、第２の配線部１２も樹脂部１０の側端部まで形成し、両者を接続する導体を樹脂部１０の側端面に形成する。この構成は、光学素子３の外側に第３の電極５、貫通電極１１を設ける構成と比して、光学装置の幅を小さくすることができ、小型化を可能にする。
本発明に係る光学装置及びその製造方法は、デジタル光学機器等に使用される発光素子又は受光素子等に有用である。
１ 撮像領域（光学部）
２ 第１の電極
３ 撮像素子（光学素子）
４ 第２の電極
５ 第３の電極
６ 第１の配線部
７，７Ａ 透明部材
８ 突起電極
９ 半導体素子
１０ 樹脂部
１０Ａ 樹脂材
１１，１１Ｂ 貫通電極
１１Ａ 放熱用部材
１２ 第２の配線部
１３ 素子電極
１４ 素子配線部
１５ 電極
１６ 外部電極端子
１７ 保護樹脂層
２０ ダム部
２２ 第４の電極
２３ 第５の電極
２４ 第３の配線部

Claims (19)

  1. 主面に光学部を有する光学素子と、
    前記光学部と対向して配置された透明部材と、
    前記光学素子における主面と反対側の裏面上に配置され、前記光学素子と電気的に接続された半導体素子と、
    前記透明部材における前記光学素子と対向する面上で、前記光学素子と前記半導体素子との周辺領域に設けられた樹脂部とを備えていることを特徴とする光学装置。
  2. 前記樹脂部は、前記光学素子の側面と、前記光学素子の裏面の少なくとも一部と、前記半導体素子の側面とを覆っていることを特徴とする請求項１に記載の光学装置。
  3. 前記樹脂部は、前記光学素子の側面と、前記半導体素子の側面と、前記半導体素子における回路形成面と反対側の面の一部とを覆っていることを特徴とする請求項１に記載の光学装置。
  4. 前記光学素子の主面には、第１の電極が設けられ、
    前記樹脂部における前記透明部材と反対側の面上には、前記第１の電極と電気的に接続された外部電極端子とが設けられていることを特徴とする請求項１〜３のいずれか１項に記載の光学装置。
  5. 前記光学素子の主面には、第１の電極が設けられ、
    前記透明部材における前記光学素子と対向する面上には、第２の電極、該第２の電極の外側に位置する第３の電極、及び前記第２の電極と前記第３の電極とを電気的に接続する第１の配線部が設けられ、
    前記第１の電極と前記第２の電極とは互いに対向し、前記第１の電極と前記第２の電極との間に配された第１の突起電極により電気的に接続され、
    前記樹脂部における前記光学素子及び前記半導体素子の外方には、前記光学素子と電気的に接続された第１の貫通電極が設けられ、前記第１の貫通電極の一方の端部は、前記第３の電極と接続され、
    前記樹脂部における前記透明部材と反対側の面上には、前記第１の貫通電極の他方の端部と接続された第２の配線部と外部電極端子とが設けられていることを特徴とする請求項１〜３のいずれか１項に記載の光学装置。
  6. 前記樹脂部において、前記光学素子及び前記半導体素子の周辺の領域を覆う樹脂の構成材料と、前記第１の突起電極の周辺の領域を覆う樹脂の構成材料とは、同一であることを特徴とする請求項５に記載の光学装置。
  7. 前記外部電極端子は、前記光学素子の主面側からの平面視において、前記半導体素子と重ならない位置に設けられていることを特徴とする請求項４〜６のいずれか１項に記載の光学装置。
  8. 前記光学素子は、固体撮像素子であることを特徴とする請求項１〜７のいずれか１項に記載の光学装置。
  9. 前記半導体素子は、前記透明部材の中央部に配置されていることを特徴とする請求項１〜８のいずれか１項に記載の光学装置。
  10. 前記光学素子の裏面には、第４の電極、該第４の電極の外側に位置する第５の電極、及び前記第４の電極と前記第５の電極とを電気的に接続する第３の配線部が設けられ、
    前記半導体素子は、第２の突起電極を介して前記第４の電極とフリップチップ接続されており、
    前記樹脂部には、一方の端部が前記第５の電極と接続された第２の貫通電極が設けられていることを特徴とする請求項１〜９のいずれか１項に記載の光学装置。
  11. 前記樹脂部において、前記光学素子の周辺の領域を覆う樹脂の構成材料と、前記半導体素子の周辺の領域を覆う樹脂の構成材料とは、同一であることを特徴とする請求項１〜１０のいずれか１項に記載の光学装置。
  12. 前記樹脂部における前記光学素子の裏面に設けられ、前記樹脂部を貫通する放熱用部材をさらに備えていることを特徴とする請求項１〜１１のいずれか１項に記載の光学装置。
  13. 前記放熱用部材は、前記第１の貫通電極よりも径が大きいことを特徴とする請求項１２に記載の光学装置。
  14. 複数の素子形成領域を含む板状の透明部材の上に、前記各素子形成領域のそれぞれに電極を有する第１の配線部を形成する工程と、
    前記透明部材の前記各素子形成領域の上に、それぞれ主面に光学部を有する複数の光学素子を前記主面と前記第１の配線部の前記電極とをそれぞれ対向させて配置する工程と、
    前記光学素子における主面と反対側の面である裏面上に、半導体素子を配置する工程と、
    前記光学素子の側面及び該光学素子の裏面の少なくとも一部と前記半導体素子の側面とを樹脂材により覆うことにより、樹脂部を形成する工程と、
    前記樹脂部の前記透明部材と反対側の面から前記樹脂部を貫通して、前記第１の配線部の前記電極と電気的に接続される第１の貫通電極を形成する工程と、
    前記樹脂部における前記透明部材と反対側の面上に、電極を有する第２の配線部と、該第２の配線部と電気的に接続される外部電極端子とを形成する工程と、
    前記各素子形成領域ごとに、前記透明部材及び前記樹脂部を切断して、それぞれ個片化する工程とを備えていることを特徴とする光学装置の製造方法。
  15. 前記第１の貫通電極を形成する工程は、前記樹脂部における前記透明部材と反対側の面から前記樹脂部を貫通して、前記光学素子の前記裏面と接続される放熱用部材を形成する工程を含むことを特徴とする請求項１４に記載の光学装置の製造方法。
  16. 前記光学素子を前記透明部材の上に配置する工程よりも前に、前記光学素子の裏面上に電極を有する第３の配線部を形成する工程をさらに備え、
    前記光学素子の裏面上に前記半導体素子を配置する工程において、前記半導体素子は、前記第３の配線部の前記電極と電気的に接続されるように配置し、
    前記第１の貫通電極を形成する工程は、前記樹脂部における前記透明部材と反対側の面から前記樹脂部を貫通して、前記光学素子の前記第３の配線部の前記電極と電気的に接続される第２の貫通電極を形成する工程を含むことを特徴とする請求項１４又は１５に記載の光学装置の製造方法。
  17. 複数の素子形成領域を含む板状の透明部材の上に、前記各素子形成領域のそれぞれに電極を有する第１の配線部を形成する工程と、
    前記透明部材の前記各素子形成領域の上に、それぞれ主面に光学部を有する複数の光学素子を前記主面と前記第１の配線部の前記電極とをそれぞれ対向させて配置する工程と、
    前記光学素子における主面と反対側の面である裏面上に、半導体素子を配置する工程と、
    前記光学素子の側面と、前記半導体素子の側面と、前記半導体素子における回路形成面と反対側の面の一部とを樹脂材により覆うことにより、樹脂部を形成する工程と、
    前記樹脂部の前記透明部材と反対側の面から前記樹脂部を貫通して、前記第１の配線部の前記電極と電気的に接続される第１の貫通電極を形成する工程と、
    前記樹脂部における前記透明部材と反対側の面上に、電極を有する第２の配線部と、該第２の配線部と電気的に接続される外部電極端子とを形成する工程と、
    前記各素子形成領域ごとに、前記透明部材及び前記樹脂部を切断して、それぞれ個片化する工程とを備えていることを特徴とする光学装置の製造方法。
  18. 前記第１の配線部を形成する工程と、前記透明部材の上に前記各光学素子を配置する工程との間に、
    前記第１の配線部の前記電極の上に突起電極を形成すると共に、前記透明部材における前記光学部と対向する領域の周囲に、前記樹脂材の前記光学部上への流入を阻止するダム部を形成する工程をさらに備えていることを特徴とする請求項１４〜１７のいずれか１項に記載の光学装置の製造方法。
  19. 前記ダム部の構成材料と前記突起電極の構成材料とは、同一であることを特徴とする請求項１８に記載の光学装置の製造方法。
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101488608B1 (ko) * 2013-07-19 2015-02-02 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
JP6554338B2 (ja) * 2014-07-28 2019-07-31 ローム株式会社 半導体装置
US11310402B2 (en) * 2015-08-25 2022-04-19 Gingy Technology Inc. Image capturing device and fingerprint image capturing device
US9899442B2 (en) * 2014-12-11 2018-02-20 Invensas Corporation Image sensor device
JP6518457B2 (ja) * 2015-02-26 2019-05-22 京セラ株式会社 撮像素子、撮像装置、および撮像素子の製造方法
KR102563860B1 (ko) * 2015-12-02 2023-08-03 마이크로 모듈 테크놀로지 가부시키가이샤 광학 장치 및 광학 장치의 제조 방법
JP6741419B2 (ja) * 2015-12-11 2020-08-19 株式会社アムコー・テクノロジー・ジャパン 半導体パッケージおよびその製造方法
EP3474327A4 (en) * 2016-06-20 2019-06-19 Sony Corporation SEMICONDUCTOR CHIP HOUSING
US20180226515A1 (en) * 2017-02-06 2018-08-09 Semiconductor Components Industries, Llc Semiconductor device and method of forming embedded thermoelectric cooler for heat dissipation of image sensor
US10522505B2 (en) * 2017-04-06 2019-12-31 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method for manufacturing the same
JP2019040893A (ja) * 2017-08-22 2019-03-14 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置およびその製造方法、並びに電子機器
CN109698208B (zh) * 2017-10-20 2023-06-30 新加坡有限公司 图像传感器的封装方法、图像传感器封装结构和镜头模组
KR102052804B1 (ko) * 2017-12-15 2019-12-05 삼성전기주식회사 팬-아웃 센서 패키지
US10418396B1 (en) * 2018-04-03 2019-09-17 Semiconductor Components Industries, Llc Stacked image sensor package
IT201800005106A1 (it) * 2018-05-07 2019-11-07 Dispositivo, procedimento e sistema elettro-ottico corrispondenti
CN110752225B (zh) * 2018-07-23 2022-07-12 宁波舜宇光电信息有限公司 感光组件及其制作方法
WO2020105119A1 (ja) * 2018-11-20 2020-05-28 オリンパス株式会社 内視鏡用撮像装置、および内視鏡
US11276724B2 (en) * 2019-06-27 2022-03-15 Semiconductor Components Industries, Llc Electrical interconnection of image sensor package
CN111276503B (zh) * 2020-02-26 2023-01-17 南通通富微电子有限公司 一种光学器件的扇出型封装方法及光学器件
TWI747218B (zh) * 2020-03-27 2021-11-21 勝麗國際股份有限公司 晶片級感測器封裝結構
KR20220060380A (ko) * 2020-11-04 2022-05-11 삼성전자주식회사 이미지 센서 패키지
JP2024123285A (ja) * 2021-07-21 2024-09-11 ソニーセミコンダクタソリューションズ株式会社 半導体パッケージ
US20240339476A1 (en) * 2021-07-27 2024-10-10 Sony Semiconductor Solutions Corporation Solid-state imaging element, imaging apparatus, and electronic device
CN118575588A (zh) * 2022-01-27 2024-08-30 索尼半导体解决方案公司 半导体装置以及电子设备

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06204442A (ja) * 1993-01-07 1994-07-22 Matsushita Electron Corp 固体撮像装置およびその製造方法
JP2005101484A (ja) * 2003-09-02 2005-04-14 Kyocera Corp 光半導体装置
JP2006128625A (ja) * 2004-09-30 2006-05-18 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
JP2006216935A (ja) * 2005-02-01 2006-08-17 Samsung Electro-Mechanics Co Ltd ウェーハレベルのイメージセンサーモジュール及びその製造方法
WO2006129460A1 (ja) * 2005-06-03 2006-12-07 Konica Minolta Holdings, Inc. 撮像装置
JP2008130603A (ja) * 2006-11-16 2008-06-05 Toshiba Corp イメージセンサ用ウェハレベルパッケージ及びその製造方法
US20080308928A1 (en) * 2007-06-13 2008-12-18 Industrial Technology Research Institute Image sensor module with a three-dimensional die-stacking structure
JP2009182208A (ja) * 2008-01-31 2009-08-13 Kyushu Institute Of Technology 半導体チップパッケージ及びその製造方法
JP2011243612A (ja) * 2010-05-14 2011-12-01 Sony Corp 半導体装置及びその製造方法並びに電子機器
US20120194719A1 (en) * 2011-02-01 2012-08-02 Scott Churchwell Image sensor units with stacked image sensors and image processors

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001358997A (ja) 2000-06-12 2001-12-26 Mitsubishi Electric Corp 半導体装置
JP3540281B2 (ja) 2001-02-02 2004-07-07 シャープ株式会社 撮像装置
JP4126389B2 (ja) 2002-09-20 2008-07-30 カシオ計算機株式会社 半導体パッケージの製造方法
JP2004296453A (ja) 2003-02-06 2004-10-21 Sharp Corp 固体撮像装置、半導体ウエハ、光学装置用モジュール、固体撮像装置の製造方法及び光学装置用モジュールの製造方法
TWI305036B (en) * 2006-09-28 2009-01-01 Siliconware Precision Industries Co Ltd Sensor-type package structure and fabrication method thereof
US20090166831A1 (en) * 2007-12-28 2009-07-02 Siliconware Precision Industries Co., Ltd. Sensor semiconductor package and method for fabricating the same
JP4713602B2 (ja) 2008-02-21 2011-06-29 パナソニック株式会社 基板モジュールおよびその製造方法ならびに電子機器
TWI414062B (zh) * 2011-02-24 2013-11-01 Kingpaktechnology Inc 降低透光板傾斜度之影像感測器製造方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06204442A (ja) * 1993-01-07 1994-07-22 Matsushita Electron Corp 固体撮像装置およびその製造方法
JP2005101484A (ja) * 2003-09-02 2005-04-14 Kyocera Corp 光半導体装置
JP2006128625A (ja) * 2004-09-30 2006-05-18 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
JP2006216935A (ja) * 2005-02-01 2006-08-17 Samsung Electro-Mechanics Co Ltd ウェーハレベルのイメージセンサーモジュール及びその製造方法
WO2006129460A1 (ja) * 2005-06-03 2006-12-07 Konica Minolta Holdings, Inc. 撮像装置
JP2008130603A (ja) * 2006-11-16 2008-06-05 Toshiba Corp イメージセンサ用ウェハレベルパッケージ及びその製造方法
US20080308928A1 (en) * 2007-06-13 2008-12-18 Industrial Technology Research Institute Image sensor module with a three-dimensional die-stacking structure
JP2009182208A (ja) * 2008-01-31 2009-08-13 Kyushu Institute Of Technology 半導体チップパッケージ及びその製造方法
JP2011243612A (ja) * 2010-05-14 2011-12-01 Sony Corp 半導体装置及びその製造方法並びに電子機器
US20120194719A1 (en) * 2011-02-01 2012-08-02 Scott Churchwell Image sensor units with stacked image sensors and image processors

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