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JPWO2008084541A1 - 受信装置及び受信装置の起動制御方法 - Google Patents

受信装置及び受信装置の起動制御方法 Download PDF

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JPWO2008084541A1
JPWO2008084541A1 JP2008535209A JP2008535209A JPWO2008084541A1 JP WO2008084541 A1 JPWO2008084541 A1 JP WO2008084541A1 JP 2008535209 A JP2008535209 A JP 2008535209A JP 2008535209 A JP2008535209 A JP 2008535209A JP WO2008084541 A1 JPWO2008084541 A1 JP WO2008084541A1
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Abstract

休止状態にあるホストプロセッサを頻繁に起動しないことにより、休止状態から稼働状態に遷移する際の時間的オーバヘッドを軽減することができるとともに、オーバヘッド時間に浪費する電力を抑制することができ、通信性能の向上を図ることができる受信装置。この装置では、通信インタフェース回路（１０１）は、ネットワークから受信した受信信号からパケットデータを抽出する。通信インタフェース制御回路（１０２）は、パケットデータが受信すべきパケットデータであるか否かを判定し、受信すべきパケットデータである場合に、割り込み信号を発行する。電源供給回路（１０６）は、電源を供給する。ホストプロセッサ（１０７）は、割り込み信号が入力した場合に、受信処理を含むプログラムを実行する。

Description

本発明は、受信装置及び受信装置の起動制御方法に関し、特に電源の供給箇所を絞ることにより消費電力を最小限にする受信装置及び受信装置の起動制御方法に関する。
ＩＰネットワーク系の通信に用いられる携帯電話等の端末装置では、受信処理不要なブロードキャストパケット及びマルチキャストパケットの受信動作による電流消費が、電池持続時間に大きく影響する。従って、一般的に、端末装置は、行うべき処理がない場合には、極力ホストプロセッサを停止することにより消費電力の低減を図っている。
例えば、非専用線通信において、ＡＲＰパケット、ｕＰｎＰパケット、ＮｅｔＢＩＯＳパケット等の同報パケットは、無関係の端末でも受信されることとなる。同報パケットの中には、自分が受信しなければならないものも含まれるため、端末装置は、受信するすべてのパケットを一旦ホストプロセッサで処理することにより、受信処理をすべきパケットか廃棄すべきパケットかの判断を行う必要がある。受信不要なパケットを受信する頻度が、受信すべきパケットの受信頻度に比べて僅かであれば問題とはならないが、実際の通信路においては、受信すべきパケットよりも受信不要なパケットを多く受信する場合もあり、毎秒数個の受信不要なパケットを受信するケースも珍しくない。
図１は、従来の端末装置における動作シーケンスの概略を示す図である。図１では、説明を簡単にするため、通信インタフェース回路１０とホストプロセッサ１１間のイベント発生関係のみを示している。通信インタフェース回路１０が無線通信パケット１２を受信したタイミングに呼応して、ホストプロセッサ１１には割り込み信号１３が送られ、それまで休止状態（Sleep）１４にあったホストプロセッサ１１が都度稼動状態（Run）１５となる。
ホストプロセッサ１１は、休止状態１４から稼働状態１５に遷移することにより電源及びクロックが供給されて暫くは、電源及びクロックの安定化待ち時間１６として動作不能の状態（Ready）になる。そして、ホストプロセッサ１１は、安定化待ち時間１６が経過して電源及びクロックが安定した後は、パケット受信処理期間１７において、所望のパケット受信処理と通信プロトコル処理とアプリケーション処理を行い、その後の事後処理期間１８において、再び稼動状態１５から休止状態１４へ遷移するための事後処理（Close）を行う。
次に、従来の端末装置の動作について、図２を用いてさらに詳細に説明する。図２は、従来の端末装置における動作シーケンスの概略を示す図である。
端末装置が休止状態の際に、インタフェース機能部５０はネットワークからパケットデータを受信し（ＳＴ６０）、パケットデータを受信したインタフェース機能部５０は、端末装置を起動するために、割り込み信号を発行する（ＳＴ６１）。割り込み信号は、ネットワークインタフェース制御部５１を介して、割り込み制御部５２に転送される（ＳＴ６２）。次に、割り込み制御部５２は、電源制御及びクロック生成部５３に対して制御信号を発行し（ＳＴ６３）、電源制御及びクロック生成部５３は、ホストプロセッサ５４に対して、電源及びクロックを供給する（ＳＴ６４）。電源及びクロックを供給されたホストプロセッサ５４は、休止状態７０から稼働状態７１に遷移し、インタフェース機能部５０へアクセスを切替える（ＳＴ６５、ＳＴ６６）。
また、従来、リンク確立時とリンク確立後とでネットワークインタフェースからの割り込みに対する応答方法を変えることにより、通信効率を向上させるものが知られている（例えば、特許文献１）。特許文献１では、リンク確立時には、ネットワークインタフェースからの割り込みにより動作し、リンク確立後には、ネットワークインタフェースからの割り込みを停止するとともに、タイマー割り込みにより定期的に受信バッファに受信データが記憶されているか否かを監視することにより、所望のパケット受信処理を行う。特許文献１では、リンク確立後において、ハードウェアの割り込みを使わないことで、プロセッサにおいて生じる割り込みのオーバヘッドを軽減し、通信性能向上を図ることができる。
特開２００３−２４４２７３号公報
しかしながら、従来の装置においては、安定化待ち時間１６は、電源及びクロックの安定を待つだけでなく、電源及びクロックが安定した後も、ホストプロセッサ１１が動作を再開するための各種コンテキスト情報の再設定時間も含み、パケット受信処理期間１７と同等、或いはパケット受信処理期間１７以上の時間を要する。従って、従来の装置においては、休止状態から稼働状態へ遷移する際の時間的オーバヘッドが大きいという問題がある。また、安定化待ち時間１６は、電源及びクロックが既に供給されている期間であるため、消費電力抑制の観点ではオーバヘッド時間とみなされ、このオーバヘッド時間に電力を浪費してしまうという問題がある。特に、受信処理不要なパケットを毎秒数個受け取るような状況下では、上記の問題は顕著になる。また、特許文献１では、稼働状態時に生じる割り込みによるオーバヘッドを軽減することはできるものの、休止状態から稼働状態に遷移する際のオーバヘッドを軽減することはできないという問題がある。
本発明の目的は、休止状態にあるホストプロセッサを頻繁に起動しないことにより、休止状態から稼働状態に遷移する際の時間的オーバヘッドを軽減することができるとともに、オーバヘッド時間に浪費する電力を抑制することができ、通信性能の向上を図ることができる受信装置及び受信装置の起動制御方法を提供することである。
本発明の受信装置は、受信信号からパケットデータを抽出するパケットデータ抽出手段と、抽出した前記パケットデータの受信処理を要求する割り込み信号を生成する割り込み信号生成手段と、生成した前記割り込み信号に基づいて休止状態から稼働状態に遷移することにより前記受信処理を実行する受信処理実行手段と、前記割り込み信号生成手段における前記割り込み信号を生成するタイミングと前記遷移のタイミングとの間に所定の時間差を設けるタイミング制御手段と、を具備する構成を採る。
本発明の受信装置の起動制御方法は、受信信号からパケットデータを抽出するステップと、抽出した前記パケットデータの受信処理を要求する割り込み信号を生成するステップと、生成した前記割り込み信号に基づいて受信装置が休止状態から稼働状態に遷移することにより前記受信処理を実行するステップと、前記割り込み信号を生成するタイミングと前記遷移のタイミングとの間に所定の時間差を設けるステップと、を具備するようにした。
本発明によれば、休止状態にあるホストプロセッサを頻繁に起動しないことにより、休止状態から稼働状態に遷移する際の時間的オーバヘッドを軽減することができるとともに、オーバヘッド時間に浪費する電力を抑制することができ、通信性能の向上を図ることができる。
従来の端末装置における動作シーケンスの概略を示す図 従来の端末装置における動作シーケンスの概略を示す図 本発明の実施の形態に係る受信装置の構成を示すブロック図 本発明の実施の形態に係る割り込み遅延回路の構成を示すブロック図 本発明の実施の形態に係る受信装置の動作タイミングを示す図 本発明の実施の形態に係る割り込み遅延回路の動作タイミングを示す図 本発明の実施の形態に係る受信装置の制御シーケンスを示す図 本発明の実施の形態に係る不要パケット到着頻度毎の、ホストプロセッサの起動回数とＷＦＩ状態における割り込み遅延設定時間との関係を示す図
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
（実施の形態）
図３は、本発明の実施の形態に係る受信装置１００の構成を示すブロック図である。受信装置１００において、電源領域（常時稼動領域）１２０に配置される、通信インタフェース回路１０１と、通信インタフェース制御回路１０２と、割り込み遅延回路１０３と、割り込み制御回路１０４と、クロック供給回路１０５と、電源供給回路１０６は、常時、電源及び動作クロックが供給される。また、電源領域（選択的稼動領域）１２１に配置される、ホストプロセッサ１０７と、制御回路１０８と、表示部１０９と、キー入力部１１０と、アクセス制御回路１１１と、記憶部１１２は、状況に応じて電源及び動作クロックが供給される。
パケットデータ抽出手段である通信インタフェース回路１０１は、通信機能の物理層制御を実現するものであり、通信インタフェース制御回路１０２の制御に基づいて、ネットワークから入力した無線電波に対してレイヤ１の処理を行う。具体的には、通信インタフェース回路１０１は、ネットワークから受信した受信信号からパケットデータを抽出する処理を行い、抽出したパケットデータを通信インタフェース制御回路１０２へ出力する。
割り込み信号生成手段である通信インタフェース制御回路１０２は、通信インタフェース回路１０１を制御するとともに、通信機能のリンク層制御を実現する。具体的には、通信インタフェース制御回路１０２は、通信インタフェース回路１０１から入力したパケットデータが、受信すべきパケットデータであるか否かの判定を行う。この際の受信すべきパケットデータであるか否かの判定は、主にリンクレイヤ（レイヤ２）の宛先アドレスに対する判定である。例えば、通信インタフェース制御回路１０２は、パケットデータがユニキャストパケットで且つ宛先アドレスが自局の物理アドレスを指す場合、または宛先アドレスがブロードキャスト・マルチキャストパケットであることを示す場合に、受信すべきパケットデータであると判定する。そして、通信インタフェース制御回路１０２は、受信すべきパケットデータであると判定しない場合は、パケットデータの廃棄を行い、受信すべきパケットデータであると判定した場合は、ホストプロセッサ１０７へパケットデータの受信処理を依頼するために、割り込み遅延回路１０３に対して割り込み信号を出力する。
タイミング制御手段である割り込み遅延回路１０３は、通信インタフェース制御回路１０２から入力した割り込み信号に対して一定量の遅延を設けて割り込み制御回路１０４へ出力する。なお、割り込み遅延回路１０３の構成の詳細については後述する。
割り込み制御回路１０４は、割り込み遅延回路１０３から入力した割り込み信号を含む、周辺機器からホストプロセッサ１０７に情報を伝達する際に発行される割り込み信号群を集約し、優先度調整等を行った上で、割り込み信号をホストプロセッサ１０７へ出力する。また、割り込み制御回路１０４は、ホストプロセッサ１０７に対する割り込みの発生を契機に、クロック供給回路１０５及び電源供給回路１０６に対してホスト起動通知を出力する。
クロック供給回路１０５は、電源領域１２０及び電源領域１２１に動作クロックを供給する。具体的には、クロック供給部１０５は、電源領域１２０に配置される通信インタフェース回路１０１と通信インタフェース制御回路１０２と割り込み遅延回路１０３と割り込み制御回路１０４と電源供給回路１０６へ常時クロックを供給するとともに、割り込み制御回路１０４からホスト起動通知が入力した場合に、電源領域１２１に配置されるホストプロセッサ１０７と制御回路１０８とアクセス制御回路１１１と記憶部１１２へのクロックの供給を開始する。
電源供給回路１０６は、電源領域１２０及び電源領域１２１に電源を供給する。具体的には、電源供給部１０６は、電源領域１２０に配置される通信インタフェース回路１０１と通信インタフェース制御回路１０２と割り込み遅延回路１０３と割り込み制御回路１０４と電源供給回路１０６へ常時電源を供給するとともに、割り込み制御回路１０４からホスト起動通知が入力した場合に、電源領域１２１に配置されるホストプロセッサ１０７と制御回路１０８とアクセス制御回路１１１と記憶部１１２への電源の供給を開始する。
受信処理実行手段であるホストプロセッサ１０７は、通信インタフェース回路１０１を介したパケットデータ送受信処理を含むプログラムを実行する。具体的には、ホストプロセッサ１０７は、電源供給回路１０６から電源の供給を受けた場合に、休止状態から稼働状態に遷移し、クロック供給回路１０５からクロックの供給を受ける。また、ホストプロセッサ１０７は、休止状態から稼働状態に遷移した後で、且つ割り込み制御回路１０４から割り込み信号が入力した場合に、データバス１１３を介して割り込み制御回路１０４に割り込み要因の問い合わせを行う。そして、ホストプロセッサ１０７は、問い合わせにより、通信インタフェース制御回路１０２からの割り込みであることを認識した際に、通信インタフェース制御回路１０２へアクセスを切替え、受信すべきパケットデータの存在を認識して、受信パケットデータを記憶部１１２へ転送し、レイヤ３以上の上位層の通信プロトコル処理を行う。
制御回路１０８は、クロック供給回路１０５からのクロックの供給及び電源供給回路１０６からの電源の供給を受けて、表示部１０９の画面表示を制御するとともに、キー入力部１１０のキー入力を制御する。
表示部１０９は、制御回路１０８の制御により、画面表示を行う。
キー入力部１１０は、制御回路１０８の制御により、キー入力を受け付ける。
アクセス制御回路１１１は、記憶部１１２のアクセス制御を行う。
記憶部１１２は、ホストプロセッサ１０７を動作させる際、表示部１０９に画面表示させる際、または送受信する際に、パケットデータの一時保存に使用されるデータ記憶用メモリであり、アクセス制御回路１１１のアクセス制御により、パケットデータの書き込み及び読み出しを行う。
電源領域（常時稼動領域）１２０に配置される、通信インタフェース回路１０１と、通信インタフェース制御回路１０２と、割り込み遅延回路１０３と、割り込み制御回路１０４と、クロック供給回路１０５と、電源供給回路１０６は、受信装置１００の動作状態及び通信状態に関わらず電源供給回路１０６及びクロック供給回路１０５から常に電源及びクロックが供給されており、通信インタフェース処理等は随時可能である。従ってホストプロセッサ１０７が休止状態であっても、通信インタフェース制御回路１０２は、受信したパケットデータの判定、及び受信処理を実行すべき場合に割り込み信号を発行することが可能である。
一方、電源領域（選択的稼動領域）１２１に配置される、ホストプロセッサ１０７と、制御回路１０８と、表示部１０９と、キー入力部１１０と、アクセス制御回路１１１と、記憶部１１２は、ホストプロセッサ１０７が休止状態にある場合、電源供給回路１０６及びクロック供給回路１０５の働きにより、電源及びクロックの双方の供給が遮断され、自律動作が不可能な状態となる。
次に、割り込み遅延回路１０３の詳細な構成について、図４を用いて説明する。図４は、割り込み遅延回路１０３の構成を示すブロック図である。
割り込み検出回路２０１は、割り込みの発生を検出するための回路であり、通信インタフェース制御回路１０２から入力する割り込み信号を検出した場合に、遅延割り込み生成回路２０２を起動する。また、割り込み検出回路２０１は、入力信号に対するハザード除去（ノイズ反応防止）を目的に、クロック３サイクル分の保護機構を設けた上で割込み発生の検出を行う。即ち、割り込み検出回路２０１は、割り込み信号の論理が負極性となったことをクロック３サイクル分で連続して検出した場合に、割り込みが発生したものとみなす。割込み信号は、負極性論理で割込みの発生を伝える。
遅延割り込み生成回路２０２は、遅延カウンタ２０５と連動して動作する。具体的には、遅延割り込み生成回路２０２は、割り込み検出回路２０１が割り込みを検出した際に起動し、遅延カウンタ２０５のカウントアップ動作を開始させる。そして、遅延割り込み生成回路２０２は、遅延カウンタ２０５のカウンタ値が満了した際に、遅延割り込み信号を非同期セレクタ２０６へ出力する。
ホストインタフェース回路２０３は、バス１１３を介してホストプロセッサ１０７からの動作モード設定を受け入れるホストインタフェース回路である。具体的には、ホストインタフェース回路２０３は、バス制御の終端点として機能し、クロック供給回路１０５から供給されたクロックに同期して、ホストプロセッサ１０７から受け取った設定値を設定レジスタ部２０４に書き込むとともに、設定レジスタ部２０４の内容をホストプロセッサ１０７から参照可能にする。また、ホストインタフェース回路２０３は、ホストプロセッサ１０７の要求により、遅延カウンタ２０５のカウンタ値を読み出してホストプロセッサ１０７へ出力する。
設定レジスタ部２０４は、ホストインタフェース回路２０３から受け取った設定値を記憶するレジスタであり、ホストプロセッサ１０７からの設定項目である割り込み遅延回路１０３のディセーブル／イネーブル設定値と遅延量設定のためのカウンタ満了値を記憶する。ホストインタフェース回路２０３から受け取ったカウンタ満了値は、ホストプロセッサ１０７で任意の値に設定可能である。そして、設定レジスタ部２０４は、記憶しているディセーブル／イネーブル設定値を非同期セレクタ２０６へ出力するとともに、記憶しているカウンタ満了値を、遅延カウンタ２０５の停止タイミング（停止までの遅延量）を決定するために遅延カウンタ２０５へ通知する。
遅延カウンタ２０５は、遅延割込み生成回路２０２と連動して動作する。具体的には、遅延カウンタ２０５は、遅延割り込み生成回路２０２からカウントアップ開始タイミングが通知された際に、クロック毎にカウンタ値を更新する。そして、遅延カウンタ２０５は、カウンタ値が、設定レジスタ部２０４から通知されたカウンタ満了値に達した時点でカウントアップ動作を停止し、カウントアップ動作を停止したタイミングを遅延割り込み生成回路２０２へ通知する。
非同期セレクタ２０６は、割り込み遅延回路１０３の動作イネーブル／ディセーブルの切り替えに使用するものであり、通信インタフェース制御回路１０２から入力した割り込み信号を直接出力する場合と、遅延割り込み生成回路２０２から入力した遅延割り込み信号を出力する場合とを選択する。なお、非同期セレクタ２０６が、通信インタフェース制御回路１０２から入力した割り込み信号を直接出力する場合、割り込み遅延回路１０３は機能しないことと等価となる。
次に、受信装置１００の動作について、図５及び図６を用いて説明する。図５は、受信装置１００の動作タイミングを示す図であり、図６は、割り込み遅延回路１０３の動作タイミングを示す図である。
電源領域（選択的稼動領域）１２１が休止状態にある場合において、通信インタフェース回路１０１は、ネットワークからパケットデータを受信し（ＳＴ５０１）、ホストプロセッサ１０７を含む電源領域（選択的稼動領域）１２１を起動するための割り込み信号を発行する（ＳＴ５０２）。割り込み信号を受け取った通信インタフェース制御回路１０２は、受信すべきパケットデータであると判定した場合に、割り込み遅延回路１０３に対して、割り込み信号を発行する（ＳＴ５０３）。
ＳＴ５０３以後の割り込み遅延回路１０３の動作については、図６を用いて説明する。割り込み検出回路２０１は、割り込み入力信号（IRQ_I）６０２のＬｏｗレベル検出にて、通信インタフェース回路１０１からの割り込みアサートを検出する。この際、割り込み検出回路２０１は、ノイズ対策のために、回路動作クロック（PCLK）６０１の３サイクル分のＬｏｗレベル検出が確認できた場合に割り込みアサートを検出する（ＳＴ６１０）。なお、割り込み信号は、回路動作クロック６０１に対して非同期の信号である。
割り込み検出回路２０１による割り込み入力信号６０２のアサート検出後、遅延割り込み生成回路２０２が起動し、起動した遅延割り込み生成回路２０２は、遅延カウンタ２０５に対してカウントアップ動作を開始させる（ＳＴ６１１）。
カウントアップ動作の開始後、遅延カウンタ２０５は、カウンタ値がカウンタ満了値ＣＬ（Counter Limit）まで達した時点でカウントアップを停止し、遅延カウンタ２０５がカンウントアップを停止したことにより、非同期セレクタ２０６は、割り込み出力信号（IRQ_O）６０３をＬｏｗにアサートする（ＳＴ６１２）。
次に、割り込み検出回路２０１は、割り込み入力信号６０２のＨｉｇｈレベル検出にて、通信インタフェース回路１０１からの割り込みネゲートを検出する。この際、割り込み検出回路２０１は、ノイズ対策のために、回路動作クロック６０１の３サイクル分のＨｉｇｈレベル検出が確認できた場合に割り込みネゲートを検出する（ＳＴ６１３）。
割り込み検出回路２０１による割り込み入力信号６０２のネゲート検出後、遅延割り込み生成回路２０２は、遅延カウンタ２０５をリセットし（ＳＴ６１４）、非同期セレクタ２０６は、割り込み出力信号６０３をＨｉｇｈにネゲートする（ＳＴ６１５）。
次に、図５に戻って、ＳＴ６１０〜ＳＴ６１５の処理により、割り込み遅延回路１０３は、割り込み入力信号の入力時（ＳＴ５０３）から遅延時間（Intentional Delay）Ｔ１経過後に、割り込み制御回路１０４に対して、割り込み出力信号を出力する（ＳＴ５０４）。
次に、割り込み制御回路１０４は、クロック供給回路１０５及び電源供給回路１０６に対して、制御信号であるホスト起動通知を発行し（ＳＴ５０５）、ホストプロセッサ１０７の動作のための電源及びクロックの生成を開始させる。
次に、クロック供給回路１０５及び電源供給回路１０６は、起動待ち時間（Awake Overhead）Ｔ２経過後に、クロック及び電源の供給を開始する（ＳＴ５０６）。
これにより、ホストプロセッサ１０７は、休止状態（Sleep Mode）Ｐ１から稼働状態（Interrupt Handler）Ｐ２に遷移し、通信インタフェース制御回路１０２へアクセスを切替える（ＳＴ５０７、ＳＴ５０８）。
図７は、受信装置１００の制御シーケンスを示す図である。図７では、説明を簡単にするため、通信インタフェース回路１０１と割り込み遅延回路１０３とホストプロセッサ１０７のイベント発生関係のみを示している。
通信インタフェース回路１０１は、ネットワークからパケットデータを受信し（ＳＴ７０１ａ、ＳＴ７０１ｂ、・・・）、通信インタフェース回路１０１がネットワークからパケットデータを受信したタイミングに呼応して、割り込み遅延回路１０３には割り込み信号が送られる（ＳＴ７０２ａ、ＳＴ７０２ｂ・・・）。この場合、割り込み遅延回路１０３は、遅延時間Ｔ１内の割り込み入力信号（ＳＴ７０２ａ〜ＳＴ７０２ｄ）に対する割り込み出力信号を出力しない。そして、割り込み遅延回路１０３は、遅延時間Ｔ１経過後に、遅延時間Ｔ１内に入力した割り込み入力信号（ＳＴ７０２ａ〜ＳＴ７０２ｄ）に対する割り込み出力信号を出力する（ＳＴ７０３ａ）。また、割り込み遅延回路１０３は、遅延時間Ｔ１経過後に割り込み入力信号が入力した場合には（ＳＴ７０２ｅ）、入力した割り込み入力信号に対する割り込み出力信号を出力する（ＳＴ７０３ｂ）。
ホストプロセッサ１０７は、休止状態７０４から稼働状態７０５に遷移することにより電源及びクロックが供給されて暫くは、電源及びクロックの安定化待ち時間７１０として動作不能の状態である。そして、ホストプロセッサ１０７は、安定化待ち時間７１０が経過して電源及びクロックが安定した後は、パケット受信処理期間７１１ａ〜７１１ｅにおいて、所望のパケット受信処理と通信プロトコル処理とアプリケーション処理のパケット受信処理を行い、その後の事後処理期間７１２において、再び稼動状態７０５から休止状態７０４へ遷移するための事後処理を行う。
ホストプロセッサ１０７は、パケット受信処理期間７１１ａ〜７１１ｅにおいて、遅延時間Ｔ１内の割り込み入力信号（ＳＴ７０２ａ〜ＳＴ７０２ｄ）の入力の契機となった各パケットデータの受信処理を一括で行う。このようにして受信装置１００は、通信インタフェース制御回路１０２における割り込み入力信号（ＳＴ７０２ａ〜ＳＴ７０２ｄ）の生成のタイミングと、ホストプロセッサ１０７における休止状態７０４から稼働状態７０５に遷移するタイミングとの間に時間差を設けることができる。
図８は、不要パケット到着頻度毎の、ホストプロセッサ１０７の起動回数とＷＦＩ（Wait For Interrupt）状態における割り込み遅延設定時間との関係を示す図である。ここで、ＷＦＩとは、ホストプロセッサが何らかの割り込みを受けるまで動作を停止して待機する状態を意味する。
図８より、例えば、毎秒９個の不要パケットを受信する雑音の多い環境下であっても、遅延時間を０．１２５ｍｓｅｃに設定することにより、遅延時間を０ｍｓｅｃにした場合と比べて、ホストプロセッサ１０７の起動時間を半分以下に低減することができる。
なお、プロセッサ起動確率は、（１）式により求めることができる。ただし、（１）式は、プロセッサ起動確率の近似式であり、一般的な傾向としては、図８のようになる。
プロセッサ起動確率（毎秒平均起動回数）＝（ｐ−１＋ｔ）−１ （１）
ただし、ｐは不要パケット到着確率（毎秒平均到着頻度）
ｔはホストプロセッサ１０７の起動に要するオーバヘッド時間（図８では、
１０ｍｓと仮定）と割り込み遅延設定時間との加算値
このように、本実施の形態によれば、休止状態にあるホストプロセッサを頻繁に起動しないことにより、休止状態から稼働状態に遷移する際の時間的オーバヘッドを軽減することができるとともに、オーバヘッド時間に浪費する電力を抑制することができ、通信性能の向上を図ることができる。
本発明にかかる受信装置及び受信装置の起動制御方法は、特に電源の供給箇所を絞ることにより消費電力を最小限にするのに好適である。
本発明は、受信装置及び受信装置の起動制御方法に関し、特に電源の供給箇所を絞ることにより消費電力を最小限にする受信装置及び受信装置の起動制御方法に関する。
ＩＰネットワーク系の通信に用いられる携帯電話等の端末装置では、受信処理不要なブロードキャストパケット及びマルチキャストパケットの受信動作による電流消費が、電池持続時間に大きく影響する。従って、一般的に、端末装置は、行うべき処理がない場合には、極力ホストプロセッサを停止することにより消費電力の低減を図っている。
例えば、非専用線通信において、ＡＲＰパケット、ｕＰｎＰパケット、ＮｅｔＢＩＯＳパケット等の同報パケットは、無関係の端末でも受信されることとなる。同報パケットの中には、自分が受信しなければならないものも含まれるため、端末装置は、受信するすべてのパケットを一旦ホストプロセッサで処理することにより、受信処理をすべきパケットか廃棄すべきパケットかの判断を行う必要がある。受信不要なパケットを受信する頻度が、受信すべきパケットの受信頻度に比べて僅かであれば問題とはならないが、実際の通信路においては、受信すべきパケットよりも受信不要なパケットを多く受信する場合もあり、毎秒数個の受信不要なパケットを受信するケースも珍しくない。
図１は、従来の端末装置における動作シーケンスの概略を示す図である。図１では、説明を簡単にするため、通信インタフェース回路１０とホストプロセッサ１１間のイベント発生関係のみを示している。通信インタフェース回路１０が無線通信パケット１２を受信したタイミングに呼応して、ホストプロセッサ１１には割り込み信号１３が送られ、それまで休止状態（Sleep）１４にあったホストプロセッサ１１が都度稼動状態（Run）１５となる。
ホストプロセッサ１１は、休止状態１４から稼働状態１５に遷移することにより電源及びクロックが供給されて暫くは、電源及びクロックの安定化待ち時間１６として動作不能の状態（Ready）になる。そして、ホストプロセッサ１１は、安定化待ち時間１６が経過して電源及びクロックが安定した後は、パケット受信処理期間１７において、所望のパケット受信処理と通信プロトコル処理とアプリケーション処理を行い、その後の事後処理期間１８において、再び稼動状態１５から休止状態１４へ遷移するための事後処理（Close）を行う。
次に、従来の端末装置の動作について、図２を用いてさらに詳細に説明する。図２は、従来の端末装置における動作シーケンスの概略を示す図である。
端末装置が休止状態の際に、インタフェース機能部５０はネットワークからパケットデータを受信し（ＳＴ６０）、パケットデータを受信したインタフェース機能部５０は、端末装置を起動するために、割り込み信号を発行する（ＳＴ６１）。割り込み信号は、ネットワークインタフェース制御部５１を介して、割り込み制御部５２に転送される（ＳＴ６２）。次に、割り込み制御部５２は、電源制御及びクロック生成部５３に対して制御信号を発行し（ＳＴ６３）、電源制御及びクロック生成部５３は、ホストプロセッサ５４に対して、電源及びクロックを供給する（ＳＴ６４）。電源及びクロックを供給されたホストプロセッサ５４は、休止状態７０から稼働状態７１に遷移し、インタフェース機能部５０へアクセスを切替える（ＳＴ６５、ＳＴ６６）。
また、従来、リンク確立時とリンク確立後とでネットワークインタフェースからの割り込みに対する応答方法を変えることにより、通信効率を向上させるものが知られている（例えば、特許文献１）。特許文献１では、リンク確立時には、ネットワークインタフェースからの割り込みにより動作し、リンク確立後には、ネットワークインタフェースからの割り込みを停止するとともに、タイマー割り込みにより定期的に受信バッファに受信データが記憶されているか否かを監視することにより、所望のパケット受信処理を行う。特許文献１では、リンク確立後において、ハードウェアの割り込みを使わないことで、プロセッサにおいて生じる割り込みのオーバヘッドを軽減し、通信性能向上を図ることができる。
特開２００３−２４４２７３号公報
しかしながら、従来の装置においては、安定化待ち時間１６は、電源及びクロックの安定を待つだけでなく、電源及びクロックが安定した後も、ホストプロセッサ１１が動作を再開するための各種コンテキスト情報の再設定時間も含み、パケット受信処理期間１７と同等、或いはパケット受信処理期間１７以上の時間を要する。従って、従来の装置においては、休止状態から稼働状態へ遷移する際の時間的オーバヘッドが大きいという問題がある。また、安定化待ち時間１６は、電源及びクロックが既に供給されている期間であるため、消費電力抑制の観点ではオーバヘッド時間とみなされ、このオーバヘッド時間に電力を浪費してしまうという問題がある。特に、受信処理不要なパケットを毎秒数個受け取るような状況下では、上記の問題は顕著になる。また、特許文献１では、稼働状態時に生じる割り込みによるオーバヘッドを軽減することはできるものの、休止状態から稼働状態に遷移する際のオーバヘッドを軽減することはできないという問題がある。
本発明の目的は、休止状態にあるホストプロセッサを頻繁に起動しないことにより、休止状態から稼働状態に遷移する際の時間的オーバヘッドを軽減することができるとともに、オーバヘッド時間に浪費する電力を抑制することができ、通信性能の向上を図ることができる受信装置及び受信装置の起動制御方法を提供することである。
本発明の受信装置は、受信信号からパケットデータを抽出するパケットデータ抽出手段と、抽出した前記パケットデータの受信処理を要求する割り込み信号を生成する割り込み信号生成手段と、生成した前記割り込み信号に基づいて休止状態から稼働状態に遷移することにより前記受信処理を実行する受信処理実行手段と、前記割り込み信号生成手段における前記割り込み信号を生成するタイミングと前記遷移のタイミングとの間に所定の時間差を設けるタイミング制御手段と、を具備する構成を採る。
本発明の受信装置の起動制御方法は、受信信号からパケットデータを抽出するステップと、抽出した前記パケットデータの受信処理を要求する割り込み信号を生成するステップと、生成した前記割り込み信号に基づいて受信装置が休止状態から稼働状態に遷移することにより前記受信処理を実行するステップと、前記割り込み信号を生成するタイミングと前記遷移のタイミングとの間に所定の時間差を設けるステップと、を具備するようにした。
本発明によれば、休止状態にあるホストプロセッサを頻繁に起動しないことにより、休止状態から稼働状態に遷移する際の時間的オーバヘッドを軽減することができるとともに、オーバヘッド時間に浪費する電力を抑制することができ、通信性能の向上を図ることができる。
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
（実施の形態）
図３は、本発明の実施の形態に係る受信装置１００の構成を示すブロック図である。受信装置１００において、電源領域（常時稼動領域）１２０に配置される、通信インタフェース回路１０１と、通信インタフェース制御回路１０２と、割り込み遅延回路１０３と、割り込み制御回路１０４と、クロック供給回路１０５と、電源供給回路１０６は、常時、電源及び動作クロックが供給される。また、電源領域（選択的稼動領域）１２１に配置される、ホストプロセッサ１０７と、制御回路１０８と、表示部１０９と、キー入力部１１０と、アクセス制御回路１１１と、記憶部１１２は、状況に応じて電源及び動作クロックが供給される。
パケットデータ抽出手段である通信インタフェース回路１０１は、通信機能の物理層制御を実現するものであり、通信インタフェース制御回路１０２の制御に基づいて、ネットワークから入力した無線電波に対してレイヤ１の処理を行う。具体的には、通信インタフェース回路１０１は、ネットワークから受信した受信信号からパケットデータを抽出する処理を行い、抽出したパケットデータを通信インタフェース制御回路１０２へ出力する。
割り込み信号生成手段である通信インタフェース制御回路１０２は、通信インタフェース回路１０１を制御するとともに、通信機能のリンク層制御を実現する。具体的には、通信インタフェース制御回路１０２は、通信インタフェース回路１０１から入力したパケットデータが、受信すべきパケットデータであるか否かの判定を行う。この際の受信すべきパケットデータであるか否かの判定は、主にリンクレイヤ（レイヤ２）の宛先アドレスに対する判定である。例えば、通信インタフェース制御回路１０２は、パケットデータがユニキャストパケットで且つ宛先アドレスが自局の物理アドレスを指す場合、または宛先アドレスがブロードキャスト・マルチキャストパケットであることを示す場合に、受信すべきパケットデータであると判定する。そして、通信インタフェース制御回路１０２は、受信すべきパケットデータであると判定しない場合は、パケットデータの廃棄を行い、受信すべきパケットデータであると判定した場合は、ホストプロセッサ１０７へパケットデータの受信処理を依頼するために、割り込み遅延回路１０３に対して割り込み信号を出力する。
タイミング制御手段である割り込み遅延回路１０３は、通信インタフェース制御回路１０２から入力した割り込み信号に対して一定量の遅延を設けて割り込み制御回路１０４へ出力する。なお、割り込み遅延回路１０３の構成の詳細については後述する。
割り込み制御回路１０４は、割り込み遅延回路１０３から入力した割り込み信号を含む
、周辺機器からホストプロセッサ１０７に情報を伝達する際に発行される割り込み信号群を集約し、優先度調整等を行った上で、割り込み信号をホストプロセッサ１０７へ出力する。また、割り込み制御回路１０４は、ホストプロセッサ１０７に対する割り込みの発生を契機に、クロック供給回路１０５及び電源供給回路１０６に対してホスト起動通知を出力する。
クロック供給回路１０５は、電源領域１２０及び電源領域１２１に動作クロックを供給する。具体的には、クロック供給部１０５は、電源領域１２０に配置される通信インタフェース回路１０１と通信インタフェース制御回路１０２と割り込み遅延回路１０３と割り込み制御回路１０４と電源供給回路１０６へ常時クロックを供給するとともに、割り込み制御回路１０４からホスト起動通知が入力した場合に、電源領域１２１に配置されるホストプロセッサ１０７と制御回路１０８とアクセス制御回路１１１と記憶部１１２へのクロックの供給を開始する。
電源供給回路１０６は、電源領域１２０及び電源領域１２１に電源を供給する。具体的には、電源供給部１０６は、電源領域１２０に配置される通信インタフェース回路１０１と通信インタフェース制御回路１０２と割り込み遅延回路１０３と割り込み制御回路１０４と電源供給回路１０６へ常時電源を供給するとともに、割り込み制御回路１０４からホスト起動通知が入力した場合に、電源領域１２１に配置されるホストプロセッサ１０７と制御回路１０８とアクセス制御回路１１１と記憶部１１２への電源の供給を開始する。
受信処理実行手段であるホストプロセッサ１０７は、通信インタフェース回路１０１を介したパケットデータ送受信処理を含むプログラムを実行する。具体的には、ホストプロセッサ１０７は、電源供給回路１０６から電源の供給を受けた場合に、休止状態から稼働状態に遷移し、クロック供給回路１０５からクロックの供給を受ける。また、ホストプロセッサ１０７は、休止状態から稼働状態に遷移した後で、且つ割り込み制御回路１０４から割り込み信号が入力した場合に、データバス１１３を介して割り込み制御回路１０４に割り込み要因の問い合わせを行う。そして、ホストプロセッサ１０７は、問い合わせにより、通信インタフェース制御回路１０２からの割り込みであることを認識した際に、通信インタフェース制御回路１０２へアクセスを切替え、受信すべきパケットデータの存在を認識して、受信パケットデータを記憶部１１２へ転送し、レイヤ３以上の上位層の通信プロトコル処理を行う。
制御回路１０８は、クロック供給回路１０５からのクロックの供給及び電源供給回路１０６からの電源の供給を受けて、表示部１０９の画面表示を制御するとともに、キー入力部１１０のキー入力を制御する。
表示部１０９は、制御回路１０８の制御により、画面表示を行う。
キー入力部１１０は、制御回路１０８の制御により、キー入力を受け付ける。
アクセス制御回路１１１は、記憶部１１２のアクセス制御を行う。
記憶部１１２は、ホストプロセッサ１０７を動作させる際、表示部１０９に画面表示させる際、または送受信する際に、パケットデータの一時保存に使用されるデータ記憶用メモリであり、アクセス制御回路１１１のアクセス制御により、パケットデータの書き込み及び読み出しを行う。
電源領域（常時稼動領域）１２０に配置される、通信インタフェース回路１０１と、通信インタフェース制御回路１０２と、割り込み遅延回路１０３と、割り込み制御回路１０
４と、クロック供給回路１０５と、電源供給回路１０６は、受信装置１００の動作状態及び通信状態に関わらず電源供給回路１０６及びクロック供給回路１０５から常に電源及びクロックが供給されており、通信インタフェース処理等は随時可能である。従ってホストプロセッサ１０７が休止状態であっても、通信インタフェース制御回路１０２は、受信したパケットデータの判定、及び受信処理を実行すべき場合に割り込み信号を発行することが可能である。
一方、電源領域（選択的稼動領域）１２１に配置される、ホストプロセッサ１０７と、制御回路１０８と、表示部１０９と、キー入力部１１０と、アクセス制御回路１１１と、記憶部１１２は、ホストプロセッサ１０７が休止状態にある場合、電源供給回路１０６及びクロック供給回路１０５の働きにより、電源及びクロックの双方の供給が遮断され、自律動作が不可能な状態となる。
次に、割り込み遅延回路１０３の詳細な構成について、図４を用いて説明する。図４は、割り込み遅延回路１０３の構成を示すブロック図である。
割り込み検出回路２０１は、割り込みの発生を検出するための回路であり、通信インタフェース制御回路１０２から入力する割り込み信号を検出した場合に、遅延割り込み生成回路２０２を起動する。また、割り込み検出回路２０１は、入力信号に対するハザード除去（ノイズ反応防止）を目的に、クロック３サイクル分の保護機構を設けた上で割込み発生の検出を行う。即ち、割り込み検出回路２０１は、割り込み信号の論理が負極性となったことをクロック３サイクル分で連続して検出した場合に、割り込みが発生したものとみなす。割込み信号は、負極性論理で割込みの発生を伝える。
遅延割り込み生成回路２０２は、遅延カウンタ２０５と連動して動作する。具体的には、遅延割り込み生成回路２０２は、割り込み検出回路２０１が割り込みを検出した際に起動し、遅延カウンタ２０５のカウントアップ動作を開始させる。そして、遅延割り込み生成回路２０２は、遅延カウンタ２０５のカウンタ値が満了した際に、遅延割り込み信号を非同期セレクタ２０６へ出力する。
ホストインタフェース回路２０３は、バス１１３を介してホストプロセッサ１０７からの動作モード設定を受け入れるホストインタフェース回路である。具体的には、ホストインタフェース回路２０３は、バス制御の終端点として機能し、クロック供給回路１０５から供給されたクロックに同期して、ホストプロセッサ１０７から受け取った設定値を設定レジスタ部２０４に書き込むとともに、設定レジスタ部２０４の内容をホストプロセッサ１０７から参照可能にする。また、ホストインタフェース回路２０３は、ホストプロセッサ１０７の要求により、遅延カウンタ２０５のカウンタ値を読み出してホストプロセッサ１０７へ出力する。
設定レジスタ部２０４は、ホストインタフェース回路２０３から受け取った設定値を記憶するレジスタであり、ホストプロセッサ１０７からの設定項目である割り込み遅延回路１０３のディセーブル／イネーブル設定値と遅延量設定のためのカウンタ満了値を記憶する。ホストインタフェース回路２０３から受け取ったカウンタ満了値は、ホストプロセッサ１０７で任意の値に設定可能である。そして、設定レジスタ部２０４は、記憶しているディセーブル／イネーブル設定値を非同期セレクタ２０６へ出力するとともに、記憶しているカウンタ満了値を、遅延カウンタ２０５の停止タイミング（停止までの遅延量）を決定するために遅延カウンタ２０５へ通知する。
遅延カウンタ２０５は、遅延割込み生成回路２０２と連動して動作する。具体的には、遅延カウンタ２０５は、遅延割り込み生成回路２０２からカウントアップ開始タイミング
が通知された際に、クロック毎にカウンタ値を更新する。そして、遅延カウンタ２０５は、カウンタ値が、設定レジスタ部２０４から通知されたカウンタ満了値に達した時点でカウントアップ動作を停止し、カウントアップ動作を停止したタイミングを遅延割り込み生成回路２０２へ通知する。
非同期セレクタ２０６は、割り込み遅延回路１０３の動作イネーブル／ディセーブルの切り替えに使用するものであり、通信インタフェース制御回路１０２から入力した割り込み信号を直接出力する場合と、遅延割り込み生成回路２０２から入力した遅延割り込み信号を出力する場合とを選択する。なお、非同期セレクタ２０６が、通信インタフェース制御回路１０２から入力した割り込み信号を直接出力する場合、割り込み遅延回路１０３は機能しないことと等価となる。
次に、受信装置１００の動作について、図５及び図６を用いて説明する。図５は、受信装置１００の動作タイミングを示す図であり、図６は、割り込み遅延回路１０３の動作タイミングを示す図である。
電源領域（選択的稼動領域）１２１が休止状態にある場合において、通信インタフェース回路１０１は、ネットワークからパケットデータを受信し（ＳＴ５０１）、ホストプロセッサ１０７を含む電源領域（選択的稼動領域）１２１を起動するための割り込み信号を発行する（ＳＴ５０２）。割り込み信号を受け取った通信インタフェース制御回路１０２は、受信すべきパケットデータであると判定した場合に、割り込み遅延回路１０３に対して、割り込み信号を発行する（ＳＴ５０３）。
ＳＴ５０３以後の割り込み遅延回路１０３の動作については、図６を用いて説明する。割り込み検出回路２０１は、割り込み入力信号（IRQ_I）６０２のＬｏｗレベル検出にて、通信インタフェース回路１０１からの割り込みアサートを検出する。この際、割り込み検出回路２０１は、ノイズ対策のために、回路動作クロック（PCLK）６０１の３サイクル分のＬｏｗレベル検出が確認できた場合に割り込みアサートを検出する（ＳＴ６１０）。なお、割り込み信号は、回路動作クロック６０１に対して非同期の信号である。
割り込み検出回路２０１による割り込み入力信号６０２のアサート検出後、遅延割り込み生成回路２０２が起動し、起動した遅延割り込み生成回路２０２は、遅延カウンタ２０５に対してカウントアップ動作を開始させる（ＳＴ６１１）。
カウントアップ動作の開始後、遅延カウンタ２０５は、カウンタ値がカウンタ満了値ＣＬ（Counter Limit）まで達した時点でカウントアップを停止し、遅延カウンタ２０５がカンウントアップを停止したことにより、非同期セレクタ２０６は、割り込み出力信号（IRQ_O）６０３をＬｏｗにアサートする（ＳＴ６１２）。
次に、割り込み検出回路２０１は、割り込み入力信号６０２のＨｉｇｈレベル検出にて、通信インタフェース回路１０１からの割り込みネゲートを検出する。この際、割り込み検出回路２０１は、ノイズ対策のために、回路動作クロック６０１の３サイクル分のＨｉｇｈレベル検出が確認できた場合に割り込みネゲートを検出する（ＳＴ６１３）。
割り込み検出回路２０１による割り込み入力信号６０２のネゲート検出後、遅延割り込み生成回路２０２は、遅延カウンタ２０５をリセットし（ＳＴ６１４）、非同期セレクタ２０６は、割り込み出力信号６０３をＨｉｇｈにネゲートする（ＳＴ６１５）。
次に、図５に戻って、ＳＴ６１０〜ＳＴ６１５の処理により、割り込み遅延回路１０３は、割り込み入力信号の入力時（ＳＴ５０３）から遅延時間（Intentional Delay）Ｔ１
経過後に、割り込み制御回路１０４に対して、割り込み出力信号を出力する（ＳＴ５０４）。
次に、割り込み制御回路１０４は、クロック供給回路１０５及び電源供給回路１０６に対して、制御信号であるホスト起動通知を発行し（ＳＴ５０５）、ホストプロセッサ１０７の動作のための電源及びクロックの生成を開始させる。
次に、クロック供給回路１０５及び電源供給回路１０６は、起動待ち時間（Awake Overhead）Ｔ２経過後に、クロック及び電源の供給を開始する（ＳＴ５０６）。
これにより、ホストプロセッサ１０７は、休止状態（Sleep Mode）Ｐ１から稼働状態（Interrupt Handler）Ｐ２に遷移し、通信インタフェース制御回路１０２へアクセスを切替える（ＳＴ５０７、ＳＴ５０８）。
図７は、受信装置１００の制御シーケンスを示す図である。図７では、説明を簡単にするため、通信インタフェース回路１０１と割り込み遅延回路１０３とホストプロセッサ１０７のイベント発生関係のみを示している。
通信インタフェース回路１０１は、ネットワークからパケットデータを受信し（ＳＴ７０１ａ、ＳＴ７０１ｂ、・・・）、通信インタフェース回路１０１がネットワークからパケットデータを受信したタイミングに呼応して、割り込み遅延回路１０３には割り込み信号が送られる（ＳＴ７０２ａ、ＳＴ７０２ｂ・・・）。この場合、割り込み遅延回路１０３は、遅延時間Ｔ１内の割り込み入力信号（ＳＴ７０２ａ〜ＳＴ７０２ｄ）に対する割り込み出力信号を出力しない。そして、割り込み遅延回路１０３は、遅延時間Ｔ１経過後に、遅延時間Ｔ１内に入力した割り込み入力信号（ＳＴ７０２ａ〜ＳＴ７０２ｄ）に対する割り込み出力信号を出力する（ＳＴ７０３ａ）。また、割り込み遅延回路１０３は、遅延時間Ｔ１経過後に割り込み入力信号が入力した場合には（ＳＴ７０２ｅ）、入力した割り込み入力信号に対する割り込み出力信号を出力する（ＳＴ７０３ｂ）。
ホストプロセッサ１０７は、休止状態７０４から稼働状態７０５に遷移することにより電源及びクロックが供給されて暫くは、電源及びクロックの安定化待ち時間７１０として動作不能の状態である。そして、ホストプロセッサ１０７は、安定化待ち時間７１０が経過して電源及びクロックが安定した後は、パケット受信処理期間７１１ａ〜７１１ｅにおいて、所望のパケット受信処理と通信プロトコル処理とアプリケーション処理のパケット受信処理を行い、その後の事後処理期間７１２において、再び稼動状態７０５から休止状態７０４へ遷移するための事後処理を行う。
ホストプロセッサ１０７は、パケット受信処理期間７１１ａ〜７１１ｅにおいて、遅延時間Ｔ１内の割り込み入力信号（ＳＴ７０２ａ〜ＳＴ７０２ｄ）の入力の契機となった各パケットデータの受信処理を一括で行う。このようにして受信装置１００は、通信インタフェース制御回路１０２における割り込み入力信号（ＳＴ７０２ａ〜ＳＴ７０２ｄ）の生成のタイミングと、ホストプロセッサ１０７における休止状態７０４から稼働状態７０５に遷移するタイミングとの間に時間差を設けることができる。
図８は、不要パケット到着頻度毎の、ホストプロセッサ１０７の起動回数とＷＦＩ（Wait For Interrupt）状態における割り込み遅延設定時間との関係を示す図である。ここで、ＷＦＩとは、ホストプロセッサが何らかの割り込みを受けるまで動作を停止して待機する状態を意味する。
図８より、例えば、毎秒９個の不要パケットを受信する雑音の多い環境下であっても、
遅延時間を０．１２５ｍｓｅｃに設定することにより、遅延時間を０ｍｓｅｃにした場合と比べて、ホストプロセッサ１０７の起動時間を半分以下に低減することができる。
なお、プロセッサ起動確率は、（１）式により求めることができる。ただし、（１）式は、プロセッサ起動確率の近似式であり、一般的な傾向としては、図８のようになる。
プロセッサ起動確率（毎秒平均起動回数）＝（ｐ−１＋ｔ）−１ （１）
ただし、ｐは不要パケット到着確率（毎秒平均到着頻度）
ｔはホストプロセッサ１０７の起動に要するオーバヘッド時間（図８では、１
０ｍｓと仮定）と割り込み遅延設定時間との加算値
このように、本実施の形態によれば、休止状態にあるホストプロセッサを頻繁に起動しないことにより、休止状態から稼働状態に遷移する際の時間的オーバヘッドを軽減することができるとともに、オーバヘッド時間に浪費する電力を抑制することができ、通信性能の向上を図ることができる。
本発明にかかる受信装置及び受信装置の起動制御方法は、特に電源の供給箇所を絞ることにより消費電力を最小限にするのに好適である。
従来の端末装置における動作シーケンスの概略を示す図 従来の端末装置における動作シーケンスの概略を示す図 本発明の実施の形態に係る受信装置の構成を示すブロック図 本発明の実施の形態に係る割り込み遅延回路の構成を示すブロック図 本発明の実施の形態に係る受信装置の動作タイミングを示す図 本発明の実施の形態に係る割り込み遅延回路の動作タイミングを示す図 本発明の実施の形態に係る受信装置の制御シーケンスを示す図 本発明の実施の形態に係る不要パケット到着頻度毎の、ホストプロセッサの起動回数とＷＦＩ状態における割り込み遅延設定時間との関係を示す図

Claims (5)

  1. 受信信号からパケットデータを抽出するパケットデータ抽出手段と、
    抽出した前記パケットデータの受信処理を依頼する割り込み信号を生成する割り込み信号生成手段と、
    生成した前記割り込み信号に基づいて休止状態から稼働状態に遷移することにより前記受信処理を実行する受信処理実行手段と、
    前記割り込み信号生成手段における前記割り込み信号を生成するタイミングと前記遷移のタイミングとの間に所定の時間差を設けるタイミング制御手段と、
    を具備する受信装置。
  2. 前記タイミング制御手段は、所定の遅延時間を設定するとともに、設定した前記遅延時間内は前記遷移しないようにして前記時間差を設け、
    前記受信処理実行手段は、前記遅延時間内に前記割り込み信号生成手段で生成した複数の前記割り込み信号の各々が依頼する前記受信処理を前記遷移後に一括で行う請求項１記載の受信装置。
  3. 前記遷移のタイミングで前記受信処理実行手段に対して電源の供給を開始する電源供給手段を具備し、
    前記タイミング制御手段は、前記電源供給手段における電源の供給を開始するタイミングを前記割り込み信号生成手段が前記割り込み信号を生成するタイミングと異ならせることにより前記時間差を設ける請求項１記載の受信装置。
  4. 前記タイミング制御手段は、任意の前記時間差を設ける請求項１記載の受信装置。
  5. 受信信号からパケットデータを抽出するステップと、
    抽出した前記パケットデータの受信処理を依頼する割り込み信号を生成するステップと、
    生成した前記割り込み信号に基づいて受信装置が休止状態から稼働状態に遷移することにより前記受信処理を実行するステップと、
    前記割り込み信号を生成するタイミングと前記遷移のタイミングとの間に所定の時間差を設けるステップと、
    を具備する受信装置の起動制御方法。
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