JPS6378549A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6378549A JPS6378549A JP61222653A JP22265386A JPS6378549A JP S6378549 A JPS6378549 A JP S6378549A JP 61222653 A JP61222653 A JP 61222653A JP 22265386 A JP22265386 A JP 22265386A JP S6378549 A JPS6378549 A JP S6378549A
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- JP
- Japan
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- cells
- height
- cell
- along
- sides
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 9
- 238000000034 method Methods 0.000 abstract description 10
- 230000000694 effects Effects 0.000 description 2
- 201000007114 MHC class I deficiency Diseases 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/998—Input and output buffer/driver structures
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明はスタンダードセル方式大規模集積回路（ＬＳＩ
＞のレイアウト技法によって構成される半導体装置にお
いて、 チップの四辺に沿って配置されるＩ／Ｏセル〈入出力セ
ル）のうち、少なくとも一辺に沿って配置されるＩ／Ｏ
セルの高さを、他の辺に配置されるＩ／Ｏセルの高さと
異なるよう構成することにより、 従来に比し設計上のバリエーションが多く、かつ、高密
度に構成できるようにしたものである。
＞のレイアウト技法によって構成される半導体装置にお
いて、 チップの四辺に沿って配置されるＩ／Ｏセル〈入出力セ
ル）のうち、少なくとも一辺に沿って配置されるＩ／Ｏ
セルの高さを、他の辺に配置されるＩ／Ｏセルの高さと
異なるよう構成することにより、 従来に比し設計上のバリエーションが多く、かつ、高密
度に構成できるようにしたものである。
本発明は半導体装置、特にスタンダードセル方式レイア
ウト技法によって構成される半導体装置に関する。
ウト技法によって構成される半導体装置に関する。
より高密度でチップ面積の小なるＬＳＩを設計するため
に、従来より各種の方式が提案されているが、その一つ
としてスタンダードセル方式が知−られている。
に、従来より各種の方式が提案されているが、その一つ
としてスタンダードセル方式が知−られている。
このスタンダードセル方式では、何種類かの機能ブロッ
クを、予めレイアウト設計したセルとしてライブラリに
登録しておき、与えられた論理設計仕様に基づいてこれ
らに対する配置・配線設計を行なって、所望ＢＬＳＩを
突環する。
クを、予めレイアウト設計したセルとしてライブラリに
登録しておき、与えられた論理設計仕様に基づいてこれ
らに対する配置・配線設計を行なって、所望ＢＬＳＩを
突環する。
このスタンダードセル方式はチップ毎にすべてのマスク
を作製する必要があるから、ゲートアレイと比べて開発
費や開発期間の点で不利である。
を作製する必要があるから、ゲートアレイと比べて開発
費や開発期間の点で不利である。
しかし、スタンダードセル方式ではセル列の間の配線領
域（チャネル）の寸法が固定されていないため、より柔
軟性に富む高密度な膜剤が可能で、またゲートアレイに
比べて同等の機能を小さなチップ上に実現できるので製
造コストは安くなる。
域（チャネル）の寸法が固定されていないため、より柔
軟性に富む高密度な膜剤が可能で、またゲートアレイに
比べて同等の機能を小さなチップ上に実現できるので製
造コストは安くなる。
更に、このスタンダードセル方式では、ゲートアレイの
場合より多様なシステムをセミカスタムＬＳＩに１チツ
プ化でき、任意の大きさのメモリなどをＬＳＩに組込め
る特長がある。
場合より多様なシステムをセミカスタムＬＳＩに１チツ
プ化でき、任意の大きさのメモリなどをＬＳＩに組込め
る特長がある。
従来の上記のＬＳＩ設ｇ１では、チップの四辺に夫々沿
って配置されるＩ／Ｏセルの高さはすべて同一であった
。このため、Ｉ／Ｏセルの駆動能ノコとして配置されて
いるＩ／Ｏセル゛のそれよりも大なることが要求された
場合は、各辺に沿うＩ／Ｏセルの数を増やして個々のＩ
／Ｏセルに流す電流は許容値以下とすると共に、外部に
回路を追加したり、あるいは例えば隣り合う２つのＩ／
Ｏセルを接続して幅が２つのＩ／Ｏセル分の幅をもつＩ
／Ｏセルとして大電流用として使用せざるを得なかった
。
って配置されるＩ／Ｏセルの高さはすべて同一であった
。このため、Ｉ／Ｏセルの駆動能ノコとして配置されて
いるＩ／Ｏセル゛のそれよりも大なることが要求された
場合は、各辺に沿うＩ／Ｏセルの数を増やして個々のＩ
／Ｏセルに流す電流は許容値以下とすると共に、外部に
回路を追加したり、あるいは例えば隣り合う２つのＩ／
Ｏセルを接続して幅が２つのＩ／Ｏセル分の幅をもつＩ
／Ｏセルとして大電流用として使用せざるを得なかった
。
このため、従来は駆動能力が大なる大電流用のＩ／Ｏセ
ル（ハイパワーＩ／Ｏセル）が必要な場合は、設計に人
手や時間がかかり、ミスも起こり易く、設計上の制約と
なっていた。
ル（ハイパワーＩ／Ｏセル）が必要な場合は、設計に人
手や時間がかかり、ミスも起こり易く、設計上の制約と
なっていた。
本発明は上記の点に鑑みて創作されたもので、Ｉ／Ｏセ
ルの設計に多様性のある半導体装置を堤供することを目
的とする。
ルの設計に多様性のある半導体装置を堤供することを目
的とする。
本発明の半導体装置は、チップの四辺のうち少なくとも
一辺に沿う複数のＩ／Ｏセルの高さを、残りの辺に沿う
複数のＩ／Ｏセルの高さと異ならしめて構成したもので
ある。
一辺に沿う複数のＩ／Ｏセルの高さを、残りの辺に沿う
複数のＩ／Ｏセルの高さと異ならしめて構成したもので
ある。
チップの四辺にはＩ／Ｏセルが配置される。このＩ／Ｏ
セルは同じ辺に沿って配置されるＩ／Ｏセル間において
は、互いに高さが同一に選定されである。また、Ｉ／Ｏ
セルの幅は夫々同一である。
セルは同じ辺に沿って配置されるＩ／Ｏセル間において
は、互いに高さが同一に選定されである。また、Ｉ／Ｏ
セルの幅は夫々同一である。
ここで、Ｉ／Ｏセルの１高さ」とは、そのＩ／Ｏセルが
沿って配置されるチップの一刀に直交する方向のＩ／Ｏ
セルの長さをいう。
沿って配置されるチップの一刀に直交する方向のＩ／Ｏ
セルの長さをいう。
一方、Ｉ／Ｏセルは駆動能力が大なるほど、面積の人な
るトランジスタで構成されるから、駆動能力が大なるほ
どＩ／Ｏセルの面積は大となる。
るトランジスタで構成されるから、駆動能力が大なるほ
どＩ／Ｏセルの面積は大となる。
従って、チップの四辺の少なくとも一辺に沿って配置さ
れであるＩ／Ｏセルは、残りの辺に沿って配置されであ
る他のＩ／Ｏセルと駆動能力が互いに異なることとなる
。
れであるＩ／Ｏセルは、残りの辺に沿って配置されであ
る他のＩ／Ｏセルと駆動能力が互いに異なることとなる
。
〔実施例］
図は本発明の一実施例の構造を示す。図において、平面
が矩形状のチップ１の辺２ａ、２ｂ。
が矩形状のチップ１の辺２ａ、２ｂ。
２Ｃ及び２ｄの夫々に沿ってＨいに同一幅のＩ／Ｏセル
３．４．．５及び６が配置されである。また、Ｉ／Ｏセ
ル３〜６により囲まれたチップ１の内部の領域には大規
模セル（カスタムセル）７，８及び９と、スタンダード
セル／Ｏとが配置されである。
３．４．．５及び６が配置されである。また、Ｉ／Ｏセ
ル３〜６により囲まれたチップ１の内部の領域には大規
模セル（カスタムセル）７，８及び９と、スタンダード
セル／Ｏとが配置されである。
カスタムセルフ、８及び９はリード・オンリ・メモリ（
ＲＯＭ）、ランダム・アクセス・メモリ（ＲＡＭ）、プ
ログラマブル・ロジック・アレイ（ＰＬＡ）、乗算器、
レジスタ、演算器、アナログブロック等のうちいずれか
を構成している。一方、スタンダードセル／Ｏは何種類
かの機能ブロック（例えばインバータ、フリップフロッ
プなど）を予めレイアウト設計してライブラリに登録し
てあったセル（ポリセル）で、ここでは幅が一定で、種
類に応じて高さが異なる。これらのスタンダードセル／
Ｏは、長さの異なる高さ方向に一列に整列して列構造に
配置されである。
ＲＯＭ）、ランダム・アクセス・メモリ（ＲＡＭ）、プ
ログラマブル・ロジック・アレイ（ＰＬＡ）、乗算器、
レジスタ、演算器、アナログブロック等のうちいずれか
を構成している。一方、スタンダードセル／Ｏは何種類
かの機能ブロック（例えばインバータ、フリップフロッ
プなど）を予めレイアウト設計してライブラリに登録し
てあったセル（ポリセル）で、ここでは幅が一定で、種
類に応じて高さが異なる。これらのスタンダードセル／
Ｏは、長さの異なる高さ方向に一列に整列して列構造に
配置されである。
カスタムセルフ〜９とスタンダードセル／Ｏとの間のチ
ップ１上の空いている領域は配線領域で、横方向配線領
Ｉ４１１と縦方向配線領域１２とがある。
ップ１上の空いている領域は配線領域で、横方向配線領
Ｉ４１１と縦方向配線領域１２とがある。
上記の構造において、辺２ａに沿って配置された複数の
Ｉ／Ｏセル３は互いに高さが同一に選定されており、辺
２ｂに沿って配置された複数のＩ／Ｏセル４も互いに高
さが同一に選定され、かつ、Ｉ／Ｏセル３の高さと同一
の値に選定されである。
Ｉ／Ｏセル３は互いに高さが同一に選定されており、辺
２ｂに沿って配置された複数のＩ／Ｏセル４も互いに高
さが同一に選定され、かつ、Ｉ／Ｏセル３の高さと同一
の値に選定されである。
また、辺２Ｃに沿って配置された複数のＩ／Ｏセル５及
び辺２ｄに沿って配置された複数のＩ／Ｏセル６は夫々
高さを同一に選定されてあり、かつ、Ｉ／Ｏセル３及び
４の各高さに比し夫々小なる高さに選定されである。
び辺２ｄに沿って配置された複数のＩ／Ｏセル６は夫々
高さを同一に選定されてあり、かつ、Ｉ／Ｏセル３及び
４の各高さに比し夫々小なる高さに選定されである。
Ｉ／Ｏセル５及び６は夫々従来のＬＳＩに設けられであ
るＩ／Ｏセルと同一の高さを有する標準タイプのＩ／Ｏ
セルで、Ｉ／Ｏセル３及び４は■／Ｏセル５及び６より
も面積が大であり、駆動能力が従来のＩ／Ｏセルのそれ
よりも大なるハイパワータイプのＩ／Ｏセルである。
るＩ／Ｏセルと同一の高さを有する標準タイプのＩ／Ｏ
セルで、Ｉ／Ｏセル３及び４は■／Ｏセル５及び６より
も面積が大であり、駆動能力が従来のＩ／Ｏセルのそれ
よりも大なるハイパワータイプのＩ／Ｏセルである。
これにより、Ｉ／Ｏセルの駆動能力が大なるＬＳＩを設
計する場合は、Ｉ／Ｏセル３．４を使用すればよく、外
付回路は不要となり、設計上の制約が大幅に改善される
。
計する場合は、Ｉ／Ｏセル３．４を使用すればよく、外
付回路は不要となり、設計上の制約が大幅に改善される
。
なお、同−辺に沿って配置される複数のＩ／Ｏセルの高
さを互いに異へらせることも考えられるが、この場合は
高さの異なるＩ／Ｏセルのうち最も高さの大なるＩ／Ｏ
セルが配置できる大きさの１／Ｏセル領域を必要とし、
無駄な領域が生じてしまい、また相隣るＩ／Ｏセルとの
間には電源ラインが接続されるが、相隣るＩ／Ｏセルの
高さが不揃いであるとその接続がうまくいかない。従っ
て、同−辺のＩ／Ｏセルの高さは同一であることが望ま
しい。
さを互いに異へらせることも考えられるが、この場合は
高さの異なるＩ／Ｏセルのうち最も高さの大なるＩ／Ｏ
セルが配置できる大きさの１／Ｏセル領域を必要とし、
無駄な領域が生じてしまい、また相隣るＩ／Ｏセルとの
間には電源ラインが接続されるが、相隣るＩ／Ｏセルの
高さが不揃いであるとその接続がうまくいかない。従っ
て、同−辺のＩ／Ｏセルの高さは同一であることが望ま
しい。
なお、本発明は上記の実施例に限定されるものではなく
、例えば四辺２ａ〜２ｄに各々沿って配置される各１／
Ｏセル３〜６の高さを、すべて互いに異ならせるように
してもよく、要は少なくとも一辺に沿って配置されるＩ
／Ｏセルの高さが、他の三辺に沿って配置される各Ｉ／
Ｏセルの夫々の高さと異なる構成であればよい。
、例えば四辺２ａ〜２ｄに各々沿って配置される各１／
Ｏセル３〜６の高さを、すべて互いに異ならせるように
してもよく、要は少なくとも一辺に沿って配置されるＩ
／Ｏセルの高さが、他の三辺に沿って配置される各Ｉ／
Ｏセルの夫々の高さと異なる構成であればよい。
また、スタンダードセル方式レアイウト技法によって設
計されるＬＳＩに限らず、ゲートアレイＬＳＩでも本発
明を原理的に適用することができ ｌる。
計されるＬＳＩに限らず、ゲートアレイＬＳＩでも本発
明を原理的に適用することができ ｌる。
上述の如く、本発明によれば、チップの四辺の少なくと
も一辺に沿って配置されであるＩ／Ｏセルと残りの辺に
沿って配置されである他のＩ／Ｏセルとの駆動能力が互
いに異なるため、Ｉ／Ｏセルの駆動能力の種々の要求に
対してより柔軟に対処することができ、設計上の制約を
大幅に改善でき、また大なる駆動能力のＩ／Ｏセルが必
要な場合、従来はＩ／Ｏセルの数を増加していたのでチ
ップ全体の面積が大となったが、本発明ではＩ／Ｏセル
の数は変えないで高さを所定値高くするだけでよいので
チップサイズの縮小が可能となり、更に各Ｉ／Ｏセルは
高さは同−辺ではすべて同一で、幅はすべてのＩ／Ｏセ
ルで同一なので、完全自動レイアウトにより構成するこ
とができる等の特長を有するものである。
も一辺に沿って配置されであるＩ／Ｏセルと残りの辺に
沿って配置されである他のＩ／Ｏセルとの駆動能力が互
いに異なるため、Ｉ／Ｏセルの駆動能力の種々の要求に
対してより柔軟に対処することができ、設計上の制約を
大幅に改善でき、また大なる駆動能力のＩ／Ｏセルが必
要な場合、従来はＩ／Ｏセルの数を増加していたのでチ
ップ全体の面積が大となったが、本発明ではＩ／Ｏセル
の数は変えないで高さを所定値高くするだけでよいので
チップサイズの縮小が可能となり、更に各Ｉ／Ｏセルは
高さは同−辺ではすべて同一で、幅はすべてのＩ／Ｏセ
ルで同一なので、完全自動レイアウトにより構成するこ
とができる等の特長を有するものである。
図は本発明の一実施例の構造を示す図である。
図において、
１はチップ、
２ａ〜２ｄは辺、
３〜６はＩ／Ｏセル（入出力セル）である。
、れ、
代理人 弁理士 井 桁 山 −、：：、’ ；″・
−，７′ 二二ゴｌ
−，７′ 二二ゴｌ
Claims (1)
- 【特許請求の範囲】 チップの四辺に沿つて複数のＩ／Ｏセルが夫々配置され
ると共に、該Ｉ／Ｏセルの高さは同じ辺に沿う複数のＩ
／Ｏセル間において同一に選定されてなる半導体装置に
おいて、 前記チップの四辺のうち少なくとも一辺に沿う複数のＩ
／Ｏセル（３、４）の高さを、該四辺のうち残りの辺に
沿う複数のＩ／Ｏセル（５、６）の高さと異ならしめて
構成したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61222653A JPS6378549A (ja) | 1986-09-20 | 1986-09-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61222653A JPS6378549A (ja) | 1986-09-20 | 1986-09-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6378549A true JPS6378549A (ja) | 1988-04-08 |
Family
ID=16785823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61222653A Pending JPS6378549A (ja) | 1986-09-20 | 1986-09-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6378549A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6930380B2 (en) * | 2003-06-06 | 2005-08-16 | Renesas Technology Corp. | Semiconductor device |
| JP2008141168A (ja) * | 2006-11-09 | 2008-06-19 | Matsushita Electric Ind Co Ltd | 半導体集積回路及びマルチチップモジュール |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59167036A (ja) * | 1983-03-14 | 1984-09-20 | Nec Corp | 半導体集積回路 |
-
1986
- 1986-09-20 JP JP61222653A patent/JPS6378549A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59167036A (ja) * | 1983-03-14 | 1984-09-20 | Nec Corp | 半導体集積回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6930380B2 (en) * | 2003-06-06 | 2005-08-16 | Renesas Technology Corp. | Semiconductor device |
| US7078824B2 (en) | 2003-06-06 | 2006-07-18 | Renesas Technology Corp. | Semiconductor device having a switch circuit |
| JP2008141168A (ja) * | 2006-11-09 | 2008-06-19 | Matsushita Electric Ind Co Ltd | 半導体集積回路及びマルチチップモジュール |
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