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JPS6347285B2 - - Google Patents

Info

Publication number
JPS6347285B2
JPS6347285B2 JP56213408A JP21340881A JPS6347285B2 JP S6347285 B2 JPS6347285 B2 JP S6347285B2 JP 56213408 A JP56213408 A JP 56213408A JP 21340881 A JP21340881 A JP 21340881A JP S6347285 B2 JPS6347285 B2 JP S6347285B2
Authority
JP
Japan
Prior art keywords
output
transistor
gate
circuit
mos
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP56213408A
Other languages
English (en)
Other versions
JPS58116759A (ja
Inventor
Yasuhiro Wakimoto
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP56213408A priority Critical patent/JPS58116759A/ja
Priority to US06/454,167 priority patent/US4543494A/en
Priority to DE8282306983T priority patent/DE3277279D1/de
Priority to EP82306983A priority patent/EP0083504B1/en
Publication of JPS58116759A publication Critical patent/JPS58116759A/ja
Publication of JPS6347285B2 publication Critical patent/JPS6347285B2/ja
Granted legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements

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  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Electronic Switches (AREA)
  • Logic Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、出力ドライバ回路に関し、特に出力
ドライバの出力短絡時における出力トランジスタ
の保護回路に関する。
〔技術の背景〕
近年、マイクロコンピユータ等のアドレスバ
ス、データバスにおける出力ドライバとしてＮチ
ヤンネルMOS形出力ドライバが多く用いられて
いる。このようなＮチヤンネルMOS形出力ドラ
イバは、双方向性バスにおいて用いられることが
多く、従つて、同一のバスに接続される他の出力
ドライバが「Ｌ」（低レベル）を出力している場
合に誤つて「Ｈ」（高レベル）を出力した場合、
出力ドライバの出力用トランジスタが過電流によ
り破壊されることが多い。従つて、こうした事故
が生じるたびにいちいち新しい素子と取換える必
要がある。
〔発明の目的〕
本発明の主な目的は、前記の出力ドライバ回路
における問題点にかんがみ、「Ｈ」出力時に出力
短絡が生じた場合にも素子の破壊を防止すること
ができる保護回路を提供することにある。
〔発明の構成〕
上記の目的は、電源と接地の間に接続された第
１および第２のMOSトランジスタを有し、該第
１、２のMOSトランジスタのゲートに相補の信
号が印加され、該第１および第２のMOSトラン
ジスタの接続点を出力端とする出力回路と、ゲー
トが前記電源側に接続されソースが前記出力端に
接続された第３のMOSトランジスタと、該第３
のMOSトランジスタのドレインと前記第１の
MOSトランジスタのゲートとの間に接続され前
記第２のMOSトランジスタが導通するときに非
導通となる第４のMOSトランジスタとを有する
制御回路を備えたことを特徴とする出力ドライバ
回路によつて達成される。
〔発明の実施例〕
本発明の一実施例としての出力ドライバ回路が
第１図に示される。第１図において、出力ドライ
バは、ＮチヤンネルMOS形である出力用トラン
ジスタT01およびT02から構成される。出力用ト
ランジスタT01，T02の主電流路は、電源電圧Vc.c.
と接地の間において直列に接続される。トランジ
スタT01のゲートには第１の制御入力Ｘが印加さ
れ、トランジスタT02のゲートには第１の制御入
力Ｘに相補な第２の制御入力が印加される。ト
ランジスタT01とT02の接続点は出力OUTに接続
される。
前記の出力ドライバの保護回路がトランジスタ
TS1，TS2およびTI1，TI2から構成される。トラン
ジスタTS1のソースは出力ドライバの出力OUTに
接続され、ゲートは電源電圧Vc.c.に接続される。
トランジスタTS1のドレインはトランジスタTS2
のソースに接続される。トランジスタTS2のゲー
トはデプレツシヨン形トランジスタTI1のゲート
およびソースに接続される。トランジスタTS2の
ドレインは制御信号Ｘに接続される。トランジス
タTI1のドレインは電源電圧Vc.c.に接続される。
トランジスタTI1のソースはまた、トランジスタ
TI2のドレインに接続される。トランジスタTI2の
ゲートは制御信号に接続され、ソースは接地さ
れる。
第１図の出力ドライバにおいて、出力OUTか
ら「Ｈ」レベルが出力されているときに出力が短
絡した場合の保護回路の動作が第２図Ａ，Ｂ，Ｃ
に示される。尚、図中の実線は「Ｌ」レベル、破
線は「Ｈ」レベルを示す。第２図Ａは、制御信号
Ｘに「Ｈ」が入力され制御信号に「Ｌ」が入力
され、出力OUTに「Ｈ」が出力されている場合
を示す。この状態においては、出力トランジスタ
T01がオンでありT02がオフである。第２図Ｂは、
前記の状態において出力が接地側に短絡された直
後の状態を示す。この場合、一時的にトランジス
タT01に過電流が流れる。第２図Ｃは、保護回路
が作動した状態を示す。出力OUTの電位が低下
したためにトランジスタTS1のゲート・ソース間
の電位差がしきい値Vthを越えるのでトランジス
タTS1がオンし、それによりトランジスタTS2も
またオンする。従つて、制御信号Ｘから、トラン
ジスタTS2，TS1を介して出力OUTへの電流路が
形成され、制御信号Ｘの電位が強制的に「Ｌ」に
引込まれ、出力トランジスタT01がオフとなり出
力が遮断される。
次に、出力が短絡しているときに「Ｈ」レベル
を出力しようとする場合の保護動作が第３図Ａ，
Ｂ，Ｃに示される。第３図Ａは、制御信号Ｘに
「Ｌ」、に「Ｈ」が入力されているときに出力
OUTが接地側に短絡されている状態を示す。こ
の状態において制御信号Ｘが「Ｈ」に、が
「Ｌ」に切換えられた直後の状態が第３図Ｂに示
される。この時点では、出力用トランジスタT01
がオンし、T02がオフする。出力OUTは短絡され
たままなので、トランジスタTS1のゲート・ソー
ス間にはVth以上の電圧が発生したTS1はオンにな
る。ところが、トランジスタTS2のゲート電位は
ゲート容量のためすぐには「Ｈ」にならないた
め、TS2はオフのままである。トランジスタTS2
のゲート電位は、トランジスタTI1のオン抵抗を
通して充電され一定時間後に「Ｈ」となり、第３
図Ｃに示されるようにトランジスタTS2がオン
し、保護回路が作動し、出力トランジスタT01が
オフし、出力が遮断される。
また、出力に容量性負荷が接続されている場合
には、出力が「Ｈ」に切換えられたとき容量が充
電されるまで出力がいわば短絡状態となるが保護
機能は前述したように一定時間動作しないため、
一定時間後に充電が終了しておれば、保護動作は
機能せず、その時点においても充電が終了してい
ない場合に初めて動作が生じ、出力トランジスタ
の熱破壊を防止する。
第１図の回路の利点を下記に挙げる。
(1) 非同期式なのでタイミング信号が不要であ
る。
(2) 異常容量負荷に対しても動作する。
(3) 原因を除けば正常状態に復帰する。
(4) 回路が簡単である。
(5) 擬似双方向性バスに利用すれば従来の保護機
能やタイミングが不必要になる。
(6) 温度上昇に対して安全側の特性変化を持つ。
(7) 出力レベルの異常の検出を行う際、抵抗器を
用いてその電圧降下を利用することをしないか
ら、出力電圧に検出抵抗による電圧降下の影響
がない。
(8) この回路のLSI化に際してプロセス的に困難
である大電流、低抵抗値、高精度の抵抗が不要
となる。
〔発明の効果〕
本発明によれば、簡単な回路により、出力ドラ
イバの出力短絡時の出力トランジスタの熱破壊を
防止することができる。また、異常出力電圧の検
出に当たつては、直接出力電圧を用いて行うか
ら、検出抵抗による電圧降下を利用する回路に比
較して、出力電圧の降下をもたらすような悪影響
が除かれる。
【図面の簡単な説明】
第１図は、本発明の一実施例としての出力ドラ
イバ回路を示す回路図、第２図Ａ，Ｂ，Ｃは、第
１図の回路において「Ｈ」出力時の出力短絡に対
する保護動作を示す図、第３図Ａ，Ｂ，Ｃは、第
１図の回路において出力短絡時に「Ｈ」出力を行
う場合の保護動作を示す図である。 （符号の説明） T01，T02：出力トランジス
タ、TS1，TS2，TI1，TI2：保護用トランジスタ。

Claims (1)

  1. 【特許請求の範囲】 １ 電源と接地の間に接続された第１および第２
    のMOSトランジスタを有し、該第１、２のMOS
    トランジスタのゲートに相補の信号が印加され、
    該第１および第２のMOSトランジスタの接続点
    を出力端とする出力回路と、 ゲートが前記電源側に接続されソースが前記出
    力端に接続された第３のMOSトランジスタと、
    該第３のMOSトランジスタのドレインと前記第
    １のMOSトランジスタのゲートとの間に接続さ
    れ前記第２のMOSトランジスタが導通するとき
    に非導通となる第４のMOSトランジスタとを有
    する制御回路を備えたことを特徴とする出力ドラ
    イバ回路。
JP56213408A 1981-12-29 1981-12-29 出力ドライバ回路 Granted JPS58116759A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP56213408A JPS58116759A (ja) 1981-12-29 1981-12-29 出力ドライバ回路
US06/454,167 US4543494A (en) 1981-12-29 1982-12-28 MOS type output driver circuit having a protective circuit
DE8282306983T DE3277279D1 (en) 1981-12-29 1982-12-30 Mos type output driver circuit
EP82306983A EP0083504B1 (en) 1981-12-29 1982-12-30 Mos type output driver circuit

Applications Claiming Priority (1)

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JP56213408A JPS58116759A (ja) 1981-12-29 1981-12-29 出力ドライバ回路

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Publication Number Publication Date
JPS58116759A JPS58116759A (ja) 1983-07-12
JPS6347285B2 true JPS6347285B2 (ja) 1988-09-21

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ID=16638727

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Country Status (4)

Country Link
US (1) US4543494A (ja)
EP (1) EP0083504B1 (ja)
JP (1) JPS58116759A (ja)
DE (1) DE3277279D1 (ja)

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