JPS6329419B2 - - Google Patents
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- JPS6329419B2 JPS6329419B2 JP53091336A JP9133678A JPS6329419B2 JP S6329419 B2 JPS6329419 B2 JP S6329419B2 JP 53091336 A JP53091336 A JP 53091336A JP 9133678 A JP9133678 A JP 9133678A JP S6329419 B2 JPS6329419 B2 JP S6329419B2
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- electrode
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Landscapes
- Bipolar Transistors (AREA)
- Junction Field-Effect Transistors (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明はバイポーラモード静電誘導トランジス
タの新規な構造に関し、特にチヤンネル長を短く
出来、しかもノーマリ・オフ型が容易な構造に関
する。
タの新規な構造に関し、特にチヤンネル長を短く
出来、しかもノーマリ・オフ型が容易な構造に関
する。
従来の電界効果トランジスタは、接合型、MIS
型のいずれにおいても、ドレイン電流がドレイン
電圧の増加に対して次第に飽和する飽和型の電
流・電圧特性を示す。
型のいずれにおいても、ドレイン電流がドレイン
電圧の増加に対して次第に飽和する飽和型の電
流・電圧特性を示す。
一方、ドレイン電流がドレイン電圧の増加と共
に増加し続ける静電誘導電界効果トランジスタ
（以後SITと称す）が発明され（特許第968336号
（特公昭52−6076号）「電界効果トランジスタ」、
特許第968337号（特公昭52−17720号）「電界効果
トランジスタ」）、SITは電界効果トランジスタ
（以後FETと称す）に対して大電力、高耐圧、大
電流、低歪、低雑音低消費電力、高速度動作等い
ずれの面においても優れており、その温度特性を
も含めて、従来のバイポーラトランジスタ、電界
効果トランジスタに比べて、優れた面の極めて多
いトランジスタである。個別素子として、又集積
回路用素子としてその優秀さは既に実証され、各
方面に新たな応用分野を切り開いている。
に増加し続ける静電誘導電界効果トランジスタ
（以後SITと称す）が発明され（特許第968336号
（特公昭52−6076号）「電界効果トランジスタ」、
特許第968337号（特公昭52−17720号）「電界効果
トランジスタ」）、SITは電界効果トランジスタ
（以後FETと称す）に対して大電力、高耐圧、大
電流、低歪、低雑音低消費電力、高速度動作等い
ずれの面においても優れており、その温度特性を
も含めて、従来のバイポーラトランジスタ、電界
効果トランジスタに比べて、優れた面の極めて多
いトランジスタである。個別素子として、又集積
回路用素子としてその優秀さは既に実証され、各
方面に新たな応用分野を切り開いている。
SITは高入力インピーダンスであることから次
段との直結が行なえ、しかも駆動電力を要しない
こと低出力インピーダンス、低雑音であることか
ら論理電圧振幅を非常に小さくできることのため
に、消費電力を十分小さくできて、かつ集積度を
きわめて高くできる。更に変換コンダクタンスが
大きいことから、次段の駆動能力が大きく、フア
ンアウト数を多く取れること、チヤンネルを高抵
抗領域とすることから各電極間容量が小さく、し
かも殆んど少数キヤリア蓄積効果を持たないこと
から高速の動作が行えるなどの特徴を有している
のでSITは特に集積回路に用いるのに適してい
る。SITは接合型ゲートでも可能であり、MOS
型ゲートでも可能であることは周知（特開昭48−
24682号公報参照）である。論理ゲートを構成す
るためにはゲートにバイアスを加えない状態で電
流の流れないノーマリ・オフ型SITが適してい
る。ノーマリ・オフ型SITはチヤンネル幅WGを
狭くし、チヤンネルの不純物密度を低くすること
によつて、ゲートに順方向電圧が加わつて始めて
電流が流れるという高速度スイツチング動作が可
能で、バイポーラ・モードSITとも呼ばれる。し
かしながら、pn接合を用いたバイポーラ・モー
ドSITはゲートを順バイアスをした時にわずかな
がら少数キヤリアの注入があり、この少数キヤリ
アの蓄積効果が高速動作を困難にしている。この
欠点を克服するのにはMOSゲートを用いたバイ
ポーラ・モードSITにすれば全く少数キヤリアの
無い、真の静電誘導効果によるSITが実現出来る
のであり、第１図にその例を示す。より高速動作
するためにはソース・ドレイン間距離lSDを短く
すれば良く、このためには第１図に示した縦型構
造MOS−SITが適している。第１図で、n+領域
１１，１３がそれぞれソース、ドレイン領域で、
ｐ領域３２がチヤンネル領域、１１′，１５はそ
れぞれソース電極、ゲート電極、１６は絶縁膜で
ある。超高速度のピコ秒程度のスイツチングのた
めにはソース・ドレイン間距離lSDは0.1ミクロン
程度にする必要があるが、ノーマリー・オフとす
るためにはｐ領域の不純物密度を高くし、ソー
ス・ドレイン間がドレイン電圧を印加しない状態
でパンチスルーしないようにする必要がある。前
述したlSDが0.1ミクロン程度の場合ｐ領域の不純
物密度は１×1018cm-3程度が必要であるが、この
時のデバイ長LDは0.004ミクロンである。MOS−
SITにはキヤリアが表面を流れる表面チヤンネル
型と、バルク中をキヤリアが流れる内部チヤンネ
ル型があるが、キヤリアの移動度は表面では小さ
いので、高速動作には内部チヤンネル型が良い
が、この場合第１図に示したWGは2LD程度すなわ
ち0.01ミクロン程度が要求される。この寸法は現
在のリソグラフイ技術では実現不可能である。縦
型構造の採用により、lSDはイオン注入法や、エ
ピタキシヤル成長法により容易に短く出来るのに
対し、平面寸法であるWGはリソグラフイーの制
約のためにサブミクロン以下は非常に困難であ
る。すなわち、縦型構造にしても短チヤンネル化
のためには横型構造の場合と同様に平面リソグラ
フイーの制約があるのである。
段との直結が行なえ、しかも駆動電力を要しない
こと低出力インピーダンス、低雑音であることか
ら論理電圧振幅を非常に小さくできることのため
に、消費電力を十分小さくできて、かつ集積度を
きわめて高くできる。更に変換コンダクタンスが
大きいことから、次段の駆動能力が大きく、フア
ンアウト数を多く取れること、チヤンネルを高抵
抗領域とすることから各電極間容量が小さく、し
かも殆んど少数キヤリア蓄積効果を持たないこと
から高速の動作が行えるなどの特徴を有している
のでSITは特に集積回路に用いるのに適してい
る。SITは接合型ゲートでも可能であり、MOS
型ゲートでも可能であることは周知（特開昭48−
24682号公報参照）である。論理ゲートを構成す
るためにはゲートにバイアスを加えない状態で電
流の流れないノーマリ・オフ型SITが適してい
る。ノーマリ・オフ型SITはチヤンネル幅WGを
狭くし、チヤンネルの不純物密度を低くすること
によつて、ゲートに順方向電圧が加わつて始めて
電流が流れるという高速度スイツチング動作が可
能で、バイポーラ・モードSITとも呼ばれる。し
かしながら、pn接合を用いたバイポーラ・モー
ドSITはゲートを順バイアスをした時にわずかな
がら少数キヤリアの注入があり、この少数キヤリ
アの蓄積効果が高速動作を困難にしている。この
欠点を克服するのにはMOSゲートを用いたバイ
ポーラ・モードSITにすれば全く少数キヤリアの
無い、真の静電誘導効果によるSITが実現出来る
のであり、第１図にその例を示す。より高速動作
するためにはソース・ドレイン間距離lSDを短く
すれば良く、このためには第１図に示した縦型構
造MOS−SITが適している。第１図で、n+領域
１１，１３がそれぞれソース、ドレイン領域で、
ｐ領域３２がチヤンネル領域、１１′，１５はそ
れぞれソース電極、ゲート電極、１６は絶縁膜で
ある。超高速度のピコ秒程度のスイツチングのた
めにはソース・ドレイン間距離lSDは0.1ミクロン
程度にする必要があるが、ノーマリー・オフとす
るためにはｐ領域の不純物密度を高くし、ソー
ス・ドレイン間がドレイン電圧を印加しない状態
でパンチスルーしないようにする必要がある。前
述したlSDが0.1ミクロン程度の場合ｐ領域の不純
物密度は１×1018cm-3程度が必要であるが、この
時のデバイ長LDは0.004ミクロンである。MOS−
SITにはキヤリアが表面を流れる表面チヤンネル
型と、バルク中をキヤリアが流れる内部チヤンネ
ル型があるが、キヤリアの移動度は表面では小さ
いので、高速動作には内部チヤンネル型が良い
が、この場合第１図に示したWGは2LD程度すなわ
ち0.01ミクロン程度が要求される。この寸法は現
在のリソグラフイ技術では実現不可能である。縦
型構造の採用により、lSDはイオン注入法や、エ
ピタキシヤル成長法により容易に短く出来るのに
対し、平面寸法であるWGはリソグラフイーの制
約のためにサブミクロン以下は非常に困難であ
る。すなわち、縦型構造にしても短チヤンネル化
のためには横型構造の場合と同様に平面リソグラ
フイーの制約があるのである。
ベース領域が殆んどパンチスルーしたバイポー
ラ型トランジスタは、殆んどSITと同様の動作を
する（特許第1217657号（特公昭58−53517号）
「半導体集積回路」、特許第1060320号（特公昭55
−50420号）「半導体集積回路」）。
ラ型トランジスタは、殆んどSITと同様の動作を
する（特許第1217657号（特公昭58−53517号）
「半導体集積回路」、特許第1060320号（特公昭55
−50420号）「半導体集積回路」）。
第２図で、n+領域１及び３はソース、ドレイ
ン、n-領域２はチヤンネルを形成し、ｐ領域６
は一部に突起部をもつ埋め込み領域、４はゲート
電極、１′，３′はそれぞれソース及びドレインの
オーミツク電極、５はSiO2、Si3N4及びAl2O3な
どの絶縁層もしくはこれらを複数個組み合せた複
合絶縁層である。各領域の不純物密度はそれぞ
れ、n+領域：1018〜1021cm-3程度、n-領域：1011
〜1016cm-3程度、ｐ領域：1015〜1020cm-3程度で
ある。ゲート電極４は、AlやMoなどの金属ある
いは低抵抗ポリシリコンなどである。
ン、n-領域２はチヤンネルを形成し、ｐ領域６
は一部に突起部をもつ埋め込み領域、４はゲート
電極、１′，３′はそれぞれソース及びドレインの
オーミツク電極、５はSiO2、Si3N4及びAl2O3な
どの絶縁層もしくはこれらを複数個組み合せた複
合絶縁層である。各領域の不純物密度はそれぞ
れ、n+領域：1018〜1021cm-3程度、n-領域：1011
〜1016cm-3程度、ｐ領域：1015〜1020cm-3程度で
ある。ゲート電極４は、AlやMoなどの金属ある
いは低抵抗ポリシリコンなどである。
ソース前面の電位障壁は、突起部をもつｐ領域
６とMISゲート電極４とによつて形成され制御さ
れる。ｐ領域６は、ｎ領域の中に埋込んで作り、
埋め込み領域はMISゲートに対する部分のみでも
よい。埋め込み領域の電位はフローテイングにす
る。
６とMISゲート電極４とによつて形成され制御さ
れる。ｐ領域６は、ｎ領域の中に埋込んで作り、
埋め込み領域はMISゲートに対する部分のみでも
よい。埋め込み領域の電位はフローテイングにす
る。
第２図は、ｐ領域６とMISゲートの間にチヤン
ネルを横断して薄いp-ベース領域が入つたバイ
ポーラ型構造の例である。p-領域２′はソースn+
領域１と離れている。p-ベース領域２′は拡散電
位だけで殆んどピンチオフし、パンチスルーした
状態になつてる。第２図でｐ基板の突起部はソー
スn+領域から分離して設けられているが、殆ん
どあるいは完全に接触していてもよい。しかしな
がら第２図の構造は平面リソグラフイーの制約の
為に製造は容易ではない。
ネルを横断して薄いp-ベース領域が入つたバイ
ポーラ型構造の例である。p-領域２′はソースn+
領域１と離れている。p-ベース領域２′は拡散電
位だけで殆んどピンチオフし、パンチスルーした
状態になつてる。第２図でｐ基板の突起部はソー
スn+領域から分離して設けられているが、殆ん
どあるいは完全に接触していてもよい。しかしな
がら第２図の構造は平面リソグラフイーの制約の
為に製造は容易ではない。
本発明の目的はチヤンネル長を容易に短く出来
る、新たな構造のバイポーラモードSITを提供す
ることにある。
る、新たな構造のバイポーラモードSITを提供す
ることにある。
以下図面を参照して本発明を詳細に説明する。
第３図は、p-ベース領域１２′およびチヤンネ
ルの一部がp+領域１４によりかこまれ、残りの
部分がMISゲート電極１５でかこまれた、縦型構
造の例である。３５がゲート絶縁膜である。１
１，１２，１３，１４，１４′，１５，１６がそ
れぞれ、ソース、チヤンネル、ドレイン、第１ゲ
ート領域、第１ゲート電極、第２ゲート電極、絶
縁層でありn+領域１１とのn+p-接合の拡散電位
によつてほとんど空乏化しているp-ベース領域
１２′中に電位障壁が形成されいてる。各領域の
不純物密度は第２図と殆んど同様である。第３
図、第４図は、切り込んだ部分にゲートを設けた
例であり、p-ベース領域およびチヤンネルがp+
領域１４もしくは２４とMISゲート電極１５もし
くは２５によりかこまれている。１１′がソース
電極、１３′がドレイン電極である。第４図はn+
基板２１がソース、n+領域２３がドレインにな
る倒立型SITの例である。２２，２６はn-チヤン
ネル領域、絶縁層を、４５はゲート絶縁膜を示
す。２１′がソース電極、２３′がドレイン電極で
ある。ソース、ゲート間容量を増加させずに直列
抵抗rSを減少させ、変換コンダクタンスを大きく
するため、ソースに突起部を設けてもよい（特許
第1083882号（特公昭56−26148号）「電界効果ト
ランジスタ」）。薄いベース層が拡散電位だけで殆
んどもしくは完全にパンチスルーしたバイポーラ
トランジスタの構造例として説明するならば、第
３図ではn+領域１１がエミツタ、１３がコレク
タに対応する。第４図では、n+領域２１がエミ
ツタ、２３がコレクタに対応する。p-ベース領
域中に生じる電位障壁は、p+ゲート領域とMIS
ゲート電極により制御される。バイポーラトラン
ジスタと異なる点はベースに電流を流して電位障
壁を制御するのでは無く、容量結合で電位障壁を
制御する点である。第３図、第４図においては第
１図のチヤンネル幅WGに対応するWG′はp+領域
１４，２４の横方向からの拡散深さによつて制御
すれば良く、0.1ミクロン程度以下の寸法は、容
易に実現出来る。平面リソグラフイーの制約を受
けずに、チヤンネル幅を狭く出来るので、lSDす
なわち、チヤンネル長も容易に短く出来、WG′＜
lSDと出来るので短チヤンネル化に好適な構造で
ある。第３，４図は、ｎチヤンネルの例のみ示し
たが、導電型をまつたく反転したｐチヤンネルで
もまつたく同様に動作する。また、構造もこうし
た例に限るわけではなく、各種の変形した構造が
あり得るのである。
ルの一部がp+領域１４によりかこまれ、残りの
部分がMISゲート電極１５でかこまれた、縦型構
造の例である。３５がゲート絶縁膜である。１
１，１２，１３，１４，１４′，１５，１６がそ
れぞれ、ソース、チヤンネル、ドレイン、第１ゲ
ート領域、第１ゲート電極、第２ゲート電極、絶
縁層でありn+領域１１とのn+p-接合の拡散電位
によつてほとんど空乏化しているp-ベース領域
１２′中に電位障壁が形成されいてる。各領域の
不純物密度は第２図と殆んど同様である。第３
図、第４図は、切り込んだ部分にゲートを設けた
例であり、p-ベース領域およびチヤンネルがp+
領域１４もしくは２４とMISゲート電極１５もし
くは２５によりかこまれている。１１′がソース
電極、１３′がドレイン電極である。第４図はn+
基板２１がソース、n+領域２３がドレインにな
る倒立型SITの例である。２２，２６はn-チヤン
ネル領域、絶縁層を、４５はゲート絶縁膜を示
す。２１′がソース電極、２３′がドレイン電極で
ある。ソース、ゲート間容量を増加させずに直列
抵抗rSを減少させ、変換コンダクタンスを大きく
するため、ソースに突起部を設けてもよい（特許
第1083882号（特公昭56−26148号）「電界効果ト
ランジスタ」）。薄いベース層が拡散電位だけで殆
んどもしくは完全にパンチスルーしたバイポーラ
トランジスタの構造例として説明するならば、第
３図ではn+領域１１がエミツタ、１３がコレク
タに対応する。第４図では、n+領域２１がエミ
ツタ、２３がコレクタに対応する。p-ベース領
域中に生じる電位障壁は、p+ゲート領域とMIS
ゲート電極により制御される。バイポーラトラン
ジスタと異なる点はベースに電流を流して電位障
壁を制御するのでは無く、容量結合で電位障壁を
制御する点である。第３図、第４図においては第
１図のチヤンネル幅WGに対応するWG′はp+領域
１４，２４の横方向からの拡散深さによつて制御
すれば良く、0.1ミクロン程度以下の寸法は、容
易に実現出来る。平面リソグラフイーの制約を受
けずに、チヤンネル幅を狭く出来るので、lSDす
なわち、チヤンネル長も容易に短く出来、WG′＜
lSDと出来るので短チヤンネル化に好適な構造で
ある。第３，４図は、ｎチヤンネルの例のみ示し
たが、導電型をまつたく反転したｐチヤンネルで
もまつたく同様に動作する。また、構造もこうし
た例に限るわけではなく、各種の変形した構造が
あり得るのである。
以上に述べたトランジスタはバイポーラモード
SITもしくはパンチスルーしかかつたバイポーラ
型トランジスタの長所を保ちつつ、短チヤンネル
化が容易でさらにゲートからの過度の少数キヤリ
ア注入が防止される等の利点を有する。即ち、従
来のバイポーラ型トランジスタやバイポーラモー
ドSITはMIS型FETやMIS型SITに比し10倍以上
の高Gnを有しているが、少数キヤリアの注入と
いう欠点があつた。一方MIS型FETやMIS型SIT
はバイポーラ型トランジスタやバイポーラモード
SITに比し、Gnが小さいが、少数キヤリア注入
による蓄積効果が無い利点があつた。本願発明は
両者の利点を合せ待ち、少数キヤリアの蓄積を無
くして高Gnのトランジスタが実現できる。即ち、
バイポーラモードSITのゲート電圧もしくはパン
チスルーしかかつたバイポーラ型トランジスタの
ベース電圧をゼロ電位近傍のpn接合のオン電圧
以下に設定しておき、MISゲートによりゲートポ
テンシヤルもしくはベースポテンシヤルを制御し
てやれば、少数キヤリア注入無しで、高Gnのト
ランジスタが実現できるわけである。接合ゲート
側はフローテイングでも良い。従つてこれらのト
ランジスタを集積回路装置に用いると低電力、高
速度動作の実現に有効である。集積回路装置とし
ては今までに提案されているバイポーラモード
SITないしはパンチスルーしかかつたバイポーラ
型トランジスタを含む論理回路装置、メモリ装置
等に適用できる。
SITもしくはパンチスルーしかかつたバイポーラ
型トランジスタの長所を保ちつつ、短チヤンネル
化が容易でさらにゲートからの過度の少数キヤリ
ア注入が防止される等の利点を有する。即ち、従
来のバイポーラ型トランジスタやバイポーラモー
ドSITはMIS型FETやMIS型SITに比し10倍以上
の高Gnを有しているが、少数キヤリアの注入と
いう欠点があつた。一方MIS型FETやMIS型SIT
はバイポーラ型トランジスタやバイポーラモード
SITに比し、Gnが小さいが、少数キヤリア注入
による蓄積効果が無い利点があつた。本願発明は
両者の利点を合せ待ち、少数キヤリアの蓄積を無
くして高Gnのトランジスタが実現できる。即ち、
バイポーラモードSITのゲート電圧もしくはパン
チスルーしかかつたバイポーラ型トランジスタの
ベース電圧をゼロ電位近傍のpn接合のオン電圧
以下に設定しておき、MISゲートによりゲートポ
テンシヤルもしくはベースポテンシヤルを制御し
てやれば、少数キヤリア注入無しで、高Gnのト
ランジスタが実現できるわけである。接合ゲート
側はフローテイングでも良い。従つてこれらのト
ランジスタを集積回路装置に用いると低電力、高
速度動作の実現に有効である。集積回路装置とし
ては今までに提案されているバイポーラモード
SITないしはパンチスルーしかかつたバイポーラ
型トランジスタを含む論理回路装置、メモリ装置
等に適用できる。
本発明の半導体装置は、従来公知の結晶成長技
術（選択成長）、拡散技術（選択拡散）、エツチン
グ技術（ケミカル及びドライ、選択エツチング）、
微細加工技術、イオン注入技術など用いれば製造
できる。
術（選択成長）、拡散技術（選択拡散）、エツチン
グ技術（ケミカル及びドライ、選択エツチング）、
微細加工技術、イオン注入技術など用いれば製造
できる。
接合型及びMISゲートを同一チヤンネルに対し
て有する本発明のバイポーラモードSITは、ソー
ス・ドレイン間距離0.5ミクロン以下の短チヤン
ネル化が容易で電極間容量が小さくて変換コンダ
クタンスが大きく少数キヤリア蓄積効果が少ない
などのSITの特徴を一層顕著にし、集積回路構成
を容易にする。また、MISゲートSITの観点から
見れば、MISゲートを順バイアスで接合ゲートを
逆バイアスの動作も可能で、このような動作にす
れば、ノーマリオフの特性を得るのに従来のMIS
ゲートSITもしくはMISゲートFETのようにチヤ
ンネルの不純物密度を高くしなくても、pn接合
ゲートのバイアスでノーマリオフに出来る。従つ
て、チヤンネルの不純物密度は低いままで良く、
この結果移動度が大きく、より高速動作可能とな
るわけである。この効果は特にサブミクロン長以
下の短チヤンネルMISゲートSITの時有効であ
る。表面からの切り込みを設け、切り込み部分に
ゲートを形成しているので対向する電極が無く、
電極間容量が非常に減少している。特にこの切り
込みゲート構造で、チヤンネル長１ミクロン以下
のMISゲートトランジスタを製造する場合、第１
図に例示したゲート間隔WGは光の波長と同程度
の0.7ミクロン以下にする必要があるが、このよ
うな寸法を現在のフオトリソグラフイー技術によ
り制御するのは非常に困難である。本願発明では
p+拡散層１４の拡散深さの制御によりフオトリ
ソグラフイー技術上の制約を受けずに0.7ミクロ
ン以下の寸法は容易に実現出来、ゲート間隔0.1
ミクロン以下も可能である。即ち、本願発明は三
次元構造の短チヤンネルトランジスタの製造を容
易にし、超高周波動作および集積化に適し、工業
的に非常に大きな意味を待つ。
て有する本発明のバイポーラモードSITは、ソー
ス・ドレイン間距離0.5ミクロン以下の短チヤン
ネル化が容易で電極間容量が小さくて変換コンダ
クタンスが大きく少数キヤリア蓄積効果が少ない
などのSITの特徴を一層顕著にし、集積回路構成
を容易にする。また、MISゲートSITの観点から
見れば、MISゲートを順バイアスで接合ゲートを
逆バイアスの動作も可能で、このような動作にす
れば、ノーマリオフの特性を得るのに従来のMIS
ゲートSITもしくはMISゲートFETのようにチヤ
ンネルの不純物密度を高くしなくても、pn接合
ゲートのバイアスでノーマリオフに出来る。従つ
て、チヤンネルの不純物密度は低いままで良く、
この結果移動度が大きく、より高速動作可能とな
るわけである。この効果は特にサブミクロン長以
下の短チヤンネルMISゲートSITの時有効であ
る。表面からの切り込みを設け、切り込み部分に
ゲートを形成しているので対向する電極が無く、
電極間容量が非常に減少している。特にこの切り
込みゲート構造で、チヤンネル長１ミクロン以下
のMISゲートトランジスタを製造する場合、第１
図に例示したゲート間隔WGは光の波長と同程度
の0.7ミクロン以下にする必要があるが、このよ
うな寸法を現在のフオトリソグラフイー技術によ
り制御するのは非常に困難である。本願発明では
p+拡散層１４の拡散深さの制御によりフオトリ
ソグラフイー技術上の制約を受けずに0.7ミクロ
ン以下の寸法は容易に実現出来、ゲート間隔0.1
ミクロン以下も可能である。即ち、本願発明は三
次元構造の短チヤンネルトランジスタの製造を容
易にし、超高周波動作および集積化に適し、工業
的に非常に大きな意味を待つ。
第１図は縦型構造の従来のMOS−SIT、第２
図は横型構造のSITの参考図、第３図および第４
図は本発明の実施例によるトランジスタの断面図
である。
図は横型構造のSITの参考図、第３図および第４
図は本発明の実施例によるトランジスタの断面図
である。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型高不純物密度のドレイン領域１３
と、前記ドレイン領域の上部に形成され、前記ド
レイン領域とは反対側の表面の一部に凸部を有す
る第１導電型低不純物密度のチヤンネル領域１２
と、前記チヤンネル領域の上部に前記凸部を延長
するように形成された第２導電型のベース領域１
２′と、前記ベース領域の上部に形成された第１
導電型高不純物密度のソース領域１１と、前記ベ
ース領域に隣接して前記凸部の側壁に形成された
第２導電型高不純物密度の第１ゲート領域１４
と、前記ベース領域の前記第１ゲート領域と対向
する側壁に形成されたゲート絶縁膜３５と、前記
ドレイン領域、ソース領域、第１ゲート領域、ゲ
ート絶縁膜とにそれぞれ隣接して形成されたドレ
イン電極１３′、ソース電極１１′、第１ゲート電
極１４′、第２ゲート電極１５とで構成され、前
記ベース領域が、その上下の領域とで形成される
pn接合の拡散電位による空乏層により、電位障
壁が極くわずか前記ベース領域中に残る程度にほ
とんどパンチスルーしかけており、前記第２ゲー
ト電極に印加する電圧および前記ドレイン電極に
印加する電圧とによつて前記電位障壁の高さを容
量結合によつて変化させることにより、前記ソー
ス領域と前記ドレイン領域との間を流れる電流を
制御し、前記第１ゲート領域と前記ゲート絶縁膜
との間の距離WG′が、前記ドレイン領域と前記ソ
ース領域との間の距離よりも短く、前記第１ゲー
ト電極に印加する電圧をpn接合の立ち上り電圧
以下のほぼゼロ電位に固定、もしくは前記第１ゲ
ート領域をフローテイングにし、ゲート電圧に対
しても、ドレイン電圧に対しても指数関数則で示
される不飽和型ドレイン電流特性を示すことを特
徴とする半導体装置。 ２ 第１導電型高不純物密度のソース領域２１
と、前記ソース領域の表面の一部に凸部を形成す
るように隣接して配置された第２導電型のベース
領域２２′と、前記ベース領域の上部に前記凸部
を延長するように形成された第１導電型低不純物
密度のチヤンネル領域２２と、前記チヤンネル領
域の上部に形成された第１導電型高不純物密度の
ドレイン領域２３と、前記ベース領域に隣接し、
前記凸部側壁の一部に形成された第２導電型高不
純物密度の第１ゲート領域２４と、前記凸部の前
記第１ゲート領域と対向する位置の側壁の少なく
共一部に形成されたゲート絶縁膜４５と、前記ソ
ース領域、ドレイン領域、第１ゲート領域、ゲー
ト絶縁膜とにそれぞれ隣接して形成されたソース
電極２１′、ドレイン電極２３′、第１ゲート電極
２４′、第２ゲート電極２５とで構成され、前記
ベース領域が、その上下の領域とで形成される
pn接合の拡散電位による空乏層により、電位障
壁が極くわずか前記ベース領域中に残る程度にほ
とんどパンチスルーしかけており、前記第２ゲー
ト電極に印加する電圧および前記ドレイン電極に
印加する電圧とによつて、前記電位障壁の高さを
容量結合によつて変化することにより、前記ソー
ス領域と前記ドレイン領域との間を流れる電流を
制御し、前記第１ゲート領域と、前記ゲート絶縁
膜との間の距離WG′が、前記ドレイン領域と前記
ソース領域との間の距離よりも短く、前記第１ゲ
ート電極に印加する電圧をpn接合の拡散電位以
下のほぼゼロ電位に固定もしくは前記第１ゲート
領域をフローテイングにし、ゲート電圧およびド
レイン電圧に対して指数関数則で示される不飽和
型ドレイン電流特性を示すことを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9133678A JPS5452479A (en) | 1978-07-25 | 1978-07-25 | Semiconductor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9133678A JPS5452479A (en) | 1978-07-25 | 1978-07-25 | Semiconductor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5452479A JPS5452479A (en) | 1979-04-25 |
| JPS6329419B2 true JPS6329419B2 (ja) | 1988-06-14 |
Family
ID=14023583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9133678A Granted JPS5452479A (en) | 1978-07-25 | 1978-07-25 | Semiconductor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5452479A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55166956A (en) * | 1979-06-15 | 1980-12-26 | Semiconductor Res Found | Semiconductor device |
| JPS5674962A (en) * | 1979-11-21 | 1981-06-20 | Semiconductor Res Found | Semiconductor device |
-
1978
- 1978-07-25 JP JP9133678A patent/JPS5452479A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5452479A (en) | 1979-04-25 |
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