JP2921930B2

JP2921930B2 - 電界効果トランジスタ、その製造方法およびこれを用いた半導体集積回路

Info

Publication number: JP2921930B2
Application number: JP2163737A
Authority: JP
Inventors: 俊幸寺田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-06-21
Filing date: 1990-06-21
Publication date: 1999-07-19
Anticipated expiration: 2014-07-19
Also published as: JPH0456139A

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明は、電界効果トランジスタ、これを用いた半導
体集積回路およびこの製造方法に係り、特に、動作層と
して砒化ガリウム層（GaAs）などのIII−Ｖ化合物半導
体あるいはシリコン（Si）を用いた電界効果トランジス
タに関する。

（従来の技術）半絶縁性のGaAs基板を用いたショットキー接合ゲート
型電界効果トランジスタ（以下MESFET）は、GaAsのもつ
高い電子移動度のために、シリコン基板を用いた集積回
路では得られない超高速動作を可能とするGaAs IC,LSI
の基本素子として注目されている。

このようなGaAs電界効果トランジスタの高性能化に
は、次の４つの項目が必要となってくる。

ゲート長を短縮することによりゲート容量Cgを低減す
ると同時に電流駆動力Gmを向上させる。

入力であるゲートと出力となるドレインとの間の帰還
容量Cgdを低減する。

ゲート・ソース間の直列抵抗Rsを低減する。

ゲート・ドレイン間の耐圧を確保する。

さて、現在のGaAs IC/LSI用の基本素子としては、製
造工程の簡便さおよび高性能化の観点から、第８図
（ａ）に示すようなセルフアライン構造がごく一般的に
用いられている。

すなわち、第８図（ａ）に示すように、半絶縁性のGa
As基板１内にｎ型動作層２が形成され、この上層に高融
点金属からなるゲート電極３が形成され、このゲート電
極３に自己整合的にソースドレインを構成する高濃度の
n⁺層5a,5bが形成されている。

このような構造においては、n⁺層5a,5bがゲートに近
接して（あるいは接して）形成されているため、Rsが低
減され、電流駆動能力が増大する。

しかしながら、逆にゲートドレイン間に関しても、同
様にゲートと高濃度のn⁺が近接するため、ゲートドレイ
ン間の容量Cgdが増大すると同時に、ゲートの逆方向耐
圧が低下するといった問題があった。さらにこの構造で
ゲート長さが短縮されると、高濃度で深いn⁺層の間隔も
同時に狭くなるため、半絶縁性基板１を通してn⁺層5a,5
b間にリーク電流が流れるようになり、いわゆる短チャ
ネル効果が生じる。

このような問題を解決するため、第８図（ｂ）に示す
ようないわゆるLDD（Lightly Doped Drain）構造が提案
されている。

これは、ゲート電極３に自己整合的に、中間的濃度の
ｎ型層4a,4bを形成しておき、さらにゲート電極３に側
壁６を形成した後、これをマスクとして深く高濃度のn⁺
層5a,5bを形成するものである。

この構造においては、深い高濃度のn⁺層5a,5bの間隔
がゲート長さよりも側壁幅分だけ拡がることにより短チ
ャネル効果が抑制されると同時に、中間的濃度層である
ｎ型層4a,4bの存在により、ソース抵抗Rsの増大も抑え
ることができる。

しかしこの構造においても、中間濃度層のｎ型層4a,4
bの濃度は動作層２の２〜10倍と大きいため、ゲート・
ドレイン間の容量は増大してしまう。また、Rsをさらに
低減しようとして中間濃度層4a,4bの濃度を増すと、ゲ
ートドレイン間容量が増大してしまうと同時に、ゲート
ドレイン間耐圧も低下してしまうという問題があり、こ
れらのパラメータ間での最適化を行わねばならず、デバ
イス設計の自由度が小さいという問題があった。

また、ゲートソース間抵抗を低減しつつ、ゲートドレ
イン間容量を低減するとともに、ゲートドレイン間耐圧
を向上するという観点から、第８図（ｃ）に示す非対称
リセス構造が、マイクロ波用や電力用の単体FETで用い
られている。これはｎ型層をあらかじめ厚く形成してお
き、動作層となる部分をエッチングして段差を設け、そ
のソース側よりにゲート電極を形成するものである。し
かしながら、動作層をエッチングしてFETのしきい値電
圧Vthを調整するという工程は均一性、再現性に乏し
く、特に大規模LSIのように数万個以上のトランジスタ
を１つのチップ上に形成し、かつその中でのVthの均一
性が厳しく要求される場合には用いることは不可能であ
る。

そこで、セルフアライン型でこのような非対称構造を
実現した例が最近報告されている（M.Muraguchi et al.
1986 SSDM c−７−1 pp379−382 Solid−State Device
and Materials）。

しかしながら、この方法では、イオン注入時の注入角
度によるシャドウイング効果を利用するため、ウェハ上
でのソースドレインの方向が決められてしまう。このた
め設計の自由度が大幅に損なわれると同時に、多数のFE
Tを集積化するLSIではチップサイズが極めて大きくなっ
てしまい、歩留まりの低下、生産性の低下につながると
いう問題があった。

（発明が解決しようとする課題）このように、従来のGaAs FETでは、性能を決定する要
因、すなわち、ゲート長短縮に伴うゲート容量Cgの低減、電流駆動力
Gmの向上。

ゲートドレイン帰還容量Cgdの低減。

ゲート・ソース間直列抵抗Rsの低減。

ゲート・ドレイン間の耐圧の向上。

の４項目を満たし、なおかつ大規模集積回路に適用可能
な、簡便性、均一性、再現性を兼ね備えたFET構造を実
現することは極めて困難であった。

これらのうち、ゲートドレイン帰還容量Cgdの低減
については、特にSLCF（Schottky diode level shiftor
capasitorc couppled FET logic）回路やDCFL（Direct
couppled FET logic）回路など、第１の電界効果トラ
ンジスタと第２電界効果トランジスタとを直接接続し
て、前記第１のトランジスタをインバータのスイッチン
グ素子に用いた集積回路において、動作速度を決定する
重要な因子になっている。

本発明は、前記実情に鑑みてなされたもので、上記４
項目を満たし、高性能のMESFETを提供することを目的と
する。

〔発明の構成〕

（課題を解決するための手段）そこで本発明の第１では、ソース側領域には、ゲート
電極に自己整合的に中間的不純物濃度を持つｎ型層が形
成されるとともにさらにゲート電極端部から所定の間隔
をおいた位置に、深く高不純物濃度のn⁺層が形成されて
おり、ゲート電極直下の動作層とドレインn⁺層との間は
動作層と同一の不純物濃度および深さの導電層により接
続されている。

すなわち、ゲート電極から所定の間隔を隔てて高不純
物濃度半導体のソース・ドレイン領域が形成されるとと
もに、動作層とソース領域との間に不純物濃度が動作層
よりも高く、ソース領域よりも低い中間濃度層が形成さ
れ、一方、ドレイン領域は動作層に直接接続して形成さ
れている。

また本発明の第２では、本発明の第１のトランジスタ
を用いて、SLCF回路やDCFL回路など、第１の電界効果ト
ランジスタと第２電力効果トランジスタとを直接接続し
て、前記第１の発明のトランジスタをスイッチング素子
に用いて集積回路を構成するようにしている。

製造に際しては、従来のLDD構造のFETの工程中におい
て中間濃度層をイオン注入する際に、ゲート電極の両側
のソース・ドレイン領域に相当する領域のうち少なくと
もソース領域から前記動作層上にわたって開孔したマス
ク材を形成した後にイオン注入を行う。

また、マスクを形成した後、ゲート電極のソース側の
みの側壁を除去し、マスク材を除去後中間濃度層のイオ
ン注入を行う。

（作用）従来のLDD構造のFETでは、ゲートに自己整合的に形成
されつ中間濃度層の濃度および深さは、ゲート・ソース
間の寄生抵抗と、ゲート・ドレイン間の逆方向耐圧とい
う相反するパラメータ間の最適化を必要としていたが、
中間濃度層はソース側のみに形成されているため、濃度
深さ等の設計の際にドレイン耐圧を考慮する必要がな
く、設計に自由度が拡がり、結果としてゲート・ソース
間抵抗Rsをより小さくすることができる。

また、従来のLDD構造の場合に比べ、ドレイン側の中
間濃度層がないため、ゲート長を短縮することができゲ
ート容量Cgを低減すると同時に電流駆動力Gmを向上させ
ることが可能となる。

また、このトランジスタは、ゲート・ドレイン間の容
量が特に重大な因子となるSLCF回路やDCFL回路など、第
１の電界効果トランジスタと第２電界効果トランジスタ
とを直接接続して、この第１のトランジスタをインバー
タのスイッチング素子に用いて集積回路を形成する際に
有効である。すなわちゲートドレイン間容量は、このDC
FL回路のスイッチングFETの場合、入力−出力間の帰還
容量として働く。このため、これを低減することはゲー
トソース間のそれに比べ高速動作性に対しては２倍程度
の寄与がありその効果は極めて大きいものとなる。

また、製造に際しては、従来のLDD構造のFETの工程中
において中間濃度層をイオン注入する際に、ゲート電極
上にパターンエッジを有しドレイン側をイオン注入から
保護するマスク材を形成する工程を付加するのみでよ
く、極めて容易に制御性よく形成することができる。

また、これにより、0.2μｍ程度のゲート長のFETまで
実現可能である。

（実施例）以下、本発明の実施例について図面を参照しつつ詳細
に説明する、実施例１第１図は、本発明実施例のGaAs MESFETの断面構造図
である。

このGaAs MESFETは、ゲート電極３のソース側領域
に、自己整合的に中間的濃度を持つ深さ0.2μｍ、濃度
７×10¹⁷cm^-3のｎ型層４が形成されるとともにさらにゲ
ート電極端部から距離d1だけ離れた位置に高濃度で深い
（深さ0.3μｍ、濃度２×10¹⁸cm^-3）のn⁺層5aが形成さ
れており、一方ドレイン側は、ゲート電極端からd1とほ
ぼ等しい距離d2（d1〜d2）だけ離れた位置にn⁺ソース領
域と同じ深さおよび濃度のn⁺型ドレイン領域5bが形成さ
れており、ゲート電極直下の動作層２とこのn⁺型ドレイ
ン領域5bの間はn^-型動作層が延長されて電気的に接続さ
れている。

このFETは高濃度で深いn⁺層であるソースドレイン領
域5a,5b間がゲート長さl_gに加えd1＋d2だけ離れて形成
されるため、半絶縁性基板を通してソースドレイン領域
5a,5b間を流れるリーク電流が低減される。このためゲ
ート長の短縮が可能となり、ゲート容量Cgが低減される
と共に、電流駆動力g_mが向上する。

また、ゲート電極３とソース領域5aの間に中間濃度層
４が存在するため、ソース抵抗Rsが低減され、電流駆動
力g_mが向上する。

ゲート電極のドレイン端に注目すると、ソース端は動
作層２に比べて高濃度の中間濃度層４に接しているのに
対し、ドレイン端では中間濃度層４が存在せず、比較的
低濃度の動作層２に接しているのみである。このため、
中間濃度層４が存在する場合に比べてゲート電極のドレ
イン端の不純物濃度が大幅に低減されていることにな
り、その結果ゲートドレイン間の接合容量が大幅に低減
される。このゲートドレイン間容量は、このDCFL回路の
スイッチングFETの場合、入力−出力間の帰還容量とし
て働くため、これを低減することはゲートソース間のそ
れに比べ高速動作性に対しては２倍程度の寄与がありそ
の効果は大である。

さらにゲート電極のドレイン端の不純物濃度が大幅に
低減されている結果、ゲートドレイン間のショットキ逆
方向特性、特にブレークダウン電圧が大幅に向上すると
いう効果がある。

また、従来のLDD構造では中間濃度層の深さや濃度の
設定がソース側の直列抵抗Rsとドレイン側のゲート逆方
向対圧の両者を考慮して決定されなければならなかった
ため、自由度が小さかったのに対し、本発明の構造で
は、ドレイン側のゲート耐圧を考慮する必要がなく、設
計の自由度が大きいという利点もある。すなわち、この
例では、短チャネル効果を増長しない範囲で中間濃度層
４を深く高濃度に設定することができ、結果としてソー
ス抵抗を低減することができる。

次にこのGaAs FETの製造工程について説明する。

まず、第２図（ａ）に示すように、半絶縁性のGaAs基
板１の表面に、選択的イオン注入法によりFETの動作層
となるn^-型層２を形成したのち、窒化タングステン（W
N）からなるゲート金属を膜厚5000Åとなるように堆積
し、エッチング加工することによりゲート電極３を形成
する。このときn^-型層のイオン注入条件は、例えばしき
い値電圧（Vth）が０〜＋0.1V程度のノーマリオフ型のF
ETを得たい場合には、Si⁺イオンを加速電圧50keV、ドー
ズ量1.3×10¹²/cm²程度に設定する。

また、例えばVthが−0.6V程度のFETを得たい場合に
は、ドース量を2.5×10¹²/cm²程度に設定する。なお、
ここでゲート長は0.8μｍとした。

続いて、第２図（ｂ）に示すように、ソース領域に相
当する部分のみに開口を有するレジストパターン８を形
成し、これをマスクとして例えば50KeV,1×10¹³cm^-2の
条件でSi⁺イオンをイオン注入することにより、中間濃
度層４を形成する。ここでFETのドレインとなる領域を
フォトレジストでマスクしてイオン注入を行う訳である
が、レジストパターン８のエッジがゲート電極３の上部
に形成されていば良く、プロセスのばらつきを気にする
ことなく適用することができる。また、現状一般的に使
用されている縮小投影露光装置の位置合わせ精度が±0.
2μｍ程度であるため、ゲート長さが0.4〜0.5μｍ程度
までは、精度良く形成することが可能となる。

次に、第２図（ｃ）に示すように、レジストパターン
８を除去し、プラズマCVD法など段差被覆性に優れた方
法で酸化シリコン膜を膜厚0.4μｍ程度堆積した後、反
応性イオンエッチング（RIE）等の異方性エッチングに
より垂直方向に膜厚相当分だけエッチングすることによ
り、ゲート電極の側壁にのみ酸化シリコン膜７を残置さ
せる。このとき側壁に残置する酸化シリコン膜７の幅は
堆積膜厚で決まるが、ここでは約0.3μｍであった。

続いて、第２図（ｄ）に示すように、レジストパター
ン９を形成し、これをマスクとして例えば120KeV,3×10
¹³cm^-2の条件でSi⁺イオンをイオン注入することによ
り、ソース領域5aおよびドレイン領域5bを形成する。

そして、第２図（ｅ）に示すようにレジストパターン
９を除去した後、イオン注入層活性化のためのアニール
を行い（800〜900℃）、最後にAuGe合金からなるソース
電極6aおよびドレイン電極6bを形成して本発明実施例の
FETが完成する。

この方法によれば、中間濃度層４を有するソース領域
と中間濃度層４を有さないドレイン領域とを、中間濃度
層を形成する際のマスクパターンのみで決定できるた
め、斜めイオン注入法を用いた場合に生じるソースドレ
インの方向が一義的に決定されるというような不都合は
ない。

従って、例えばソースとドレインの方向あるいはゲー
トの角度等がランダムに存在する場合にも容易に適用可
能であり、設計の自由度を制限したりチップサイズの増
大をまねいたりすることがないため高集積化が容易とな
る。

また、従来のLDD構造を実現するための工程に１回の
フォトレジストパターンを形成する工程を追加するのみ
で可能であり、製造コストの増大を避けることができ
る。

加えて、この方法では、従来のセルフアライン型FET
あるいはLDD型FETと同様、例えばイオン注入とアニール
のみで形成でき、動作層をエッチングするというような
工程を必要としないため、FET特性の均一性および再現
性を容易に得ることができ、高集積化が容易である。

実施例２次に本発明の第２の実施例としてGaAs MESFETの他の
製造方法について説明する。

半絶縁性のGaAs基板１の表面に、選択的イオン注入法
によりFETの動作層となるn^-型層２を形成したのち、窒
化タングステン（WN）からなるゲート金属を膜厚5000Å
となるように堆積し、エッチング加工することによりゲ
ート電極３を形成する工程までは実施例１で第２図
（ａ）に示した工程と同様である（第３図（ａ））。

続いて、第３図（ｂ）に示すように、プラズマCVD法
など段差被覆性に優れた方法で酸化シリコン膜７を膜厚
0.6μｍ程度堆積した後、ソースドレイン領域の外側端
に相当する部分を外縁とする開口を有するレジストパタ
ーン８を形成する。

この後第３図（ｃ）に示すように、反応性イオンエッ
チング（RIE）等の異方性エッチングにより垂直方向に
膜厚相当分だけエッチングすることにより、レジストパ
ターン８の下およびゲート電極の側壁にのみ酸化シリコ
ン膜７を残置させ、ソースドレイン領域に相当する部分
の酸化シリコン膜９を除去し、これをマスクとして例え
ば100KeV,5×10¹³cm^-2の条件でSi⁺イオンをイオン注入
することにより、高濃度のソース領域5aおよびドレイン
領域5bを形成する。

そしてさらに第３図（ｄ）に示すように、レジストパ
ターン８を除去し、ソース側のみ開口を有するレジスト
パターン９を形成し、これをマスクとしてソース側の側
壁絶縁膜７をエッチング除去した後、例えば50KeV,1×1
0¹³cm^-2の条件でSi⁺イオンをイオン注入することによ
り、中間濃度層４を形成する。ここでFETのドレイン領
域をフォトレジストでマスクしてイオン注入を行う訳で
あるが、レジストパターン９のエッジがゲート電極３に
かかっていればよく、またソース側に形成されるレジス
トパターンはソース領域の外側にある酸化シリコン膜７
を覆うように形成するのが望ましい。かりにソース領域
の外側にある酸化シリコン膜７が露呈していると、側壁
絶縁膜のエッチングに際し、この部分の酸化シリコン膜
もエッチングされてしまい、中間濃度層のイオン注入に
際し、ソース領域が拡がってしまい、隣接する素子との
分離特性等に悪影響を及ぼす可能性があるためである。

そして、第３図（ｅ）に示すようにレジストパターン
９を除去した後、イオン注入層活性化のためのアニール
を行い（800〜900℃）、最後にAuGe合金からなるソース
電極6aおよびドレイン電極6bを形成して本発明実施例の
FETが完成する。

この例においては、中間濃度層４の形成のためのイオ
ン注入に際し、ドレイン側を覆うパターンのエッジが必
ずしもゲート電極３上に形成されていなくても同様のト
ランジスタを形成することが可能である。

すなわち、第３図（ｄ）に示した、ソース側のみ開口
を有するレジストパターン９を形成する際に、第４図
（ａ）に示すように、ドレイン側を覆うレジストパター
ン９のエッジがゲート電極上ではなくソース側の側壁絶
縁膜７上に形成する場合を考えてみよう。

この場合、第４図（ｂ）に示すようにこのレジストパ
ターン９をマスクとしてソース側の側壁絶縁膜７を等方
性エッチングでエッチング除去した後、引き続いてこの
レジストパターン９を除去し、第４図（ｃ）に示すよう
に、この酸化シリコン膜７とゲート電極３とをマスクと
して例えば50KeV,1×10¹³cm^-2の条件でSi⁺イオンをイオ
ン注入することにより、中間濃度層４を形成し、実施例
２と同様のFETを得ることができる。

このときFET以外の領域では、酸化シリコン膜７がイ
オン注入時のマスクとなるが、中間濃度層４のイオン注
入深さは0.1〜0.3μｍ程度であるため、酸化シリコン膜
７の膜厚が0.4〜0.5μｍ程度であると十分に注入イオン
を阻止することができる。

このような工程でFETを製造する場合は、ドレイン側
を覆うレジストパターン９のパターンエッジは、ソース
側の側壁絶縁膜７およびゲート電極３上のどこかにあれ
ばよい。このため例えば、側壁幅を0.3μｍ、パターン
形成に用いる露光装置の重ね合わせ精度を0.25μｍとし
た場合、レジストパターンエッジの存在が許容される領
域は0.5μｍとなるため、0.2μｍ程度の極めて微細なゲ
ート長を持つFETにも適用可能である。

比較のために、従来のLDD構造のFETを作成した。

この際、中間濃度層４のイオン注入条件はLDD構造で
は、50KeV,5×10¹²cm^-2の条件でSi⁺イオンをイオン注入
した。このように本発明の約半分の濃度となっているの
は、これはLDD構造ではゲートドレイン間耐圧の問題か
ら中間濃度層の濃度をあまり上げられないのに対し、本
発明ではその制約がないため、ゲート・ソース間抵抗Rs
を十分下げるように条件を設定することができるためで
ある。

その結果、ゲートソース間の抵抗Rsは、従来のLDD構
造では0.35Ω・mmであったのに対し、本発明のものは0.
25Ω・mmと約30％低くなっており、その結果、５極管領
域でのg_mはLDD構造のものが300ms/mmであったのに対
し、350ms/mmに向上した。また、本発明のFETではゲー
トドレイン間抵抗が若干増加するため、３極管領域での
特性劣化が懸念されるが、Vd＝0.02V,Vg＝0Vでのオン抵
抗（ソースドレイン間抵抗）を測定した結果、ゲート幅
W_g＝20μｍのFETにおいてはLDD構造のFET、本発明のFET
ともに250Ωであり、ほぼ同じであった（Vth＝−0.6Vの
FETの場合）。これは本発明のFETでは、ドレイン側の抵
抗が増大する分、ソース側の中間濃度層の濃度を上げ、
抵抗を下げた分で相殺されたためである。

さらに、ゲートドレイン間逆方向耐圧に関しては、LD
D構造のものが約6Vであったのにたいし、本発明では8.5
Vと大幅に改善され、印加可能なドレイン電圧が大幅に
向上した。これはゲートのドレイン端が接する部分の濃
度がLDDでは中間濃度層と動作層の両者で形成されてい
るのに対し、本発明では動作層のみであり、約1/2.5に
低減されている結果である。

実施例３次に本発明の第３の実施例として、第５図に等価回路
図を示すようにDCFL回路のスイッチングFETとして本発
明のGaAs MESFETを用いた例について説明する。

すなわち、この例はインバータを構成するもので、負
荷の定電流源となるデプレッション型FET Tr1としては
従来のLDD構造のFETを用い、スィッチング用のエンハン
スメント型FET Tr2としては本発明のFETを用いたもので
ある。

このFET Tr2の構造としては第１図に示した物とまっ
たく同様に構成した。

実施例２の末尾で説明したように、このFETのオン抵
抗は従来のLDD構造のFETとほぼ同じであるため、インバ
ータのノイズマージンは、従来のLDD構造のトランジス
タと用いた場合とほぼ等しく、190mVであった。

しかしながら動作速度に関しては、インバータ１段あ
たりの消費電力1.0mW/gate（Vdd＝2.0V）の条件下で、L
DD型のFETが26ps/gateであるのに対し、本発明FETをス
イッチングFETとして用いた第５図のインバータは19ps/
gateと、約27％も改善された。

これはゲート電極のドレイン端の不純物濃度が低減さ
れた結果、インバータの帰還容量として働くゲート・ド
レイン間容量が低減されたためである。

実施例４なお、前記実施例では、基板表面に動作層を形成し、
イオン注入により基板内にソースドレイン層を形成した
例について説明したが、この構造に限定されることな
く、第６図（ａ）乃至第６図（ｅ）にその製造工程図を
示すように、ソース側の動作層内にのみ中間濃度層を形
成すると共に、基板表面にソースドレイン領域を選択的
にエピタキシャル成長法により成長せしめた高濃度領域
で構成するようにしてもよい。

この例を本発明の第４の実施例として説明する。

この場合も、第６図（ａ）に示すように、半絶縁性の
GaAs基板１の表面に、選択的イオン注入法によりFETの
動作層となるn^-型層２を形成したのち、窒化タングステ
ン（WN）からなるゲート金属を膜厚5000Åとなるように
堆積し、エッチング加工することによりゲート電極３を
形成し、続いて、第６図（ｂ）に示すように、プラズマ
CVD法など段差被覆性に優れた方法で酸化シリコン膜７
を膜厚0.6μｍ程度堆積した後、ソースドレイン領域の
外側端に相当する部分を外縁とする開口を有するレジス
トパターン８を形成する。この工程までは実施例２とま
ったく同様である。

この後第６図（ｃ）に示すように、反応性イオンエッ
チング（RIE）等の異方性エッチングにより垂直方向に
膜厚相当分だけエッチングすることにより、レジストパ
ターン８の下およびゲート電極の側壁にのみ酸化シリコ
ン膜７を残置させ、ソースドレイン領域に相当する部分
の酸化シリコン膜７を除去し、これをマスクとして、選
択MOCVDにより、シリコン層を選択的に成長させる。そ
して、さらにマスクをそのままにして100KeV,5×10¹³cm
^-2の条件でSi⁺イオンをイオン注入することにより、高
濃度のソース領域5aおよびドレイン領域5bを形成する。

そしてさらに第６図（ｄ）に示すように、レジストパ
ターン８を除去し、ソース側のみ開口を有するレジスト
パターン９を形成し、これをマスクとしてソース側の側
壁絶縁膜７をエッチング除去した後、例えば50KeV,1×1
0¹³cm^-2の条件でSi⁺イオンをイオン注入することによ
り、中間濃度層４を形成する。この場合もFETのドレイ
ン領域をフォトレジストでマスクしてイオン注入を行う
訳であるが、レジストパターン９のエッジがゲート電極
３にかかっていればよく、またソース側に形成されるレ
ジストパターンはソース領域の外側にある酸化シリコン
膜７を覆うように形成するのが望ましい。

そして、第６図（ｅ）に示すようにレジストパターン
９を除去した後、イオン注入層活性化のためのアニール
を行い（800〜900℃）、層間絶縁膜としての酸化シリコ
ン膜10を形成し、コンタクトホールＨを形成したのち、
最後にAuGe合金からなるソース電極6aおよびドレイン電
極6bを形成して本発明実施例のFETが完成する。このと
き中間濃度層を形成する際に側壁絶縁膜を除去すること
によって形成された空洞は酸化シリコン膜10によって埋
められる。

また、この変形例として、第７図（ａ）乃至第７図
（ｄ）に示すように、中間濃度層を選択CVDに先立ち形
成しておくようにする方法も有効である。

すなわち、第６図（ａ）に示したのと同様に、動作層
となるn^-型層２を形成したのち、窒化タングステン（W
N）からなるゲート金属３を形成する（第７図
（ａ））。

この後、第７図（ｂ）に示すように、ソース側のみ開
口を有するレジストパターン９を形成し、これをマスク
として、例えば50KeV,1×10¹³cm^-2の条件でSi⁺イオンを
イオン注入し、活性化のためのアニールを行う（800〜9
00℃）ことにより。中間濃度層４を形成する。

この後レジストパターン９を除去し、酸化シリコン膜
７を膜厚0.6μｍ程度堆積した後、ソースドレイン領域
の外側端に相当する部分を外縁とする開口を有するレジ
ストパターン８を形成し、さらに、反応性イオンエッチ
ングにより垂直方向に膜厚相当分だけエッチングして、
レジストパターン８の下およびゲート電極の側壁にのみ
酸化シリコン膜７を残置させる。

そして第７図（ｃ）に示すように、この酸化シリコン
膜７をマスクとして、選択MOCVDにより、不純物濃度３
×10¹⁸cm^-3程度のn⁺型GaAs層を選択的に成長させること
により、高濃度のソース領域5aおよびドレイン領域5bを
形成する。

そしてさらに第７図（ｄ）に示すように、最後にAuGe
合金からなるソース電極6aおよびドレイン電極6bを形成
して本発明実施例のFETが完成する。

なお、前記実施例ではGaAs MESFETについて説明した
が、GaAsに限定されることなく他の化合物半導体、さら
にはシリコンを用いたFETにも適用可能である。

加えて、その他、本発明はその趣旨を逸脱しない範囲
で種々変形して実施することが可能である。

〔効果〕

以上説明してきたように、従来のLDD構造のFETでは、
ゲートに自己整合的に形成される中間濃度層の濃度およ
び深さは、ゲート・ソース間の寄生抵抗と、ゲート・ド
レイン間の逆方向耐圧という相反するパラメータ間の最
適化を必要としていたのに対し、本発明によれば、中間
濃度層はソース側のみに形成されているため、濃度深さ
等の設計の際にドレイン耐圧を考慮する必要がなく、設
計に自由度が拡がり、ゲート容量Cgを低減すると同時に
電流駆動力Gmを向上させることができ、動作の高速化を
はかることができるうえ、製造も極めて容易である。

【図面の簡単な説明】

第１図は本発明の第１の実施例のGaAs MESFETの製造工
程を示す図、第２図（ａ）乃至第２図（ｅ）は同GaAs M
ESFETの製造工程図、第３図（ａ）乃至第３図（ｅ）は
本発明の第２の実施例のGaAs MESFETの製造工程図、第
４図（ａ）乃至第４図（ｃ）は同第２の実施例の変形例
を示す図、第５図は本発明の第３の実施例のインバータ
の等価回路図、第６図（ａ）乃至第６図（ｅ）は本発明
の第４の実施例のGaAs MESFETの製造工程図、第７図
（ａ）乃至第７図（ｄ）は同第４の実施例の変形例を示
す図、第８図（ａ）乃至第８図（ｃ）は従来例のGaAs M
ESFETを示す図である。１……半絶縁性のGaAs基板、２……動作層（ｎ層）、３
……ゲート電極、４……中間濃度層、5a……ソース領
域、5b……ドレイン領域、6a……ソース電極、6b……ド
レイン領域、７……酸化シリコン膜、８……レジストパ
ターン、９……レジストパターン、10……酸化シリコン
膜、Tr1……定電流用FET、Tr2……スイッチングトラン
ジスタ。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 21/337 - 21/338 H01L 27/095 H01L 27/098 H01L 29/775 - 29/778 H01L 29/80 - 29/812

Claims

(57)【特許請求の範囲】

【請求項１】基板表面に形成された半導体の動作層と、
前記動作層の表面に形成されたゲート電極と、前記動作
層の両側に形成されたソース領域およびドレイン領域と
を具備した電界効果トランジスタにおいて、前記動作層と前記ソース領域との間に不純物濃度が前記
動作層よりも高く、前記ソース領域よりも低い中間濃度
層が形成され、前記ドレイン領域は前記動作層に直接接続し、かつ、前
記ゲート電極から所定の間隔を隔てて形成されているこ
とを特徴とする電界効果トランジスタ。
【請求項２】第１の電界効果トランジスタと第２電界効
果トランジスタとを直列接続して、前記第１のトランジ
スタをスイッチング素子に用いた集積回路において、前記第１の電界効果トランジスタが基板表面に形成され
た半導体を動作層とし、前記動作層の両側にソース領域
及びドレイン領域が形成され、前記動作層と前記ソース領域との間に不純物濃度が前記
動作層よりも高く、前記ソース領域よりも低い中間濃度
層が形成され、前記ドレイン領域は前記動作層に直接接続し、かつ、前
記ゲート電極から所定の間隔を隔てて形成されているこ
とを特徴とする半導体集積回路。
【請求項３】基板表面に半導体の動作層を形成する動作
層形成工程と、前記動作層上にゲート電極を形成するゲート電極形成工
程と、前記ゲート電極の両側のソース・ドレイン領域に形当す
る領域のうち少なくともソース領域から前記動作層上に
わたって開孔マスク上から、イオン注入を行い、ソース
側にのみ中間濃度層を形成すると共に、前記ゲート電極の側壁に絶縁膜を残置して、前記ゲート電極および側壁絶縁膜をマスクとしてイオン
注入を行い高不純物濃度半導体のソースドレイン領域を
形成する工程とを含むようにしたことを特徴とする電界
効果トランジスタの製造方法。