JPS63253718A - ゲ−ト回路 - Google Patents
ゲ−ト回路Info
- Publication number
- JPS63253718A JPS63253718A JP8775687A JP8775687A JPS63253718A JP S63253718 A JPS63253718 A JP S63253718A JP 8775687 A JP8775687 A JP 8775687A JP 8775687 A JP8775687 A JP 8775687A JP S63253718 A JPS63253718 A JP S63253718A
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- JP
- Japan
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- transistor
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- input
- gate
- input signal
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- Granted
Links
- 230000007257 malfunction Effects 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 239000000470 constituent Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、単一のトランジスタをスイッチングゲート
として用いたゲート回路に関する。
として用いたゲート回路に関する。
従来、第６図の（Ａ）および（Ｂ）に示すように、単一
のｎチャネル型トランジスタ２またはｐチャネル型トラ
ンジスタ４を用いたゲート回路が用いられている。
のｎチャネル型トランジスタ２またはｐチャネル型トラ
ンジスタ４を用いたゲート回路が用いられている。
第６図の（Ａ）に示すゲート回路では、クロックパルス
φを用いてトランジスタ２を４通させ、その導通時に入
力信号Ｉｎを通過させ、通過させた入力信号Ｉｎをイン
バータ６によって反転させて出力Ｏｐとして取り出すこ
とができる。
φを用いてトランジスタ２を４通させ、その導通時に入
力信号Ｉｎを通過させ、通過させた入力信号Ｉｎをイン
バータ６によって反転させて出力Ｏｐとして取り出すこ
とができる。
また、第６図の（Ｂ）に示すゲート回路では、反転クロ
ックパルス７を用いてトランジスタ４を導通させ、導通
時に入力信号Ｉｎを通過させ、通過させた入力信号Ｉｎ
をインバータ６によって反転させて出力Ｏｐとして取り
出すことができる。
ックパルス７を用いてトランジスタ４を導通させ、導通
時に入力信号Ｉｎを通過させ、通過させた入力信号Ｉｎ
をインバータ６によって反転させて出力Ｏｐとして取り
出すことができる。
ところで、第６図の（Ａ）に示すゲート回路を用いた場
合、トランジスタ２を通過した入力信号Ｉｎの高（Ｈ）
レベル区間がトランジスタ２の出力側におけるＰ点でト
ランジスタ２のスレッショルド電圧ｖＴＨに基板バイア
ス効果を加えた分だけ低下し、また、第６図の（Ｂ）に
示すゲート回路を用いた場合、トランジスタ４を通過し
た入力信号Ｉｎの低（Ｌ）レベル区間がトランジスタ４
の出力側のＰ点でトランジスタ４のスレッショルド電圧
ｖＴＭに基板バイアス効果を加えた分までしか下がらず
、次段のインバータ６の入力スレッショルド電圧の変動
によって誤動作を生じる場合がある。
合、トランジスタ２を通過した入力信号Ｉｎの高（Ｈ）
レベル区間がトランジスタ２の出力側におけるＰ点でト
ランジスタ２のスレッショルド電圧ｖＴＨに基板バイア
ス効果を加えた分だけ低下し、また、第６図の（Ｂ）に
示すゲート回路を用いた場合、トランジスタ４を通過し
た入力信号Ｉｎの低（Ｌ）レベル区間がトランジスタ４
の出力側のＰ点でトランジスタ４のスレッショルド電圧
ｖＴＭに基板バイアス効果を加えた分までしか下がらず
、次段のインバータ６の入力スレッショルド電圧の変動
によって誤動作を生じる場合がある。
そこで、この発明は、この・ような単一のｌ・ランジス
タを用いたゲート回路のゲート出力レベルを補償して誤
動作を防止しようとするものである。
タを用いたゲート回路のゲート出力レベルを補償して誤
動作を防止しようとするものである。
この発明のゲート回路は、第１図に示すように、入力信
号Ｉｎをスイッチング入力（クロックパルスφ）に応じ
て通過させる第１のトランジスタ（トランジスタ２）と
、第１のトランジスタを通過した信号レベルを前記スイ
ッチング入力に応じて補償する第２のトランジスタ（ト
ランジスタ１０）とを備えたものである。
号Ｉｎをスイッチング入力（クロックパルスφ）に応じ
て通過させる第１のトランジスタ（トランジスタ２）と
、第１のトランジスタを通過した信号レベルを前記スイ
ッチング入力に応じて補償する第２のトランジスタ（ト
ランジスタ１０）とを備えたものである。
第１のトランジスタ（トランジスタ２）は、スイ・ノチ
ングゲートを構成し、スイッチング入力に同期して入力
信号Ｉｎを通過させる。
ングゲートを構成し、スイッチング入力に同期して入力
信号Ｉｎを通過させる。
そして、第２のトランジスタ（トランジスタ１０）は、
スイッチング入力に同期して導通し、第１のトランジス
タ２が導通ずる前に出力点Ｐのチャージを行い、入力信
号ＩｎのＨレベルを補償する。
スイッチング入力に同期して導通し、第１のトランジス
タ２が導通ずる前に出力点Ｐのチャージを行い、入力信
号ＩｎのＨレベルを補償する。
この結果、最適なレベルを持つ出力が取り出され、次段
にインバータ６などの論理回路が存在している場合、入
力スレッショルド電圧の変動による誤動作が防止される
のである。
にインバータ６などの論理回路が存在している場合、入
力スレッショルド電圧の変動による誤動作が防止される
のである。
第１図は、この発明のゲート回路の実施例を示す。
ゲート回路８は、入力信号Ｉｎをスイッチング入力とし
てのクロックパルスφに応じて通過させるスイッチング
ゲートとしての第１のトランジスタ２およびその出力点
Ｐのレベルを補償する第２のトランジスタ１０を以て構
成されている。すなわち、第１のトランジスタ２は、ｎ
チャネル型トランジスタで構成されており、第２図のＡ
に示すゲートに加えられるスイッチング入力としてのク
ロックパルスφに同期して第２図のＢに示すように導通
、遮断を行う。また、第２のトランジスタ１０は、ｐチ
ャネル型トランジスタで構成されており、第２図のＡに
示すゲートに加えられるスイッチング入力としてのクロ
ックパルスφに同期して第２図のＣに示すように交互に
導通、遮断を繰り返す。
てのクロックパルスφに応じて通過させるスイッチング
ゲートとしての第１のトランジスタ２およびその出力点
Ｐのレベルを補償する第２のトランジスタ１０を以て構
成されている。すなわち、第１のトランジスタ２は、ｎ
チャネル型トランジスタで構成されており、第２図のＡ
に示すゲートに加えられるスイッチング入力としてのク
ロックパルスφに同期して第２図のＢに示すように導通
、遮断を行う。また、第２のトランジスタ１０は、ｐチ
ャネル型トランジスタで構成されており、第２図のＡに
示すゲートに加えられるスイッチング入力としてのクロ
ックパルスφに同期して第２図のＣに示すように交互に
導通、遮断を繰り返す。
そこで、第２図のＤに示す入力信号ｉｎが加えられると
、クロックパルスφによるトランジスタ２の導通時、入
力信号Ｉｎがトランジスタ２を通過する。このとき、出
力点Ｐの電圧レベルは、その直前のトランジスタ１０の
導通によりＨレベルにチャージされており、トランジス
タ２への入力信号ＩｎがＨレベルの場合、トランジスタ
２は導通せず、結果として、入力信号ＩｎのＨレベルが
出力点Ｐに導通したことと同じになる。すなわち、第２
図において、時間Ｔ＋ 、Ｔｓ 、Ｔ？ではトランジス
タ２の導通によって出力点ＰのレベルがＬレベルになり
、時間Ｔｚ 、Ｔａ 、Ｔｈ 、、Ｔｓでは出力点Ｐの
チャージが行われ、また、時間Ｔ、ではトランジスタ２
の非導通によるＨレベルの保持が行われる。この結果、
トランジスタ２の出力点Ｐのレベルは、第２図のＥに示
すように、インバータ６の入力スレッショルド電圧を十
分に上回る値になり、実施例では電源電圧■。になる。
、クロックパルスφによるトランジスタ２の導通時、入
力信号Ｉｎがトランジスタ２を通過する。このとき、出
力点Ｐの電圧レベルは、その直前のトランジスタ１０の
導通によりＨレベルにチャージされており、トランジス
タ２への入力信号ＩｎがＨレベルの場合、トランジスタ
２は導通せず、結果として、入力信号ＩｎのＨレベルが
出力点Ｐに導通したことと同じになる。すなわち、第２
図において、時間Ｔ＋ 、Ｔｓ 、Ｔ？ではトランジス
タ２の導通によって出力点ＰのレベルがＬレベルになり
、時間Ｔｚ 、Ｔａ 、Ｔｈ 、、Ｔｓでは出力点Ｐの
チャージが行われ、また、時間Ｔ、ではトランジスタ２
の非導通によるＨレベルの保持が行われる。この結果、
トランジスタ２の出力点Ｐのレベルは、第２図のＥに示
すように、インバータ６の入力スレッショルド電圧を十
分に上回る値になり、実施例では電源電圧■。になる。
また、入力信号ＩｎがＬレベルの場合、出力点Ｐにトラ
ンジスタＩＯの導通により与えられたＨレベルは、トラ
ンジスタ２の導通によりＬレベルまで降下される。
ンジスタＩＯの導通により与えられたＨレベルは、トラ
ンジスタ２の導通によりＬレベルまで降下される。
このようにトランジスタ１０の導通で十分に補償された
最適なレベルを持つ入力信号Ｉｎがゲート回路８から出
力されてインバータ６に加えられるので、インバータ６
の誤動作を確実に防止でき、インバータ６から第２図の
Ｆに示すように、クロックパルスφに同期した反転出力
Ｏｐが得られるのである。
最適なレベルを持つ入力信号Ｉｎがゲート回路８から出
力されてインバータ６に加えられるので、インバータ６
の誤動作を確実に防止でき、インバータ６から第２図の
Ｆに示すように、クロックパルスφに同期した反転出力
Ｏｐが得られるのである。
また、第３図に示すように、ｐチャネル型の第１のトラ
ンジスタ４と、その出力点Ｐのレベルをプルダウンして
補償するために、ｎチャネル型の第２のトランジスタ１
２を接地側に置いてゲート回路８を構成してもよく、こ
のようにすれば、トランジスタ４を通過した入力信号Ｉ
ｎのＬレベル区間のレベルをインバータ６の入力スレッ
ショルド電圧を十分に下回る値、たとえば、接地レベル
に設定することができる。
ンジスタ４と、その出力点Ｐのレベルをプルダウンして
補償するために、ｎチャネル型の第２のトランジスタ１
２を接地側に置いてゲート回路８を構成してもよく、こ
のようにすれば、トランジスタ４を通過した入力信号Ｉ
ｎのＬレベル区間のレベルをインバータ６の入力スレッ
ショルド電圧を十分に下回る値、たとえば、接地レベル
に設定することができる。
なお、複数のゲート回路を以て構成されるマルチプレク
サは、従来の場合、第４図に示すように、各アナログス
イッチ１４．．１４□ ・・・１４ｎにインバータ６を
接続して構成し、各アナログスイッチ１４ｔ〜１４ｎは
それぞれ２Ｍｉのトランジスタで構成するので、構成素
子数はゲート数ｎの２倍の２ｎとなる。これに対し、こ
の発明のゲート回路を用いてマルチプレクサを構成した
場合には、第５図に示すように、各ゲートに単一のトラ
ンジスタ２１．２□ ・・・２ｎを設置するとともに、
その出力点Ｐのレベルを補償するための第２のトランジ
スタ１０を設置し、各トランジスタ２１．２□ ・・・
２ｎのゲートにクロックパルスｆｌ （φ）、ｆ２（
φ）・・・ｆｎ（φ）、また、トランジスタ１０のゲー
トにチャージのためのクロックパルスφを入力すればよ
い。この場合、トランジスタ２３．２□ ・・・２ｎは
、クロックパルスφに同期して選択的に１つが導通ずる
ようにする。このようなマルチプレクサによれば、構成
素子数がゲート数ｎに補償用のトランジスタ１０を加え
た（ｎ＋１）個となって大幅に削減されるのである。
サは、従来の場合、第４図に示すように、各アナログス
イッチ１４．．１４□ ・・・１４ｎにインバータ６を
接続して構成し、各アナログスイッチ１４ｔ〜１４ｎは
それぞれ２Ｍｉのトランジスタで構成するので、構成素
子数はゲート数ｎの２倍の２ｎとなる。これに対し、こ
の発明のゲート回路を用いてマルチプレクサを構成した
場合には、第５図に示すように、各ゲートに単一のトラ
ンジスタ２１．２□ ・・・２ｎを設置するとともに、
その出力点Ｐのレベルを補償するための第２のトランジ
スタ１０を設置し、各トランジスタ２１．２□ ・・・
２ｎのゲートにクロックパルスｆｌ （φ）、ｆ２（
φ）・・・ｆｎ（φ）、また、トランジスタ１０のゲー
トにチャージのためのクロックパルスφを入力すればよ
い。この場合、トランジスタ２３．２□ ・・・２ｎは
、クロックパルスφに同期して選択的に１つが導通ずる
ようにする。このようなマルチプレクサによれば、構成
素子数がゲート数ｎに補償用のトランジスタ１０を加え
た（ｎ＋１）個となって大幅に削減されるのである。
この発明によれば、単一のトランジスタでゲートを構成
した場合に、トランジスタによる出力点レベルを第２の
トランジスタの導通による出力点のチャージ、ディスチ
ャージによって補償するので、誤動作を確実に防止でき
る。
した場合に、トランジスタによる出力点レベルを第２の
トランジスタの導通による出力点のチャージ、ディスチ
ャージによって補償するので、誤動作を確実に防止でき
る。
第１図はこの発明のゲート回路の実施例を示す回路図、
第２図は第１図に示したゲート回路の動作を示す図、第
３図はこの発明のゲート回路の他の実施例を示す回路図
、第４図は従来のマルチプレクサを示す回路図、第５図
はこの発明のゲート回路を用いたマルチプレクサを示す
回路図、第６図は従来のゲート回路を示す回路図である
。 ２．４・・・第１のトランジスタ １Ｏ１１２・・・第２のトランジスタ 第１図 ｉ 第３図 第４図 第５図
第２図は第１図に示したゲート回路の動作を示す図、第
３図はこの発明のゲート回路の他の実施例を示す回路図
、第４図は従来のマルチプレクサを示す回路図、第５図
はこの発明のゲート回路を用いたマルチプレクサを示す
回路図、第６図は従来のゲート回路を示す回路図である
。 ２．４・・・第１のトランジスタ １Ｏ１１２・・・第２のトランジスタ 第１図 ｉ 第３図 第４図 第５図
Claims (1)
- 【特許請求の範囲】 入力信号をスイッチング入力に応じて通過させる第１の
トランジスタと、 第１のトランジスタを通過した信号レベルを前記スイッ
チング入力に応じて補償する第２のトランジスタとを備
えたゲート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8775687A JPS63253718A (ja) | 1987-04-09 | 1987-04-09 | ゲ−ト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8775687A JPS63253718A (ja) | 1987-04-09 | 1987-04-09 | ゲ−ト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63253718A true JPS63253718A (ja) | 1988-10-20 |
| JPH0563050B2 JPH0563050B2 (ja) | 1993-09-09 |
Family
ID=13923788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8775687A Granted JPS63253718A (ja) | 1987-04-09 | 1987-04-09 | ゲ−ト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63253718A (ja) |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54109041A (en) * | 1978-02-14 | 1979-08-27 | Sumitomo Metal Ind Ltd | Electroslag welding method for thick metal |
| JPS5746535A (en) * | 1980-09-05 | 1982-03-17 | Toshiba Corp | Mos type circuit |
| JPS5776925A (en) * | 1980-10-29 | 1982-05-14 | Toshiba Corp | Mos type circuit |
| JPS57113625A (en) * | 1980-12-29 | 1982-07-15 | Nec Corp | Input circuit |
| JPS58207726A (ja) * | 1982-05-28 | 1983-12-03 | Nec Corp | 半導体回路 |
| JPS5937897A (ja) * | 1982-08-25 | 1984-03-01 | Toshiba Corp | 誘導電動機の制御装置 |
| JPS6130811A (ja) * | 1984-07-23 | 1986-02-13 | Oki Electric Ind Co Ltd | スイツチ入力回路 |
| JPS61247122A (ja) * | 1985-04-23 | 1986-11-04 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | プリチヤ−ジ回路 |
| JPS6393217A (ja) * | 1986-10-07 | 1988-04-23 | Fuji Electric Co Ltd | アナログスイツチ回路 |
-
1987
- 1987-04-09 JP JP8775687A patent/JPS63253718A/ja active Granted
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54109041A (en) * | 1978-02-14 | 1979-08-27 | Sumitomo Metal Ind Ltd | Electroslag welding method for thick metal |
| JPS5746535A (en) * | 1980-09-05 | 1982-03-17 | Toshiba Corp | Mos type circuit |
| JPS5776925A (en) * | 1980-10-29 | 1982-05-14 | Toshiba Corp | Mos type circuit |
| JPS57113625A (en) * | 1980-12-29 | 1982-07-15 | Nec Corp | Input circuit |
| JPS58207726A (ja) * | 1982-05-28 | 1983-12-03 | Nec Corp | 半導体回路 |
| JPS5937897A (ja) * | 1982-08-25 | 1984-03-01 | Toshiba Corp | 誘導電動機の制御装置 |
| JPS6130811A (ja) * | 1984-07-23 | 1986-02-13 | Oki Electric Ind Co Ltd | スイツチ入力回路 |
| JPS61247122A (ja) * | 1985-04-23 | 1986-11-04 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | プリチヤ−ジ回路 |
| JPS6393217A (ja) * | 1986-10-07 | 1988-04-23 | Fuji Electric Co Ltd | アナログスイツチ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0563050B2 (ja) | 1993-09-09 |
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