JPS63245551A

JPS63245551A - マルチプロセツサシステムのメモリアクセス方式

Info

Publication number: JPS63245551A
Application number: JP7858987A
Authority: JP
Inventors: Kimio Ikemori; 池森　公雄
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-03-31
Filing date: 1987-03-31
Publication date: 1988-10-12

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的コ（産業上の利用分野）本発明は、複数のプロセッサとこれらのプロセッサによ
り共通にアクセスされる共有メモリとを備えたマルチプ
ロセッサシステムに適用されるメモリアクセス方式の改
良に関する。

（従来の技術）第１０図は従来のメモリアクセス方式を適用したシステ
ムの構成を示すもので、このシステムは互いに独立動作
する複数のプロセッサ（Ｃｆ’Ｕ）ｌａ、ｌｂ、・・・
・・・１ｎと、共有メモリ２と、上記プロセッサ毎に設
けられたアクセス調停回路（アービタ）３ａ、３ｂ、　
・・・、３ｎおよびバス接続用のバッファゲート４　ａ
、　４　ｂ、・・・、４ｎと、上記各アービタ３ａ、３
ｂ、・・・、３ｎの指示により動作するセレクタ５とを
有している。

このような構成において、先ず共有メモリ２の非アクセ
ス中には先着主義により共有メモリ２のアクセスが行な
われる。例えばＣＰＵＩ　ａがアクセス要求ＡＲを発す
ると、アービタ３ａは後述するディジチェーン制御によ
り他のアービタ３ｂ〜３ｎが共有メモリ２を非アクセス
中であることを確認したのち、セレクタ５にアクセス要
求信号ＡＲＳａを出力するとともにバッファゲート４ａ
にバッファ制御信号ＢＳを出力する。そうすると、セレ
クタ５はＣＰＵ１ａ側に切換わってＣＰＵ１ａから発生
されたリード信号ＲＳまたはライト信号ＷＳを共有メモ
リ２に供給し、またバッファゲート４ａはゲート開状態
となってＣＰＵ１ＨのアドレスバスＡＢおよびデータバ
スＤＢを共有メモリ２のアドレスバスＡＢおよびデータ
バスＤＢに接続させる。しかして、共有メモリ２はＣＰ
Ｕ１ａによるアクセス状態となる。またこのアクセス期
間中にアービタ３ａは、他のアービタ３ｂ〜３ｎ対しア
クセス禁止設定を行なう。この禁止設定は、通常アクセ
スの優先順位をハードウェアにより固定的に設定したデ
ィジチェーン制御方式により行なう。

一方、この共有メモリ２のアクセス期間中に例えばＣＰ
Ｕ１ｂおよびＣＰＵ１ｃ　（図示せず）がそれぞれアク
セス要求ＡＲを発生したとすると、対応する各アービタ
３ｂ、３ｃはディジチェーン制御によりアクセス禁止設
定を受けていることを確認してＣＰＵ１ｂ、ｌｃに対し
それぞれウェイト信号ＷＴを出力し、これによりＣＰＵ
１ｂ。

１ｃをアクセス待機状態に設定する。そして、ＣＰＵ１
ａによる共有メモリ２のアクセスが終了しアービタ３ａ
からのアクセス禁止設定が解除されると、ディジチェー
ン制御により設定されたアクセス優先順位に従ってアク
セス制御を行なう。

例えば、いまアクセス優先順位がＣＰＵＩ　ａ　＞ＣＰ
　Ｕ　１　ｂ　＞　ＣＰ　Ｕ　１　ｃ　＞　−−−＞　
ＣＰ　Ｕ　ｎのように設定されていたとすると、先ずア
ービタ３ｂが動作して対応するＣＰＵ１ｂに対するアク
セス待機状態を解除し、セレクタ５ヘアクセス要求信号
ＡＲＳｂを出力するとともにバッファゲート４ｂをゲー
ト開状態とする。この結果、共有メモリ２はＣＰＵ１ｂ
によりアクセスされた状態になる。

さらに、このＣＰＵ１ｂによるアクセスが終了しアービ
タ３ｂによるアクセス禁止設定が解除されると、アービ
タ３ＣはＣＰＵＩＣに対するアクセス待機状態を解除し
て、以後同様に共有メモリ２に対するアクセス制御を行
なう。尚、各ＣＰＵ１ａ、ｌｂ、・・・、１ｎが共有メ
モリ２をアクセスする時間は１マシンサイクルであり、
数クロック長である。

このように共有メモリ２に対する各ＣＰＵ１ａ。

ｌｂ、・・・、１ｎのアクセスは、共有メモリ２の非ア
クセス状態では先着主義により行なわれ、またアクセス
中に複数のＣＰＵからアクセス要求ＡＲが発生した場合
はアクセス衝突を防ぐために時分割でしかもディジチェ
ーン制御により固定的に設定されたアクセス優先順位に
従って順に行なわれる。ところが、このような従来のメ
モリアクセス方式は、共有メモリ２に対する各ＣＰＵ１
ａ。

ｌｂ、・・・、１ｎのアクセス優先順位を固定的に設定
しているため、仮に各ＣＰＵ１ａ、ｌｂ、・・・。

１ｎによるアクセス開度が等しいとすると、アクセス優
先順位が低いものは高いものに比べて待機状態になる時
間が長くなり、この結果ＣＰＵ間で実行効率の不均衡が
発生しシステムを効率良く動作させる上で非常に好まし
くなかった。

（発明が解決しようとする問題点）以上のように従来のメモリアクセス方式は、ＣＰＵのア
クセス優先順位が固定化されているためにＣＰＵ間で実
行効率の不均衡が発生してシステムの動作効率の低下を
招くという問題点を有するもので、本発明はこの点に着
目し、各プロセッサのアクセス待機時間を均一化するよ
うにしてプロセッサ間の実行効率の不均衡を低減し、こ
れによりシステムの動作効率の向上を図り得るマルチプ
ロセッサシステムのメモリアクセス方式を提供しようと
するものである。

［発明の構成］（問題点を解決するための手段）本発明は、第１図に示す如く複数の各プロセッサ毎に共
有メモリに対するアクセス待機時間を計時する待機時間
計時手段Ａと、この待機時間計時手段Ａにより計時され
たアクセス待機時間が基準時間を超えたか否かを判定す
る待機時間判定手段Ｂと、優先順位変更手段Ｃとを設け
、この優先順位変更手段Ｃにより、上記待機時間判定手
段Ｂでアクセス待機時間が基準時間を超えたと判定され
た場合に対応するプロセッサのアクセス優先順位を高い
方向へ変更するようにしたものである。

（作用）この結果、当初アクセス優先順位が低かったプロセッサ
でも待機時間が基準時間を超えたときに優先順位が高い
方向へ変更されるので、以後比較的短い待機時間で共有
メモリをアクセスできるようになり、これにより全プロ
セッサの待機時間が均一化されてプロセッサ間の実行効
率の不平衡は低減される。

（実施例）第２図は本発明の一実施例におけるメモリアクセス方式
を適用したマルチプロセッサシステムの構成を示すもの
で、前記第１０図と同一部分には同一符号を付して詳し
い説明は省略する。尚、本実施例では４個のＣＰＵを用
いたシステムを例にとって説明する。

このシステムは、各ＣＰＵ１ａ〜１ｄ毎にアービタ３０
ａ〜３０ｄおよび待機時間判定回路６０ａ〜６０ｄを備
え、かつ各ＣＰＵのアクセス優先順位を定める優先順位
決定回路８ｏおよび上記各アービタ３０ａ〜３０ｄの待
機状態を解除する待機解除制御回路１００を備えている
。

このうち先ずアービタ３０ａ〜３０ｄは、アービタ３０
ａを例にとると第３図に示す如く、ＣＰＵ１ａから出力
されるリード信号ＲＳおよびライト信号ＷＳをオアゲー
ト３１を介してアンドゲート３２に導入するとともに、
このアンドゲート３２にＣＰＵ１ａから出力されるアク
セス要求ＡＲおよびアドレスバスＡＢに出力されている
アドレスをデコーダ３３でデコードした信号をそれぞれ
導入してアクセス要求信号ＡＲ３Ｉを生成し、このアク
セス要求信号ＡＲＳＩをフリップフロップ３４に供給し
てこのフリップフロップ３４から待機信号ＷＴＩを発生
している。また、上記フリップフロップ３４の出力状態
はフリップフロップ３７によりクリアされる。このフリ
ップフロップ３７は、オアゲート３５を通過したアクセ
ス要求信号ＡＲＳＩまたは後述する待機解除制御回路１
００から発生される解除信号ＫＳ１によりセットされ、
かつオアゲート３６を通過した他の各ＣＰＵＩ　ｂ〜１
ｄから発生されるアクセス要求信号ＡＲＳ２〜ＡＲＳ４
によりリセットされる。

待機時間判定回路６０ａは、第４図に示す如くＣＰｏｌ
ａからデータバスＤＢを介して供給された待機時間の基
準値をアンドゲート６２から出力される信号のタイミン
グに同期してラッチ回路６３でラッチし、かつ上記アー
ビタ３０ａから待機信号ＷＴＩが出力されている間にア
ンドゲート６６を通過した分周器６５の出力クロックを
カウンタ６７で計数する。そして、このカウンタ６７の
計数値を上記ラッチ回路６３でラッチされている待機時
間の基準値と比較器６４で比較し、計数値が基準値より
も大きくなったときに比較器６４から出力される信号を
フリップフロップ６８を介して待機時間超過信号ＨＳＩ
として出力する。尚、シフトレジスタ６９、アンドゲー
ト７０およびオアゲート７１からなる回路は上記カウン
タ６７の計数値が基準値を越えたときにカウンタ６７の
計数値をクリアするためのカウンタクリア回路であり、
またシフトレジスタ７３、オアゲート７２およびアンド
ゲート７４からなる回路は他の待機時間判定回路６０ｂ
〜６０ｄから待機時間超過信号Ｈ３２〜ＨＳ４が発生さ
れた時点で上記フリップフロップ６８による待機時間超
過信号ＨＳＩの出力をクリアする信号クリア回路である
。

優先順位決定回路８０は、第５図に示す如くデジタルマ
ルチプレクサ８１と、このデジタルマルチプレクサ８１
の出力信号ＰＲＩ〜ＰＲ４をラッチするラッチ回路８２
と、このラッチ回路８２のラッチ出力をエンコードする
プライオリティエンコーダ８３と、上記ラッチ回路８２
でラッチされている信号をリセットするラッチリセット
回路８４と、第６図に示すアクセス信号発生回路８５と
から構成される。

このうちデジタルマルチプレクサ８１は、各アービタ３
０ａ〜３０ｄから発生されるアクセス要求信号ＡＲ３Ｉ
〜ＡＲ８４を上記待機時間判定回路６０ａ〜６０ｄから
発生される待機時間超過信号Ｈ８Ｉ〜ＨＳ４に従って優
先順位の高い順に並べ変えるもので、上記待機時間超過
信号Ｈ８Ｉ〜Ｈ８４の出力状態に応じた情報Ｅ　Ｓ　ａ
　−Ｅ　Ｓ　ｃを発生するプライオリティエンコーダ８
６と、このプライオリティエンコーダ８６から発生され
る待機時間超過情報Ｅ　Ｓ　ａ　−Ｅ　Ｓ　ｃに従って
アクセス要求信号ＡＲＳ１〜ＡＲＳ４を選択してＰＲＩ
〜ＰＲ４として出力する４個のセレクタ８７１〜８７４
とから構成される。またラッチリセット回路８４は、各
アクセス要求信号ＡＲ８Ｉ〜ＡＲ８４を一時ラッチする
４個のフリップフロップ８８１〜８８４と、これらのフ
リップフロップ８８１〜８８４のラッチ出力を通過させ
るオアゲート９１と、このオアゲート９１を通過した信
号を後述する待機解除制御回路１００から出力されるア
クセス終了信号ＪＳＩに同期してリセット信号として出
力させるアンドゲート９２とから構成される。さらにア
クセス信号発生回路８５は、上記プライオリティエンコ
ーダ８３から出力されるアクセス順位情報Ｐ　ａ　−Ｐ
　ｃに応じてセレクタ５０のセレクト信号ＡＲ８Ｉ’〜
ＡＲＳ４’を発生するもので、上記アクセス順位情報を
デコードするデコーダ８９と、上記待機時間超過情報Ｅ
Ｓａ−ＥＳｃに従ってアクセス優先順位が１位のＣＰＵ
に対応するアクセス要求信号ＡＲ３Ｉ’〜ＡＲＳ４’を
出力する４個のセレクタ９０１〜９０４とから構成され
る。

尚、第１表、第２表および第３表はそれぞれ上記プライ
オリティエンコーダ８３，８６、各セレクタ８７１〜８
７４，９０１〜９０４およびデコーダ８９の真理値表で
ある。

第１表第２表　　　　　第３表一方待機解除制御回路１００は、各ＣＰＵ１ａ〜１ｄ毎
に設けられたアクセス終了信号発生回路１０１と、これ
らの回路１０１から出力されたアクセス終了信号Ｊ３１
〜ＪＳ４および解除信号ＬＳ１〜ＬＳ４をそれぞれ通過
させるオアゲート１０２と、前記優先順位決定回路８０
のプライオリティエンゴーダ８６から出力された待機時
間超過情報ＥＳａ−ＥＳｃを入力しデコードするデコー
ダ１０３と、解除信号発生回路１０４と、この解除信号
発生回路１０４の各フリップフロップ１０６〜１０９を
クリアするクリア回路１０５とから構成される。このう
ち解除信号発生回路１０４は、４個のフリップフロップ
１０６〜１０．９を有し、上記デコーダ１０３から出力
される待機時間超過情報ＥＳａ−ＥＳｃおよび前記アー
ビタ３０ａ〜３０ｄから出力される待機信号ＷＴ１〜Ｗ
Ｔ４の発生状態に従って、待機中のＣＰＵの待機状態を
解除するための解除信号ＬＳ１〜ＬＳ４．ＫＳ１〜ＫＳ
４を発生するものである。

また、セレクタ５０は各ＣＰ　Ｕ　１　ａ　〜ＣＰ　Ｕ
ｌｄから発生されるリード信号ＲＳおよびライト信号Ｗ
Ｓを択一的に共有メモリ２に供給するもので、第７図に
示す如く上記優先順位決定回路８０から出力される選択
制御信号ＡＲ８Ｉ’〜ＡＲ３４’　に従って動作する４
つの双方向ゲート回路により構成される。

次に、以上のように構成された装置の動作を説明する。

尚、ここでは第９図に示す如＜　ＣＰＵ１ａが共有メモ
リ２をアクセスしている間にＣＰＵ１ｂおよびＣＰＵＩ
　ｃがそれぞれアクセス要求ＡＲを発した場合を例にと
って説明する。

この状態ではアービタ３Ｑｂ、３０ＣはＣＰＵ１ａ、ｌ
ｂに対し待機信号ＷＴ２．ＷＴ３を出力しており、これ
によりＣＰＵ１ａ、ｌｂはそれぞれ待機状態になってい
る。また、このとき待機時間判定回路６０ｂ、６０Ｃは
それぞれＣＰＵ１ｂ。

１ｃの待機時間を計時するとともに、この計時時間が基
準値を越えたか否かを監視している。尚、このとき優先
順位決定回路８０で設定されているアクセス優先順位は
、ＣＰＵ１ａ＞ＣＰＵ１ｂ＞ＣＰＵ１ｃ＞ＣＰＵ１ｄで
あるとする。

さて、この状態でＣＰＵ１ｃの累積待機時間が基準値を
越え、これにより待機時間判定回路６０ｃから第９図の
ように待機時間超過信号Ｈ８３が発生されたとすると、
優先順位決定回路８０のデジタルマルチプレクサ８１の
出力ＰＲＩ。

ＰＨ１，ＰＨ１，ＰＨ１がそれぞれＡＲ８３゜ＡＲ３４
，ＡＲＳｌ、ＡＲ８２に変化する。ここで、上記ＰＲＩ
〜ＰＲ４はＰＲＩが最も優先順□位が高＜ＰＨ１が最も
優先順位が低くなるように設定されている。このため、
上記デジタルマルチプレクサ８１によりアクセス要求信
号ＡＲＳ３が優先順位第１位に変更されたことになる。

そして、この優先順位が変更された各アクセス要求信号
ＡＲＳ３〜ＡＲＳ２は、ＣＰＵ１ａによる共有メモリ２
のアクセスが終了して待機解除回路１００のアクセス終
了信号発生回路１０１からアクセス終了信号ＪＳＩが発
生された時点でラッチ回路８２でラッチされ、プライオ
リティエンコーダ８３を経てアクセス信号発生回路８５
に供給される。そして、このアクセス信号発生回路８５
のセレクタ９０３から“Ｌ”レベルのアクセス要求信号
ＡＲＳ３’が出力され、この結果セレクタ５０の対応す
る双方向ゲートが導通してＣＰＵ１ｃのリード信号Ｒ８
またはライト信号ＷＳが共存メモリ２に供給される。ま
た、同時に待機解除制御回路１００から待機解除信号Ｋ
Ｓ３が発生されてアービタ３０ｃのフリップフロップ３
４がクリアされ、これにより待機信号ＷＴ３がオフとな
ってＣＰＵＩ　Ｃは待機状態を解除されアクセス動作を
開始し、またバッファゲート４Ｃがゲート開成状態にな
る。しかして以後共有メモリ２は第９図に示すようにＣ
ＰＵ１ｃによりアクセスされる。

以後同様に、待機中の各ＣＰＵは待機時間判定回路６０
ａ〜６０ｄによりそれぞれその待機時間の累積値が計数
され、この計数値が基準値を越える毎に優先順位決定回
路により共有メモリ２に対するアクセス優先順位が変更
される。そして、アクセス中のＣＰＵのアクセスが終了
した時点て上記優先順位決定回路８０で設定された優先
順位第１位のＣＰＵが選択され、共有メモリ２をアクセ
ス可能となる。

このように本実施例であれば、各ＣＰＵ１ａ〜１ｄ毎に
待機時間を計時し、この計時時間が基準時間を越えた場
合にそのＣＰＵのアクセス優先順位を上位に変更して共
有メモリ２をアクセスさせるようにしたので、ＣＰＵ１
ａ〜ｌｄ間の待機時間が均一化されてこの結果システム
の作業効率を高めることができる。

尚、本発明は上記実施例に限定されるものではなく、例
えばＣＰＵの数や待機時間計時手段、待機時間判定手段
および優先順位変更手段の構成等についても、本発明の
要旨を逸脱しない範囲で種々変形して実施できる。

［発明の効果］以上詳述したように本発明によれば、複数の各プロセッ
サ毎に共有メモリに対するアクセス待機時間を計時する
待機時間計時手段と、この待機時間計時手段により計時
されたアクセス待機時間が基準時間を超えたか否かを判
定する待機時間判定手段と、優先順位変更手段とを設け
、この優先順位変更手段により、上記待機時間判定手段
でアクセス待機時間が基準時間を超えたと判定された場
合に対応するプロセッサのアクセス優先順位を高い方向
へ変更するようにしたことによって、各プロセッサのア
クセス待機時間を均一化することができ、これによりプ
ロセッサ間の実行効率の不均衡を低減してシステムの動
作効率の向上を図り得るマルチプロセッサシステムのメ
モリアクセス方式を提供することができる。

【図面の簡単な説明】

第１図は本発明のメモリアクセス方式の構成を示す機能
ブロック図、ｍ２図乃至第９図はそれぞれ本発明の一実
施例におけるメモリアクセス方式を説明するためのもの
で、第２図は同方式を適用したマルチプロセッサシステ
ムの回路ブロック図、第３図はアービタの回路構成図、
第４図は待機時間判定回路の回路構成図、第５図および
第６図はそれぞれ優先順位決定回路の回路構成図、第７
図はセレクタの回路構成図、第８図は待機解除制御回路
の回路構成図、第９図は動作説明に使用するタイミング
図、第１０図は従来のメモリアクセス方式を適用したマ
ルチプロセッサシステムの構成を示す回路ブロック図で
ある。Ａ・・・待機時間計時手段、Ｂ・・・待機時間判定手段
、Ｃ・・・優先順位変更手段、１ａ〜１ｄ・・・ＣＰＵ
。２・・・共有メモリ、４８〜４ｄ・・・バッファゲート
、３０ａ〜３０ｄ・・・アービタ、５ｏ・・・セレクタ
、６０ａ〜６０ｄ・・・待機時間判定回路、６４・・・
待機時間判定用の比較器、６７・・・待機時間計時用の
カウンタ、８０・・・優先順位決定回路、８１・・・デ
ジタルマルチプレクサ、８２・・・ラッチ回路、８３゜
８６・・・プライオリティエンコーダ、８４・・・ラッ
チリセット回路、８５・・・アクセス信号発生回路、１
００・・・待機解除制御回路、１０１・・・アクセス終
了信号発生回路、１０２・・・オアゲート回路、１０３
・・・デコーダ、１０４・・・解除信号発生回路、ＡＢ
・・・アドレスバス、ＤＢ・・・データバス、Ｒ８・・
・リード信号、ＷＳ・・・ライト信号、ＡＲ・・・アク
セス要求、ＷＴＩ〜ＷＴ４・・・待機信号、ＡＲＳＩ〜
ＡＲ３４・・・アクセス要求信号、ＡＲ８１′〜ＡＲＳ
４’・・・優先順位変更後のアクセス要求信号、Ｈ３Ｉ
〜ＨＳ４・・・待機時間超過信号、ＪＳ１〜ＪＳ４・・
・アクセス終了信号、ＫＳＩ〜Ｋ　Ｓ　４１９．待機解
除信号。出願人代理人　弁理士　静圧武彦基準時間第１図第３図第４図第５図　　８２

Claims

【特許請求の範囲】

複数のプロセッサと共有メモリとを有し、この共有メモ
リの非アクセス中は先着主義で各プロセッサのアクセス
を受付け、かつ共有メモリのアクセス中に複数のプロセ
ッサからアクセス要求が発生した場合はこれらのプロセ
ッサを共有メモリのアクセスが終了するまで待機させ、
アクセス終了後に予め定められたアクセス優先順位に従
って順にアクセスさせるマルチプロセッサシステムのメ
モリアクセス方式において、前記各プロセッサ毎に前記
共有メモリに対するアクセス待機時間を計時する待機時
間計時手段と、この待機時間計時手段により計時された
アクセス待機時間が基準時間を超えたか否かを判定する
待機時間判定手段と、この待機時間判定手段によりアク
セス待機時間が基準時間を超えたと判定された場合に対
応するプロセッサのアクセス優先順位を高い方向へ変更
する優先順位変更手段とを具備したことを特徴とするマ
ルチプロセッサシステムのメモリアクセス方式。