JPS63237436A

JPS63237436A - 半導体集積回路装置の配線方法

Info

Publication number: JPS63237436A
Application number: JP62070368A
Authority: JP
Inventors: Tamotsu Hiwatari; 樋渡　有
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-03-26
Filing date: 1987-03-26
Publication date: 1988-10-03
Also published as: US4910680A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、ビルディング・ブロック方式或いはジェネラ
ル・セル方式の半導体集積回路装置において、回路ブロ
ック間の結線経路をコンピュータを用いた自動配線処理
により決定する配線方法に関する。

（従来の技術）ビルディグ・ブロック方式或いはジェネラル・セル方式
の半導体集積回路装置は、論理機能や記ｆｆｉ機能の回
路を一般的には矩形をなす回路ブロックと称される領域
に構成し、複数の回路ブロックをチップ内に配置して、
各回路ブロック間を配線することにより所望の回路動作
を得るものである。回路ブロックとしては、ＲＡＭ／Ｒ
ＯＭ。

ＰＬＡ、ＡＬＵ、ＣＰｔＪ或いはポリセルで構成される
ものを自由に取扱うことができる。この方式により、複
雑且つ大規模な回路システムを比較的簡単に半導体集積
回路装置として実現できる。

第７図は一般的なビルディング・ブロック方式或いはジ
ェネラル・セル方式による半導体集積回路チップの概略
構成を示す。チップ上は、素子領域である複数の回路ブ
ロック１１、各回路プロツり間にある配線領域１２、お
よび周辺に設けられた入出力回路領域１３に分けられて
いる。配線領域１２は各回路ブロック１１の入出力端子
間の結線を行う配線を設ける領域である。配線には通常
２層の金属配線が用いられ、横方向く水平方向）と縦方
向（垂直方向）にそれぞれ別の屑が割当てられる。この
様な半導体集積回路装置において、コンピュータを用い
た自動配線処理により配線レイアウトを決定するときは
、配線領域１２の面積を最小にし、また各配線長を最小
にすることが目的となる。その様な自動配線手法として
は、迷路法や配線探索法によるものと、配線領域を複数
のチャネルに分割して各チャネル毎に配線を決定してい
くチャネル配線法を利用するものが代表的である。前者
は、配線領域をチャネルに分割する必要がなく、また直
角多角形状の回路″ブロックにも容易に対応できるが、
未配線が生じたり、多大の計算処理時間を必要とすると
いう難点がある。これに対し、後者のチャネル配線法に
よるものは、殆ど１００％の配線率が達成できるという
利点を有する。但しこの手法では、各チャネルを一定の
順序に従って独立に配線処理していくために、チャネル
とチャネルが交差する領域に、配線に右折に租用されな
い領域が残り、その結果として集積度を効率的に上げる
とかできない、という難点があった。特に、チップ周辺
に設けられた入出力回路領域と内部ブロックの間の配線
領域において、チャネルが交差する領域に、配線に有効
に使用されない領域が生じ、そのため、周辺の入出力回
路ブロックが所望の位置に配置できず、結果的にチップ
サイズの増大を招く難点があった。このチャネル配線法
の問題点を第２図、第３図、及び第４図を用いてより具
体的に説明する。

第２図は、一般的なビルディング・ブロック方式或いは
ジェネラル・セル方式による回路ブロックの配置と配線
領域のチャネルへの分割を示したものである。図では、
回路ブロック１〜３及び入出力回路ブロック４〜７に対
し、配線領域を０１〜Ｃ６のチャネルに分割している。

チャネル配線法を用いて配線する手法では、この様な複
数のチャネルＣ１〜Ｃ６をそれぞれ配線することでブロ
ック間の結線が実理される。但しこのとぎ、複数のチャ
ネルを配線処理していく順番は自由ではなく、順序制約
がある。これは、チャネル配線法の次のような性質、即
ち“上下（左右）辺の位置の定まった端子と左右（上下
）辺の位置不確定の端子を、水平、垂直方向の線分で配
線し、配線チャネルの幅（トラック数）および位置不確
定の端子の位置は配線終了後に決定される”という性質
のためである。例えば、第２図において、チャネルＣ４
を考えると、破線で示された短辺上の幹線引き出し位置
は前もって固定されている訳ではなく、このチャネルＣ
４の配線処理後に決定される。従ってこのチャネルＣ４
の破線で示した短辺を共有するチャネルＣ３或いはＣ５
は、チャネルＣ４の配線処理後に処理されるべきであり
、この順序が逆になることは許されない。この様な順序
制約を表現するために、順序制約グラフが用いられる。

第３図は、第２図のチャネルＣ１〜Ｃ６の順序制約グラ
フを示している。図の矢印が、チャネルの配線処理の順
序付けを表現している。矢印で示される順序が逆転しな
い範囲では、いずれのチャネルを先に配線処理するかは
自由である。即ち、チャネルＣ１とＣ６はいずれが先で
もよい。同様＋＋にチャネルＣ２とＣ５はいずれが先でもよい。具体的に
は例えば、Ｃ４→Ｃ３→Ｃ１→Ｃ６→Ｃ２→Ｃ５のよう
な順序で配線処理を行う。

ところが、先に述べた理由により、チャネルＣ２，Ｃ５
の短辺がブロックに接することは、チャネル配線法の範
囲では矛盾があるため、実際には第２図の様な配線領域
のチャネルへの分割は不可能である。第２図では、チャ
ネルＣ２，Ｃ５の短辺がブロック４、ブロック５に接し
ているからである。従って、現実的には、第４図の様な
配線領域のチャネルへの分割のみが許容される。しかし
、第４図では、チャネルＣ１，Ｃ６とチャネルＣ２，Ｃ
５の交差部より具体的にはチャネルＣＩ。

Ｃ６の長辺とチャネルＣ２，Ｃ５との境界部に無駄な領
域が生じることが避けられない。このため、入出力回路
ブロック６．７が所望の位置に配置できずチップサイズ
増大が避けられない。

（発明が解決しようとする問題点）以上のように、従来のチャネル配線法では、／配ｔＭ領
域の利用効率が悪く、特に周辺入出力回路部と内部ブロ
ックとの間の配線領域の面積が増大し、チップの集積度
を十分に上げることができない、という問題があった。

そこで本発明は、この様な問題を解決したチャネル配線
法に基づく手法による半導体集積回路装置の配線方法を
提供することを目的とする。

［発明の構成］（問題点を解決するための手段）本発明は、チャネル配線法により各チャネルに対して順
次配線処理を行って各回路ブロック間の結線を行うに際
し、まず内部ブロック間のチャネルに対しては、従来手
法の様に配線処理の順序制約に従って、順次配線処理を
実行する。この後、残る周辺入出力回路ブロックと内部
ブロックの間の４個のチャネルに対しては、各々に独立
に配線処理を施すのではなく、２個の縦方向のチャネル
′及び２個の横方向のチャネルを、チャネル交差部分を
支点として、１次元に展開して疑似的に１個のチャネル
に構成して、このチャネルに対−じてチャネル配線処理
を行う。そしてこの配線処理後に、配線結果と共にもと
もとの２次元の配線領域に復する処理を行い４個のチャ
ネルに再構成する。

（作　用）本発明によれば、従来のチャネル配線法を基本としなが
ら、周辺入出力回路ブロックと内部ブロックとの間の配
線領域については、４個のチャネルに分割して独立に配
線処理を行うのではなく、１次元に展開して１個のチャ
ネルとしてチャネル配線処理を行うため、チャネル交差
部分での配線の最適化が実現し易い。これによりこの配
線領域の効果的な利用が可能となる。また、上記作用に
より入出力回路ブロックが所望の位置に配置°できるた
め、結果的にチップサイズの縮少、集積度の向上が可能
となる。

（実施例）以下、本発明の詳細な説明する。

第２図は、ビルディング・ブロック方式或いはジェネラ
ル・セル方式による回路ブロックの配置と配線領域のチ
ャネルへの分割例を示したものである。図では、内部の
回路ブロック１〜３及び外周部の入出力回路ブロック４
〜７に対して、配線領域をＣ１〜Ｃ６のチャネルに分割
している。先に説明したように、複数のチャネルを配線
処理していく順番は自由ではなく、順序制約がある。具
体的には例えば、Ｃ４→Ｃ３→Ｃ１→Ｃ６→Ｃ２→Ｃ５
のような順序で配線処理を行なうのが従来技術である。

これに対して、本発明では、入出力回路ブロックと内部
ブロックに挾まれた４つのチャネルＣ１゜Ｃ６，Ｃ２，
Ｃ５を１次元に展開して疑似的に１個のチャネルを形成
し、そのチャネルに対して配線処理を行ない、処理後に
本来の４個のチャネルＣ１，Ｃ６，Ｃ２，Ｃ５で構成さ
れた２次元の配線領域に配線結果を伴って復する処理を
行う。つまり、本発明では、チャネルの配線段階が以下
の４段階で構成され、この順序で処理される。

（１）内部ブ［Ｉツク間のチャネルに対して、配線処理
の順序制約に従って、順次チャネル配線処理を行う。

（２１（１）の配線処理が終了した内部ブロックと入出
力回路ブロック間のリング状の配線領域を１次元の帯状
の配線領域に展開して、この形状でのチャネル配線用デ
ータを作成する。

（３）　　（２）で生成した疑似的な１次元のチャネル
に対して、チャネル配線法に基く手法で配線処理を行な
う。

（４）　　（３）の配線結果をもとの２次元の配線領域
の結果に変更して登録する。

上記４段階からなる本発明の配線処理手法で重要なこと
は、ビルディング・ブロック方式或いはジェネラル・セ
ル方式において配線領域をチャネルへ分割したとき、チ
ャネル配線の処理順序の制約は、必ず周辺入出力回路ブ
ロックに面する４つのチャネルが最後に処理されること
である。即ち、本発明での上記の第１段階（１）から第
２段階（２）以後へ進む処理フローは、一般的なチャネ
ル配線法での順序制約と抵触することがない。

第１図は、上述の４段階からなる配線処理のフローチャ
ートである。スタート後、先ず内部ブロック間の全ての
チャネルが配線終了したか否かの判定を行う（Ｊｌ）。

未配線のチャネルがあれば、それらの中から順序制約を
満たすチャネルの取出しを行う（Ｊ２）。このステップ
Ｊ２で取出されたチャネルを例えばＡとする。次に、チ
ャネルＡの配線処理を行う。（Ｊ２　）、　　（Ｊｌ　
）を内部ブロック間のチャネルの全てについて行う。こ
れが、前記（１）の処理である。その侵、配線処理の終
了した内部プロツクと周辺入出力回路ブロックの間の配
線領域を１個のチャネルに展開する処理を行う（Ｊ４）
。第５図により、このステップ（Ｊ４）の処理を具体的
に説明する。第５図（ａ　）において■が内部ブロック
、Ｂ１．Ｂ２．８３．８４が周辺入出力回路ブロックで
あり、その間の配線領域がチャネルＴ、Ｂ、Ｌ、Ｒに分
割されているものとする。まず、第５図（ｂ）に示すよ
うに、チャネルＴ、Ｂ、Ｌ、Ｒの境界を内部ブロックと
周辺入出力回路ブロックの頂点を結ぶ線分に変更し１、
次に、周辺入出力回路ブロックをＢ３→Ｂ４→Ｂ１→Ｂ
２の順序で次々に展開する。同時に、チャネルＢ＝、Ｒ
−，Ｔ−，Ｌ”を、変更された境界線で切り開いて展開
して、第５図（Ｃ）に示すような、４個のチャネルＢ′
、Ｒ＝、Ｔ′、Ｌ−を横にすき間なく並べた領域を構成
する。第５図（Ｃ）で一点鎖線で囲まれた領域が、新し
く構成された疑似的な１次元のチャネルＣである。従っ
て、チャネルＣの上辺には、左から順に内部ブロック■
の下辺、右辺、上辺、左辺の端子が設置され、同様にチ
ャネルＣの下辺には、左から順に周辺入出力回路ブロッ
クＢ３．８４．８１．８２の端子が設置される。

このチャネルＣに対して、チャネル配線を行う（Ｊｓ　
）。（Ｊｓ　）のステップでは、通常のチャネル配線に
若干の変更を加えて処理を行なう。この後、チャネルＣ
の配線処理結果を、第５図（ａ　）の状態のチャネルＴ
、Ｌ、Ｂ、Ｒの配線結果に変更し登録しくＪｓ）、ブロ
ック間の全ての配線終了（ＥＮＤ）となる。

第６図は、本発明による配線法の具体的な実施例とその
効果を説明するための図である１勇６図（ａ　）は、内
部ブロック間のチャネルの配線が終了した段階での、内
部ブロックと入出力周辺回路ブロックの同の配線領域の
配線要求の一例を示している。図において、１．２．・
・・、８はネット名（信号名）を表わす。つまり、同一
番号を持つ端子間に結線要求がある。また、図において
、Ｔ。

Ｂ、Ｌ、Ｒはチャネル境界を前述のように、内部ブロッ
クと周辺入出力回路ブロックの頂点を結ぶように変更し
た、この配線領域を構成する４つのチャネルである。第
６図（ｂ　）は、第１図の処理フローのステップ（Ｊ４
）で構成される疑似的なチャネルＣを示している。チャ
ネルＣは、チャネルＢ、Ｒ，Ｔ、Ｌをこの順序で次々に
時計逼りに回転させて展開して構成されたものであり、
第６図＜ａ　＞の周辺入出力回路ブロック８１．Ｂ２゜
８３、Ｂ４の頂点Ｐ１．Ｐ２．・・・、Ｐ８は、第６図
（ｂ）のＰｌ、Ｐ２．・・・、Ｐ８に写される。同様に
、第６図（ａ　）の端子１，２．・・・、８もチャネル
Ｃの上下辺の端子として、第６図（ｂ）に示される位置
に写される。また、第６図（ｂ）で２点ＩＩＩで示した
線分が、幹線の設置できる位置（トラック）である。し
かし、図においてＢとＲｌＲとＴ１及びＴとＬの間に挾
まれた逆三角形状の領域「は、チャネルＣをもとの４個
のチャネルに復したときには配線領域には含まれておら
ず、一種の仮想的な配線領域として扱われる。次に、第
６図＜Ｃ＞は、第６図（ｂ　）のチャネルＣの結線要求
に対してチャネル配線処理を行った結果を示す図であり
、第１図の処理フローのステップ（Ｊｓ）に対応する。

ここでの配線処理は、はぼ通常のチャネル配線法による
処理で十分である。

ただし、前述の仮想的配線領域ｒを含むため、１）領域
ｒ内での幹線分割は許容しない。２）ネットが必要とす
る幹線の範囲が領域「を完全に含むとき以外は、ｒに幹
線を割りつけることを許容しない、の２点を制限条件と
してつけ加えれば良い。最後に、第６図（ｄ　）は、第
６図（Ｃ）で得られたチャネルＣの配線結果をもともと
の配線領域の結果に復したものであり、第１図処理フロ
ーのステップ（Ｊ６）に対応する。

以下、この結果に従いへ１等で配線を設ける。

こうして、この実施例によれば、周辺入出力回路ブロッ
クと内部ブロックとの間の配線領域を効果的に使用した
配線が可能となる。そして無駄な配線領域が少なくなり
、半導体集積回路の集積度向上が図れる。

なお、本発明は上記した実施例に限られるものではなく
、その趣旨を逸脱しない範囲で種々変形して実施するこ
とができる。

［発明の効果］以上述べたように本発明によれば、高速処理が可能なチ
ャネル配線法を基本として、周辺入出力回路ブロックと
内部ブロックとの間の配線領域については、４個に分割
されたチャネルを１個のチャネルに展開してチャネル配
［１法を施すことにより、ビルディング・ブロック方式
或いはジェネラル・セル方式の半導体集積回路チップの
集積度向上を図ることができる。

【図面の簡単な説明】

第１図は、本発明の処理フローを示す図、第２図は、ビ
ルディング・ブロック方式或いはジェネラル・セル方式
による回路ブロックの配置と配線領域のチャネル分割例
を示す図、第３図は、第２図のチャネルの配線処理の順
序制約グラフを示す図、第４図は第２図の実際のチャネ
ル配線処理時の回路ブロックの配置と配線領域のチャネ
ル分割例を示す図、第５図（ａ）〜（ｂ）は、本発明の
特徴とする周辺入出力回路ブロックと内部ブロックとの
間の配線領域を４個のチャネルから１個のチャネルへ展
開、統合する概念を示す図、第６図（ａ　）〜（ｄ　）
は、上記１個のチャネルでの配線例を示す図、第７図は
ビルディング・ブロック方式或いはジェネラル・セル方
式の半導体集積回路の一般的な構成を示す図である。１．２．３・・・内部回路ブロック、４，５，６゜７・
・・入出力回路ブロック、ＣＩ、Ｃ２，Ｃ３，・・・Ｃ
６・・・チャネル、■・・・内部回路ブロック、Ｂｌ。Ｂ２．Ｂ３．Ｂ４・・・入出力回路ブロック、Ｔ、Ｂ。Ｌ、Ｒ・・・チャネル。出願人代理人　弁理士　鈴　江　武　彦第１図１、事件の表示特願昭６２−７０３６８号２、発明の名称半導体集積回路装置の配線方法３、補正をする省事件との関係　　特許出願人＜　３０７＞　　株式会社　東芝４、代理人昭和６２年１０月２７日６、補正の対象明ｆａ占の図面の簡単な説明の欄７、Ｍ正の内容

Claims

【特許請求の範囲】

半導体基板に複数の回路ブロックを配置し、各回路ブロ
ック間の配線領域を複数のチャネルに分割して、コンピ
ュータを用いたチャネル配線法により各チャネルに対し
て順次配線処理を行って各回路ブロックの入出力端子間
の結線を行う配線方法において、チップ外周部に存在す
る周辺入出力回路ブロックと配線処理終了済の内部ブロ
ックとの間の複数のチャネルに対しては、これを展開し
て１個のチャネルを構成し、このチャネルに対して配線
処理を行つた後に、配線結果を伴つて、本来の複数のチ
ャネルに復する処理を行うことを特徴とする半導体集積
回路装置の配線方法。