JPS63214804A - Ｐｌｃ用プロセツサ及びｐｌｃ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〕 本発明は論理演算を実行するＰＬＣ（プログラマブル・
ロジック・コントローラ）用のプロセッサ及びＰＬＣに
関し、特に不要な論理演算を省略することにより、処理
を高速化したＰＬＣ用プロセッサ及びＰＬＣに関する。

〔従来の技術〕

ＰＬＣ（７”ログラマブル・ロジック・コントローラ）
はＰＣ（プログラマブル・コントローラ）とも呼ばれ、
工作機械、生産機械に広く使用されている。

ＰＬＣにおいては、従来ハードウェアのリレーを使用し
て論理を組んで゛いた歴史的理由により、ラダーダイヤ
グラムと称する論理表現が広く使用されている。このラ
ダーダイヤグラムは従来のハードウェアのリレーを使用
していた技術者にとって、設計及び表現が慣れ親し−ん
だものであり、又、論理が見易いので、マイクロプロセ
ッサを使用したＰＬＣシステムでも広く使用されて゛い
る。

一方、マイクロプロセッサを使用したＰＬＣはマイクロ
プロセッサ等の能力の向上により、また制御対象の複雑
高度化に伴い、より多数の命令ステップを処理するよう
になってきており、さらにこの処理を制御対象が要求す
る時間ないにリアルタイムで処理しなければならない。

従って、ＰＬＣでの高速処理が一層望まれている。

ラダーダイヤグラムの例を第６図に示す。図において、
６０はラダーダイヤグラム図である。ＡｌＢ、、Ｃ，Ｄ
、Ｅ、、Ｆ、Ｇ、Ｈは論理的なリレーの接点を表す。６
１は論理的リレーのコイルを表す。

このようなラダーダイヤグラムの処理は以下のような、
論理処理を行う。

ＲＤ　　　　　　　　Ａ　　（１） ＡＮＤ　−ＮＯＴ　　　　Ｂ　　　（２）ＡＮＤ　　　
　　　　　　Ｃ（３） ＡＮＤ−ＮＯＴ　　　　Ｄ　　　（４）ＡＮＤ　　　　
　　　　　　Ｅ　　　（５）ＯＲＦ　　　（６） ＯＲ−ＮＯＴ　　　　　Ｇ　　　（７）ＡＮＤ　　　　
　　　　　Ｈ（８） ＷＲＴ　　　　　　　　　Ｙ　　　（９）従って、各命
令の平均処理時間をｔとすると、合計９ｔの時間を必要
とする。このために処理を高速化するためには、処理時
間ｔをより小さくすることで対処していた。勿論、時間
ｔはマイクロプロセッサのハードウェア及びメモリ等に
よって決定され、それ以上処理速度を上げることはでき
ない。

〔発明が解、決しようとする問題点〕

しかし、これらのラダーダイヤグラムにおいては全ての
論理処理をしないでもよい場合が多い。

例えば第６図に示す例ではＡが論理“Ｏ”ならば、（１
）〜（５）までの論理演算は“Ｏ”であり、直ちに（６
）の演算にジャンプすることができる。

この結果（２）〜（４）までの論理演算をする必要はな
くなり、３を分の処理時間が省かれる。

逆に（１）〜（５）迄の論理演算の結果が論理“１′で
有ればＦ及びＧの値がいずれであっても、（６）及び（
７）の演算を行ってもその演算結果は論理“１”であり
、（６）、（７）の演算処理をする必要はなく、２を時
間の処理時間を省略することができる。

従って、ある所定の条件で不必要な論理演算を省略して
、必要な演算部分までジャンプすることにより、処理時
間を短縮することができる。但し、通常のプロセッサで
はジャンプするための判断命、令を実行するために、か
えって処理時間が増加する可能性もあり、常に処理時間
が短縮されるとは限らない。

本発明の目的は上記問題点を解決し、論理演算と同一命
令によって、論理演算の結果と次に実行すべき命令との
関係においてジャンプを実行するかどうかを判断するジ
ャンプ条件判断手段を有するプロセッサによって、不要
な論理演算を省略することにより、処理を高速化したＰ
ＬＣ用プコプロセッサＰＬＣを提供することにある。

〔問題点を解決するための手段〕 第１の本発明では上記の問題点を解決するために、第１
図に示すように、 論理演算を実行するＰＬＣ（プログラマブル・ロジック
・コントローラ）用のプロセッサにおいて、 論理演算を実行する論理演算手段（２）と、ジャンプを
禁止するジャンプ禁止手段（３）と、論理演算の結果と
それ以降に実行すべき命令との関係においてジャンプ命
令を実行するがどうかを判断するジャンプ条件判断手段
（４）と、前記ジャンプ禁止手段（３）からの条件と、
前記ジャンプ条件判断手段（４）からの条件とによって
論理演算後にジャンプ命令を実行するジャンプ命令実行
手段（５）と、 を有することを特徴とするＰＬＣ用プコプロセッサ）が
、 提供される。

第２の本発明によって、第１図及び第５図【示すように
、 ２個以上のプロセッサを有して、処理を実行するＰＬＣ
において、 論理演算を実行する論理演算結果（２）と、ジャンプを
禁止するジャンプ禁止手段（３）と、論理演算の結果と
それ以降に実行すべき命令との関係においてジャンプ命
令を実行するがどうがを判断するジャンプ条件判断手段
（４）と、前記ジャンプ禁止手段（３）からの条件と、
前記ジャンプ条件判断手段（４）からの条件とによって
論理演算後にジャンプ命令を実行するジャンプ命令実行
手段（５）と、 を有することを特徴とするＰＬＣ専用プロセッサ（′２
０）を有し、 前記ＰＬＣ専用プロセッサ（２ｏ）が論理演算処理を行
い、他の処理を他のプロセッサ（１ｏ）が行うように構
成したことを特徴とするＰＬＣが、提供される。

〔作用〕

第１の発明において、実行した命令の論理演算結果が論
理“１”であれば、それに続＜ＯＲ命令は省略すること
ができ、逆に論理演算結果が“０”で有ればそれに続＜
ＡＮＤ命令は省略することができる。そして、このよう
な判断手段を論理処理命令と同−命令内にプロセッサ自
身に設けることにより′、特別な判断処理命令を実行す
ることなく、不必要な命令を省略することにより、全体
の処理速度を早くすることができる。

第２の本発明においては、第１の発明のプロセッサを使
用して、このプロセッサを論理処理専用に使用して、他
の処理を他のプロセッサによって処理をさせることによ
り、より一層の処理速度の向上を図ることができる。

〔実施例〕

以下本発明の実施例を図面に基づいて説明する。

（１）プロセッサの構成 第１図は本発明の一実施例のプロセッサのブロック図で
ある。図において、ｌはプロセッサであり、論理演算手
段２、ジャンプ禁止手段３、ジャンプ条件判断手段４及
びジャンプ命令実行手段５からなる。

論理演算手段２は論理演算を処理し、ＡＮＤ。

ＯＲ，ＮＯＴ等の論理演算を行う、勿論論理演算以外の
数値計算等の機能を排除するものではない。

ジャンプ禁止手段３はジャンプしてもよいかどうかを判
断する０例えば、論理演算の結果を書込む書込命令（第
６図のＹに相当する命令で、５頁（９）の命令）の場合
は、省略することはできないので、このような命令の前
の命令では常にジャンプを禁止する。これは、Ｐ　Ｌ　
Ｏプログラムをアッセンブル又はコンパイルするときに
書込命令の前の命令にはジャンプ禁止の条件を付加する
ことにより行う。

条件判断手段４はジャンプすべきかどうかを判断する。

これは次の論理によってなされる。今、ある命令がＡＮ
Ｄ系の命令の前にあるとすると、この命令論理演算結果
が“Ｏ”のときは、次のＡＮＤ系命令をいくら実行して
もその論理演算結果は“Ｏ”であり、ＡＮＤ命令系の命
令は省略して、ＯＲ系の命令または、書込命令等までジ
ャンプする。ここで、ＡＮＤ系の命令と表現したのは、
単なるＡＮＤ命令のみでなく、Ｎ０Ｔ−ＡＮＤ　（第６
図の論理リレーＢに対応する命令）等の命令も含むこと
を意味する。逆にある命令の次にＯＲ系の命令がくる場
合は、この命令の論理演算結果が“１−の場合は次に続
＜ＯＲ系の命令をいくら実行してもその結果は論理“１
”であり、次のＡＮＤ系の命令または書込命令等まで命
令の実行を省略してジャンプすることができる。この判
断のために、ＰＬＣプログラムのアフセンプル又はコン
パイル等の処理時に必要な情報を命令のなかに組み込む
ようにしている。

ジャンプ命令実行手段５は上記のジャンプ禁止手段３か
らの条件とジャンプ条件判断手段４からの条件によって
ジャンプ命令を実行する。勿論上記の２つの条件が同時
にみたされた場合のみ、ジャンプ命令が実行される。条
件が満たされな−いときは直ちに次の命令に移る。ジャ
ンプすべき数は外部のメモリ６に記憶されている。

６はジャンプすべき命令数を記憶すべきメモリであり、
ジャンプすべき命令数を整数の形で記憶する。この数は
ジャンプ条件判断手段のところで述べた論理がそのまま
使用される。即ち、次に続く命令がＡＮＤ系の命令の場
合は次のＯＲ系または書込命令等がくるまでのＡＮＤ系
命令の数である。逆にＯＲ系の命令の場合は次のＡＮＤ
系の命令又は書込命令等が（るまでのＯＲ系の命令の数
である。

プロセッサ１はこれ以外にアドレスを選択するための信
号、データの入出力等の多数の機能を有するが、これら
の詳細については後述する。ここでは、本発明の特徴的
な部分の機能のみを述べたに過ぎない。

（２）プロセッサの命令形式 第２図に本実施例のプロセッサの命令形式を示す、命令
は２ワードで構成される。８は上位の１ワードであり、
命令コードを構成している。９は下位の１ワードであり
、命令オペランドを構成している。

命令コード８は図のような機能を有する。左からの４ビ
ツトは演算コードであり、例えばＡＮＤ。

ＯＲ等の命令を決める。

次の１ビツトはジャンプの可否を判断するビットであり
、＠１′″のときは条件によフてジャンプすることがで
き、“０”のときはジャンプが禁止されることを示す、
これは、読込命令（第６図のＡに相当する命令）及び書
込命令（第６図のＹに相当する命令）のように省略する
ことのできない命令がある。従って、この命令の前の命
令では、このビットを“Ｏ”にしてジャンプを禁止する
ようにする。このピントに“１″を書（か、“Ｏ″を書
くかは、ソースプログラムをオブジェクトプログラムに
変換するとき決定される。

次の１ビツトはジャンプ条件を決めるビットであり、次
に続く命令がＡＮＤ系の命令のときは“１′″ＯＲ系の
命令のときは“θ″とする。このビットの値をＱとし、
この命令を実行したときの論理演算結果をＳとすると、 Ｐ＝Ｑ−３＋Ｑ−３ のＰの値が“１”のときにジャンプを行い、“０′″の
ときにはジャンプを行わない。これは、先に述べたよう
に、次に続く命令がＡＮＤ系の命令のときには、演算結
果が“０′″のときはジャンプし、′１”のときはジャ
ンプしないという結果と一致する。逆に次に続（命令が
ＯＲ命令系の場合は“１″のときジャンプし、“０１の
ときジャンプしないとする条件を満たす、このビットも
ソースプログラムをオブジェクトプログラムに変換する
ときに決定される。

次の７ビツトはジャンプすべき命令数を示す。

この数は次に続く命令がＡＮＤ命令系の場合はその命令
に続＜ＡＮＤ系の命令の数であり、次に続く命令がＯＲ
命令系の場合はその命令につづくＯＲ命令系の数である
。この数もソースプログラムをオブジェクトプログラム
に変換するときに、命令の数をカウントして、決定され
る。

最後の４ビツトは処理すべきデータの対応するビットを
示す。本実施例ではデータは１ワード１６ビツトで構成
されており、論理演算すべき論理リレーは１ビツトのデ
ータとして表される。従って、該当するビットをこの４
ビツトで指定する。

命令オペランドは１ワード１６ビツトで構成され、これ
により処理すべきアドレスが指定され、かつ、対応する
ビットは先に述べた命令コードの末尾の４ビツトで指定
される。

このような命令体系を有するプロセッサによって、不必
要な論理条件を省略して、処理速度を早めることができ
る。また、ジャンプ条件、ジャンプ数等はオブジェクト
プログラムをソースプログラムに変換するときにアセラ
ンブラ又はコンパイラ等によって先にのべた条件によっ
て、自動的に処理できるので、プログラマの負担が増す
ことはない。

勿論このような構成のワード構成及びビット数はシステ
ムの大きさにより任意に設計変更で−きるものであり、
種々のワード構成、ビット割当を行うことができる。

（３）プロセッサのハードウェア構成 第３図に本実施例のプロセッサのハードウェア構成を示
す。図中の信号ラインに斜線と共に記載されている数値
はパスラインの内の何ビットを使用しているかを示す数
値である。例えば４はパスラインのうち４ビツトを使用
していることを表している。図において、２１は演算シ
ーケンス制御回路であり、プロセッサ全体のタイミング
の制御等をおこなう。

２２は命令コードラッチであって、第２図に示した命令
コード８をラッチする。２３は割込発生回路であり、命
令コードラッチにラッチされた演算コードがＡＮＤ、Ｏ
Ｒ等の論理演算コードでない場合、例えば特殊なサブル
ーチン等の場合は割込信号を出す。この割込信号は本実
施例のプロセッサ以外の汎用プロセッサ等に送られて、
このサブルーチン等を処理する。

２５はマルチプレクサ（ＭＵＸ）であり、命令コード８
　（第２図）の下４ビットから１ワード中の処理すべき
ピントを選択して、演算器へ送る。

２４は演算器であり、マルチプレクサ２５で選択された
ビットにたいして、命令コードラッチ２２からの演算コ
ードに従って論理演算を行う。

２６はアキュムレータであり、演算した結果を一時記憶
する。例えば、 ＲＤ　　　　Ａ　　（１０） ＡＮＤ　　　Ｂ　　（１１） の命令のようなどき、まずＡの内容をアキュムレータ２
６にストアし、次にＢの内容とシキュムレータ２６との
ＡＮＤ演算を行い、これをアキュムレータ２６にストア
するのである。

２７は命令オペランドラッチであり、命令オペランド９
（第２図）の内容をラッチして、これをマルチプレクサ
２９をとうして出力し、該当するアドレスを選択する。

２８はデータ置換回路であり、書込命令を実行するとき
に演算処理した１ビツトを他の演算しないビットと合成
して出力する。これは論理演算が１ビツトづつ処理する
のに伴い、他のビットはそのまま演算しない状態で読出
し、演算処理したビットと同時に該当するアドレスに書
込のである。

４０はアドレス生成回路であり、先に述べた論理演算処
理と次の命令との関連においてジャンプするためのアド
レスの制御を行う。この詳細については後述する。

２９及び３０はマルチプレクサであり、演算シーケンス
制御回路２１からのタイミング指令にもとすいてバスの
選択する。３１及び３２はそれぞれア２ドレスバスドラ
イブ回路及びデータバスドライブ回路である。

尚、演算シーケンス制御回路２１には外部の汎用プロセ
ッサが特殊サブルーチン等を実行する時にバスを使用す
る必要があるので、外部からのバス要求信号及びこれに
よって外部でバスが使用できるようになったことを知ら
せるバス開放信号とが設けられている。また、このプロ
セッサに接続されるメモリ等に対する続出、書込のため
のリード信号及びライト信号が設けられている。

このような構成によって、図示されていないメモリ等に
記憶された論理演算処理を処理するのである。

（４）アドレス生成回路 第４図にアドレス生成回路を示す０図において、４１は
排他的論理和回路（ＥＯＲ回路という）であり、一方の
入力にその実行命令の論理演算結果が入力される。他方
の入力にはジャンプ条件が入力される。この条件は「（
２）プロセッサの命令形式」で述べたように、次に続く
命令がＡＮＤ系命令の時は“１”ＯＲ系命令のときは“
０”である、そして、先に述べたようにＥＯＲ回路４１
の出力は Ｐ＝Ｑ−３＋Ｑ−３ であられされ、これが“１″のときジャンプする１つの
条件が満たされる。

４２はＡＮＤ回路であり、その人力は先の−ＥＯＲ回路
４１の出力であり、次の入力はジャンプ許容条件である
。これは続出命令、書込命令のように省略できないもの
があり、次に続く命令がこれらの命令の場合は常に“０
”になっており、ジャンプを禁止する。ジャンプタイミ
ングは第３図の演算シーケンス制御回路２１から出力さ
れるタイミング信号であり、この３つの条件が満たされ
るとＡＮＤ回路４２の出力は１′″となる。

４３はマルチプレクサであり、ＡＮＤ回路４２の出力が
“０”のときはデータ“ｌ”が選択されアドレスは１ア
ドレスづつカウントアツプされてい＜、ＡＮＤ回路４２
の出力が“１′″のときはジャンプ先オフセット（ジャ
ンプすべき命令数）が選択される。

４４は加算器であり、ジャンプしないときは前の命令の
アドレスに１がプラスされる。ジャンプするときは、マ
ルチプレクサ４３で選択されたジャンプ先オフセントが
選択されジャンプ数が前の命令のアドレスにプラスされ
、ジャンプが実行される。４５はマルチプレクサであり
、プリセットデータが加算される。４６はラッチであり
、演算された次のアドレスをラッチする。

このように、アドレス生成回路によって、ジャンプすべ
きアドレスが選択されるのである。

以上述べたようなプロセッサの構成によって、不必要な
論理演算を省略して、論理演算速度を向上させることが
できる。特に、ラダー形式の論理演算処理では、不必要
な論理演算が相当あり、その効果は少な（ない。

以上の説明では、ハードウェアでこのよな不要な論理演
算を省略して、構成する手段を述べたが、ソフトウェア
で同様な手段をとることもできる。

但し、ソフトウェアで処理する場合はジャンプすべき判
断命令が必要なために、省略できる命令ステップ数とジ
ャンプ判断のための命令数との比率によって、その効果
が左右される。

（５）ＰＬＣの構成 第５図に上記に述べたプロセッサを使用した本発明の一
実施例のＰＬＣのブロック図を示す。

図において、１０は汎用のプロセッサであり、通常使用
されているプロセッサであり、ＰＬＣ全体の制御及び論
理演算以外の数値計算、機能命令の処理等を実行する。

１１はＲＯＭであり、ＰＬＣ全体の制御プログラムが記
憶されており、このプログラムに従ってＰＬＣが制御さ
れる。

１２はＲＡＭであり、ＰＬＣ全体を制御するために必要
な書換可能なデータ、パラメータが記憶されている。

１３はプログラマであり、ＰＬＣが制御すべき対象、例
えば工作機械等を制御するためのプログラムを作成する
ための機器である。プログラマ１３は内部のプログラム
、データを表示するための表示装置及びプログラム、デ
ータ等を入力するための入力装置を有する。表示装置は
ＣＲＴ、液晶等が使用されている。入力装置はキーボー
ド、祇テープリーダ、カセットテープリーダ等が使用さ
れる。さらにプログラマ１３はこれらのデータを入力、
出力するためのソフトウェア等を含むように構成する場
合もある。このソフトウェアには入力されたソースプロ
グラムをオブジェクト形式にアセンブル又はコンパイル
する機能も有する。これらのソフトウェアはＲＯＭＩＩ
に含めて、汎用プロセッサ１０によって動作させること
もできるし、プログラマ１３の内部に専用のプロセッサ
を設けて実行することもできる。

１４は入出力回路であり、制御すべき外部とのインター
フェイスである。この入出力回路はさらに上位のホスト
コンピュータ、数値制御装置等とも結合される。

１５はバス要求回路であり、汎用プロセッサ１０と後述
の専用プロセッサとのバスの使用を制御するために使用
される。

２０は専用の第１図及び第２図で説明したプロセッサで
あり、専ら論理処理のみを実行する。汎用プロセッサｌ
Ｏからデータを専用プロセッサ２０に転送したい場合は
、汎用プロセッサ１０からバス要求回路１５にたいして
一１専用プロセッサ２０側のバスを使用するための要求
を送る。バス要求回路１５はこの要求を専用プロセッサ
２０におくり、専用プロセッサ２０はこの信号をうける
と自分の実行している命令が終了した時点で、バスを開
放して、汎用プロセッサ１０にバスを渡し、データを受
は入れる。また、専用プロセッサ２０は命令を実行中に
論理演算以外の命令がきた場合は、汎用プロセッサ１０
に対して割込をかけ、汎用プロセッサ１０にこの命令を
転送し、汎用プロセッサ１０側でこれを実行することが
できるように構成されており、これによって専用プロセ
ッサ２０は論理処理のみを高速に実行することができる
。

１６は専用プロセッサ２０が処理するためのプログラム
（ラダーダイヤグラム）を記憶するためのメモリであり
、ＲＯＭ又はパンテリバックアップされたＲＡＭを使用
する。最初にプログラムが完全でなく、ディバッグする
場合等では、プログラムはバッテリバックアップされた
ＲＡＭに記憶されて、修正される。ディバッグが終了し
て、プログラムが完成するとこのプログラムはＲＯＭに
書込んで使用する。

１７はＲＡＭであり、専用プロセッサ２０がメモリ１６
に記憶されたプログラムを実行するために必要なデータ
、又演算処理を実行すべき論理データが記憶されている
。

専用プロセッサ２０はメモリ１６に記憶されたプログラ
ムを実行し、それが論理演算であれば、ただちに実行す
る。プログラムの内容が論理演算ではなく特殊な機能命
令等の場合は割込信号を発生して、汎用プロセッサ１０
に対して、割込みをかける。汎用プロセッサ１０は割込
に対して、バス要求回路１５に対してバス使用の要求を
出す。

バス要求回路１５は専用プロセッサ２０に対して、バス
要求信号を出す。専用プロセッサ２０はバス要求回路１
５からの信号がくると、命令の切れ目でバスを解放して
、バス解放信号をバス要求回路１５に出力する。これに
よって、汎用プロセッサ１０は専用プロセッサ２０のバ
スを使用できるようになり、メモリ１６から特殊な機能
命令を読出して実行する。この命令の実行が終了すると
制御は再び専用プロセッサ２０に戻り、再び論理処理演
算を続行する。

以上の構成により、ラダーダイヤグラムは次のように実
行される。まず、汎用プロセッサ１０が入出力筒１４か
ら入力信号を読込み、そのデータをＲＡＭ１７に書込む
。次に専用プロセッサがメモリ１６に記憶されたプログ
ラム（ラダーダイヤグラム）にもとずいてＲＡＭＩ・７
に書込まれている入力データの論理演算処理を行い、結
果をＲＡＭＩ７の別の領域に書込む。全てのプログラム
が終了すると、汎用プロセッサ１０がＲＡＭ１７から演
算データを読出し、これを入出力１４により出力信号と
して出力する。以上の動作を繰り返すことにより、ラダ
ーダイヤグラムが実行される。

このように、専用プロセッサ２０は不要な論理演算を省
略できるような専用プロセッサを使用し、さらに論理処
理演算のみを専用に実行することにより、その処理速度
をさらに高速にするようにすることができる。

〔発明の効果〕

以上説明したように第１の本発明では、命令の種類と論
理演算結果によって不要な論理演算を省略するように構
成し、そのための判断を命令実行と同時に行うように構
成したので、論理処理を高速に実行することができる。

また、第２の本発明では、第１の発明のプロセッサを専
用プロセッサとして、論理演算処理を実行するようし、
他の命令を他のプロセッサで行うように構成したので高
速のＰＬＣを得ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例のプロセッサのブロック図・ 第２図は本発明の一実施例のプロセッサの命令の形式を
示す図、 第３図は本発明の一実施例のプロセッサのハードウェア
の構成を示す図、 第４図は本発明の一実施例のプロセッサの７ドレス生成
回路を示す図、 第５図は第２の発明のＰＬＣの一実施例のブロック図、 第６図は従来のラダーダイヤグラムの回路を表す図であ
る。 ｌ・−・−・−・−−−−−−プロセッサ２・−・−・
・・−−−−−一輪理演算手段３・−・−−−−−−−
−・−ジャンプ禁止手段４・−・−・−−−−−−一・
−ジャンプ条件判断手段５・・・・−・−−−−−−−
−・ジャンプ命令実行手段８−・・・・−・＝−−一−
−−命令コード９−・−・−・・−・・−・−命令オペ
ランドｌＯ・・−・−−−−一−−−−−−汎用プロセ
ッサ１１・−・−・・・・・−・−ＲＯＭ １２・・・・・−−−−・−・−・・・ＲＡＭ１３−−
−・・・・・−・・・・−・プログラマ１４・−・・−
・・−・−・−入出力回路１５・・・・・−・−・・−
・・バス要求回路１６・・−・−・・・−・−・・メモ
リ１７・・・・・・・・・・・・−・−・ＲＡＭ２０・
−・−・・・・−・−専用プロセッサ２１・・・−・・
・・−・・・−・・−・演算シーケンス制御回路４０−
・・・・−−−−一・−・アドレス生成回路特許出願人
　ファナック株式会社 代理人　　　弁理士　　服部毅巖 第４図 第５図

Claims (3)

【特許請求の範囲】
1. （１）論理演算を実行するＰＬＣ（プログラマブル・ロ
   ジック・コントローラ）用のプロセッサにおいて、 論理演算を実行する論理演算手段と、 ジャンプを禁止するジャンプ禁止手段と、 論理演算の結果とそれ以降に実行すべき命令との関係に
   おいてジャンプ命令を実行するかどうかを判断するジャ
   ンプ条件判断手段と、 前記ジャンプ禁止手段からの条件と、前記ジャンプ条件
   判断手段からの条件とによって論理演算後にジャンプ命
   令を実行するジャンプ命令実行手段と、 を有することを特徴とするＰＬＣ用プロセッサ。
2. （２）ジャンプ命令の実行は外部のメモリに記憶したジ
   ャンプすべき数によって行うように構成したことを特徴
   とする特許請求の範囲第１項記載のＰＬＣ。
3. （３）２個以上のプロセッサを有して、処理を実行する
   ＰＬＣにおいて、 論理演算を実行する論理演算手段と、 ジャンプを禁止するジャンプ禁止手段と、 論理演算の結果とそれ以降に実行すべき命令との関係に
   おいてジャンプ命令を実行するかどうかを判断するジャ
   ンプ条件判断手段と、 前記ジャンプ禁止手段からの条件と、前記ジャンプ条件
   判断手段からの条件とによって論理演算後にジャンプ命
   令を実行するジャンプ命令実行手段と、 を有することを特徴とするＰＬＣ専用プロセッサを有し
   、 前記ＰＬＣ専用プロセッサが論理演算処理を行い、他の
   処理を他のプロセッサが行うように構成したことを特徴
   とするＰＬＣ。