JPS63128660A - Ｃｍｏｓ半導体装置の製造方法 - Google Patents
Ｃｍｏｓ半導体装置の製造方法Info
- Publication number
- JPS63128660A JPS63128660A JP61274640A JP27464086A JPS63128660A JP S63128660 A JPS63128660 A JP S63128660A JP 61274640 A JP61274640 A JP 61274640A JP 27464086 A JP27464086 A JP 27464086A JP S63128660 A JPS63128660 A JP S63128660A
- Authority
- JP
- Japan
- Prior art keywords
- conductivity type
- source
- contact
- mos transistor
- drain regions
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 238000000034 method Methods 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 239000012535 impurity Substances 0.000 claims abstract description 9
- 229910052751 metal Inorganic materials 0.000 claims abstract description 6
- 239000002184 metal Substances 0.000 claims abstract description 6
- 238000004544 sputter deposition Methods 0.000 claims description 2
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 7
- 230000015572 biosynthetic process Effects 0.000 abstract description 2
- 238000005468 ion implantation Methods 0.000 description 9
- 229910052796 boron Inorganic materials 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 3
- -1 boron ions Chemical class 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明はＣＭＯ５半導体装置の製造方法、特に微細化さ
れたコンタクトが得られるＣＭＯ３半導体装置の製造方
法に関する。
れたコンタクトが得られるＣＭＯ３半導体装置の製造方
法に関する。
（ロ）従来の技術
従来のＣＭＯ３半導体装置では大きなソースドレイン領
域で形成していたためソースドレイン領域へのフンタク
ト孔を形成するときにも位置ずれに対して余裕があった
。
域で形成していたためソースドレイン領域へのフンタク
ト孔を形成するときにも位置ずれに対して余裕があった
。
しかしながら、ＣＭＯ３半導体装置の高集積化を図るた
めにＭＯＳ）ランジスタの微細化が行なわれ、これに伴
いＭＯＳトランジスタのソースドレイン領域も小さく形
成されて来た。このためにコンタクト孔の位置ずれの余
裕度も大幅に減少し、フンタクト孔がソースドレイン領
域からはみ出して形成される場合があり、このときはソ
ースドレイン電極から基板あるいはＰウェル領域にリー
ク電流を発生することになる。
めにＭＯＳ）ランジスタの微細化が行なわれ、これに伴
いＭＯＳトランジスタのソースドレイン領域も小さく形
成されて来た。このためにコンタクト孔の位置ずれの余
裕度も大幅に減少し、フンタクト孔がソースドレイン領
域からはみ出して形成される場合があり、このときはソ
ースドレイン電極から基板あるいはＰウェル領域にリー
ク電流を発生することになる。
これを防止する方法として特開昭５２−６０５７１号公
報に示されている様にコンタクト孔をセルファラインに
より形成する方法と、コンタクト孔に不純物をイオン注
入する方法とがある。
報に示されている様にコンタクト孔をセルファラインに
より形成する方法と、コンタクト孔に不純物をイオン注
入する方法とがある。
第２図Ａ乃至第２図Ｅに上述した後者の方法を詳述する
。
。
先ず第２図Ａに示す如く、半導体基板（２１）内に周知
の方法でＰチャンネルＭＯＳトランジスタ（２７）およ
びＮチャンネルＭＯＳトランジスタ（３０）を形成する
。（２１）はＮ型のシリコン半導体基板、（２２）はイ
オン注入で形成したＰ型ウェル領域、（２３）は選択酸
化により形成きれたフィールド酸化膜、（２４）はポリ
シリコンより成るゲート・電極、（２５）（２６）はＰ
チャンネルＭＯＳトランジスタ（２７）のＰ０型ソース
ドレイン領域、（２８）（２９）はＮチャンネルＭＯＳ
トランジスタ（３０）のＮ１型ソースドレイン領域であ
る。
の方法でＰチャンネルＭＯＳトランジスタ（２７）およ
びＮチャンネルＭＯＳトランジスタ（３０）を形成する
。（２１）はＮ型のシリコン半導体基板、（２２）はイ
オン注入で形成したＰ型ウェル領域、（２３）は選択酸
化により形成きれたフィールド酸化膜、（２４）はポリ
シリコンより成るゲート・電極、（２５）（２６）はＰ
チャンネルＭＯＳトランジスタ（２７）のＰ０型ソース
ドレイン領域、（２８）（２９）はＮチャンネルＭＯＳ
トランジスタ（３０）のＮ１型ソースドレイン領域であ
る。
次に第２図Ｂに示す如く、ＰチャンネルＭＯＳトランジ
スタ（２７）およびＮチャンネルＭＯＳトランジスタ（
３０）の各ソースドレイン領域（２５）（２６）（２Ｂ
）（２９）上の酸化膜（３１）にコンタクト孔（３２）
・・・（３２）を形成する。本工程は周知のホトエツチ
ングを用いて各コンタクト孔（３２）・・・（３２）を
同時に形成する。なお本工程で各コンタクト孔（３２）
・・・（３２）は各ソースドレイン領域（２５）（２６
）（２８）（２９）からはみ出しても良い。
スタ（２７）およびＮチャンネルＭＯＳトランジスタ（
３０）の各ソースドレイン領域（２５）（２６）（２Ｂ
）（２９）上の酸化膜（３１）にコンタクト孔（３２）
・・・（３２）を形成する。本工程は周知のホトエツチ
ングを用いて各コンタクト孔（３２）・・・（３２）を
同時に形成する。なお本工程で各コンタクト孔（３２）
・・・（３２）は各ソースドレイン領域（２５）（２６
）（２８）（２９）からはみ出しても良い。
次に第２図Ｃに示す如く、ＮチャンネルＭＯＳトランジ
スタ（３０）上をホトレジスト層（３３）でマスクして
ＰチャンネルＭＯＳトランジスタ（２７）上にボロンを
イオン注入する。本工程ではコンタクト孔（３２） （
３２）を介してその開口部にＰ型のコンタクト領域（３
４）（３５）が形成される。
スタ（３０）上をホトレジスト層（３３）でマスクして
ＰチャンネルＭＯＳトランジスタ（２７）上にボロンを
イオン注入する。本工程ではコンタクト孔（３２） （
３２）を介してその開口部にＰ型のコンタクト領域（３
４）（３５）が形成される。
次に第２図りに示す如く、ＰチャンネルＭＯＳトランジ
スタ（２７）上をホトレジスト層（３６）でマスクして
ＮチャンネルＭＯ３）−ランジスタ（３０）上にヒ素を
イオン注入する０本工程でもコンタクト孔（３２）（３
２）を介してその開口部にＮ型のコンタクト領域（３７
）（３８）が形成される。
スタ（２７）上をホトレジスト層（３６）でマスクして
ＮチャンネルＭＯ３）−ランジスタ（３０）上にヒ素を
イオン注入する０本工程でもコンタクト孔（３２）（３
２）を介してその開口部にＮ型のコンタクト領域（３７
）（３８）が形成される。
更に第２図Ｅに示す如く、半導体基板（２１）全面に金
属電極材料であるアルミニウム層（３９）をスパッタす
る。アルミニウム層（３９）はスパッタ後ホトエツチン
グにより所望のソースドレイン電極を形成する。
属電極材料であるアルミニウム層（３９）をスパッタす
る。アルミニウム層（３９）はスパッタ後ホトエツチン
グにより所望のソースドレイン電極を形成する。
斯上した方法に依れば、ソースドレイン電極が接触する
コンタクト孔（３２）・・・（３２）下には必ずＰ型あ
るいはＮ型のコンタクト領域（３４）（３５）（３７）
（３８）があり、ソースドレイン電極はコンタクト孔（
３２）・・・（３２）の位置ずれによる基板（２１）あ
るいはウェル領域（２２）との接触が防止できる。
コンタクト孔（３２）・・・（３２）下には必ずＰ型あ
るいはＮ型のコンタクト領域（３４）（３５）（３７）
（３８）があり、ソースドレイン電極はコンタクト孔（
３２）・・・（３２）の位置ずれによる基板（２１）あ
るいはウェル領域（２２）との接触が防止できる。
（ハ）発明が解決しようとする問題点
しかしながら斯上した従来のＣＭＯＳ半導体装置の製造
方法に依れば、コンタクト領域（３４）（３５）（３７
）（３８）を形成するイオン注入に行゛うに際して、マ
スクとして用いる２回のホトレジスト工程を必要とする
問題点があった。
方法に依れば、コンタクト領域（３４）（３５）（３７
）（３８）を形成するイオン注入に行゛うに際して、マ
スクとして用いる２回のホトレジスト工程を必要とする
問題点があった。
（ニ）問題点を解決するための手段
本発明は斯上した問題点に鑑みてなされ、一方のＭＯＳ
トランジスタのフンタクト領域の形成をマスク層を用い
ないでイオン注入することにより、従来よりホトレジス
ト工程を１回減少させたＣＭＯＳ半導体装置の製造方法
を提供するものである。
トランジスタのフンタクト領域の形成をマスク層を用い
ないでイオン注入することにより、従来よりホトレジス
ト工程を１回減少させたＣＭＯＳ半導体装置の製造方法
を提供するものである。
（ホ）作用
本発明に依れば、コンタクト孔形成後に基板全面に不純
物をイオン注入し、更に一方のＭＯＳトランジスタをマ
スクして不純物をイオン注入することにより両ＭＯＳト
ランジスタのコンタクト孔下にコンタクト領域を形成し
ているので、マスクのためのホトレジスト工程を１回に
減少できる。
物をイオン注入し、更に一方のＭＯＳトランジスタをマ
スクして不純物をイオン注入することにより両ＭＯＳト
ランジスタのコンタクト孔下にコンタクト領域を形成し
ているので、マスクのためのホトレジスト工程を１回に
減少できる。
（へ）実施例
本発明の一実施例を第１図Ａ乃至第１図Ｅを参照して詳
述する。
述する。
本発明の第１の工程は第１図Ａに示すよう番こ、一導電
型の半導体基板（１〉に逆導電チトンネルのＭＯＳトラ
ンジスタ（９）を形成する逆導電型のソースドレイン領
域（５）（６）を形成し、半導体基板（１）表面に設け
た逆導電型のウェル領域（２）に−導電チャンネルのＭ
ＯＳトランジスタ（１０）を形成する一導電型のソース
ドレイン領域（７）（８）を形成することにある。
型の半導体基板（１〉に逆導電チトンネルのＭＯＳトラ
ンジスタ（９）を形成する逆導電型のソースドレイン領
域（５）（６）を形成し、半導体基板（１）表面に設け
た逆導電型のウェル領域（２）に−導電チャンネルのＭ
ＯＳトランジスタ（１０）を形成する一導電型のソース
ドレイン領域（７）（８）を形成することにある。
本工程は従来周知のＣＭＯＳプロセスを用いて製造され
る。Ｎ型シリコン半導体基板（１）にＰ型のウェル領域
（２）をイオン注入で形成し、基板（１）およびウェル
領域（２）表面のフィールド領域上には選択酸化法によ
り厚い埋め込み型のフィールド酸化膜（３）が形成され
る。基板（１）およびウェル領域（２）上にはゲート酸
化膜（１１）を介してリンドープされたポリシリコンよ
り成るゲート電極（４）が形成され、このゲート電極（
４〉をマスクとしてセルファラインを利用して基板（１
）にＰ“型のソースドレイン領域（５）（６）、ウェル
領域（２）にＮ”型のソースドレイン領域（７）（８）
が形成される。
る。Ｎ型シリコン半導体基板（１）にＰ型のウェル領域
（２）をイオン注入で形成し、基板（１）およびウェル
領域（２）表面のフィールド領域上には選択酸化法によ
り厚い埋め込み型のフィールド酸化膜（３）が形成され
る。基板（１）およびウェル領域（２）上にはゲート酸
化膜（１１）を介してリンドープされたポリシリコンよ
り成るゲート電極（４）が形成され、このゲート電極（
４〉をマスクとしてセルファラインを利用して基板（１
）にＰ“型のソースドレイン領域（５）（６）、ウェル
領域（２）にＮ”型のソースドレイン領域（７）（８）
が形成される。
本発明の第２の工程は第１図Ｂに示すように、半導体基
板（１）表面を被覆する絶縁膜（１３）の両ＭＯＳトラ
ンジスタ（９）（１０）のソースドレイン領域（５）（
６）（７）（８）上にコンタクト孔（１２）・・・（１
２）を形成することにある。
板（１）表面を被覆する絶縁膜（１３）の両ＭＯＳトラ
ンジスタ（９）（１０）のソースドレイン領域（５）（
６）（７）（８）上にコンタクト孔（１２）・・・（１
２）を形成することにある。
本工程は従来周知のホトエツチングを用いて行い、両Ｍ
ＯＳトランジスタ（９）（１０）のソースドレイン領域
（５）（６）（７）（８）上の絶縁膜（１３）にコンタ
クト孔（１２）・・・（１２）を形成する。この際コン
タクト孔（１２）・・・（１２）は径が１〜２μｍと微
細であり、コンタクト孔（１２）・・・（１２）はマス
クずれにより両ＭＯＳトランジスタ（９）Ｄｏ）のソー
スドレイン領域（５）（６）（７）（８）からずれて形
成きれる場合もある。
ＯＳトランジスタ（９）（１０）のソースドレイン領域
（５）（６）（７）（８）上の絶縁膜（１３）にコンタ
クト孔（１２）・・・（１２）を形成する。この際コン
タクト孔（１２）・・・（１２）は径が１〜２μｍと微
細であり、コンタクト孔（１２）・・・（１２）はマス
クずれにより両ＭＯＳトランジスタ（９）Ｄｏ）のソー
スドレイン領域（５）（６）（７）（８）からずれて形
成きれる場合もある。
本発明の第３の工程は第１図Ｃに示すように、フンタク
ト孔（１２）・・・（１２〉を介して両ＭｏＳトランジ
スタ（９）（ｔｏ）のソースドレイン領域（５）（６）
（７）（８）表面に一導電型あるいは逆導電型を与える
不純物をイオン注入しフンタクト領域（１４）（１５）
を形成することにある。
ト孔（１２）・・・（１２〉を介して両ＭｏＳトランジ
スタ（９）（ｔｏ）のソースドレイン領域（５）（６）
（７）（８）表面に一導電型あるいは逆導電型を与える
不純物をイオン注入しフンタクト領域（１４）（１５）
を形成することにある。
本工程は本発明の特徴とする工程であり、コンタクト領
域（１４）（１５）を形成するイオン注入を基板（１）
全面にマスク層なしで行うことにある。即ち、コンタク
ト孔（１２）・・・（１２）を形成した状態でボロン（
Ｂ＋）のイオン注入を行う。このイオン注入は加速電圧
４０ＫｅＶ、 ドーズ量Ｉ Ｘ １０ ”ａｎ−”で
行い、ＰチャンネルＭＯ３）ランジスタ（９）のソース
ドレイン領域（５）（６）上にコンタクト孔（１２）（
１２）を介してＰ１型のコンタクト領域（１４）（１５
）が形成される。このときＮチャンネルＭＯＳトランジ
スタ（１０）のソースドレイン領域（７）（８）上にも
コンタクト孔（１２）（１２）を介してボロンが注入さ
れるが、ソースドレイン領域（７）（８）が高濃度であ
るので表面がＰ型化するおそれはない。
域（１４）（１５）を形成するイオン注入を基板（１）
全面にマスク層なしで行うことにある。即ち、コンタク
ト孔（１２）・・・（１２）を形成した状態でボロン（
Ｂ＋）のイオン注入を行う。このイオン注入は加速電圧
４０ＫｅＶ、 ドーズ量Ｉ Ｘ １０ ”ａｎ−”で
行い、ＰチャンネルＭＯ３）ランジスタ（９）のソース
ドレイン領域（５）（６）上にコンタクト孔（１２）（
１２）を介してＰ１型のコンタクト領域（１４）（１５
）が形成される。このときＮチャンネルＭＯＳトランジ
スタ（１０）のソースドレイン領域（７）（８）上にも
コンタクト孔（１２）（１２）を介してボロンが注入さ
れるが、ソースドレイン領域（７）（８）が高濃度であ
るので表面がＰ型化するおそれはない。
本発明の第４の工程は第１図りに示すように、一方のＭ
ＯＳトランジスタのソースドレイン領域上のコンタクト
孔（１２）（１２）をマスク層（１６）で被覆し、他方
のＭＯＳトランジスタのソースドレイン領域上のコンタ
クト孔（１２）（１２）を介して逆導電型あるいは一導
電型を与える不純物をイオン注入してコンタクト領域を
形成することにある。
ＯＳトランジスタのソースドレイン領域上のコンタクト
孔（１２）（１２）をマスク層（１６）で被覆し、他方
のＭＯＳトランジスタのソースドレイン領域上のコンタ
クト孔（１２）（１２）を介して逆導電型あるいは一導
電型を与える不純物をイオン注入してコンタクト領域を
形成することにある。
本工程ではＰチャンネルＭＯＳトランジスタ（９）上を
ホトレジストよりなるマスク層（１６）で被覆し、Ｎチ
ャンネルＭＯＳトランジスタ（１０）のソースドレイン
領域（７）（８）にコンタクト孔（１２）（１２）を介
してヒ素（Ａｓ”）のイオン注入を行う。このイオン注
入は加速電圧８０ＫｅＶ、ドーズ量ＩＸＩＱ”ａｍ−”
で行い、ＮｆｑンネルＭＯＳトランジスタ（１０）のソ
ースドレイン領域（７）（８）上にもコンタクト孔（１
２）（１２）を介してＮ＋型のコンタクト領域（１７）
（１８）が形成される。前工程でＮチャンネルＭＯＳト
ランジスタ（１０）のコンタクト孔（１２）（１２）下
にボロンがイオン注入されるが、本工程で十分にヒ素を
イオン注入することによりボロンのイオン注入を補償で
きる。
ホトレジストよりなるマスク層（１６）で被覆し、Ｎチ
ャンネルＭＯＳトランジスタ（１０）のソースドレイン
領域（７）（８）にコンタクト孔（１２）（１２）を介
してヒ素（Ａｓ”）のイオン注入を行う。このイオン注
入は加速電圧８０ＫｅＶ、ドーズ量ＩＸＩＱ”ａｍ−”
で行い、ＮｆｑンネルＭＯＳトランジスタ（１０）のソ
ースドレイン領域（７）（８）上にもコンタクト孔（１
２）（１２）を介してＮ＋型のコンタクト領域（１７）
（１８）が形成される。前工程でＮチャンネルＭＯＳト
ランジスタ（１０）のコンタクト孔（１２）（１２）下
にボロンがイオン注入されるが、本工程で十分にヒ素を
イオン注入することによりボロンのイオン注入を補償で
きる。
本発明の第５の工程は第１図Ｅに示すように、基板（１
）上の絶縁膜（１３）上に導電金属層（１９）をスパッ
タすることにある。
）上の絶縁膜（１３）上に導電金属層（１９）をスパッ
タすることにある。
本工程は周知の電極形成方法を利用し、基板（１）上に
全面にアルミニウム層（１９）をスパッタして付着する
。従ってアルミニウム層（１９）はコンタクト孔（１２
）・・・（１２）を介して各ＭＯＳトランジスタ（９）
（１０）のソースドレイン領域（５）（６）（７）（８
）とオーミック接触する。特にコンタクト孔（１２）・
・・（１２〉がマスクずれにより各ＭＯＳトランジスタ
（９）（１０）のソースドレイン領域（５）（６）（７
）（８）よりはみ出して形成されても、コンタクト孔（
１２）・・・（１２）下には必ずセルファラインにより
フンタクト領域（１４）（１５）（１７）（１Ｂ）が形
成されているので、アルミニウム層（１９）は必ず各Ｍ
ＯＳトランジスタ（９）（１０）のソースドレイン領域
（５）（６）（７）（８）と接続される。
全面にアルミニウム層（１９）をスパッタして付着する
。従ってアルミニウム層（１９）はコンタクト孔（１２
）・・・（１２）を介して各ＭＯＳトランジスタ（９）
（１０）のソースドレイン領域（５）（６）（７）（８
）とオーミック接触する。特にコンタクト孔（１２）・
・・（１２〉がマスクずれにより各ＭＯＳトランジスタ
（９）（１０）のソースドレイン領域（５）（６）（７
）（８）よりはみ出して形成されても、コンタクト孔（
１２）・・・（１２）下には必ずセルファラインにより
フンタクト領域（１４）（１５）（１７）（１Ｂ）が形
成されているので、アルミニウム層（１９）は必ず各Ｍ
ＯＳトランジスタ（９）（１０）のソースドレイン領域
（５）（６）（７）（８）と接続される。
本発明の他の実施例を説明する。前述した第３の工程（
第１図Ｃ）で全面にヒ素（ＡＳ”）をイオン注入し、Ｎ
チャンネルＭＯＳトランジスタ（１０）のソースドレイ
ン領域（７）（８）上にコンタクト領域（１７）（１８
）を形成する。その後前述した第４の工程（第１図Ｄ）
でＮチャンネルＭＯＳトランジスタ（１０）をマスク層
（１６）で被覆してＰチャンネルＭＯＳトランジスタ（
９）のソースドレイン領域（５）（６）上にコンタクト
孔（１２バ１２）を介してボロン（Ｂ＋）をイオン注入
してコンタクト領域（１４）（１５）を形成する。なお
残る工程は前述と同じである。
第１図Ｃ）で全面にヒ素（ＡＳ”）をイオン注入し、Ｎ
チャンネルＭＯＳトランジスタ（１０）のソースドレイ
ン領域（７）（８）上にコンタクト領域（１７）（１８
）を形成する。その後前述した第４の工程（第１図Ｄ）
でＮチャンネルＭＯＳトランジスタ（１０）をマスク層
（１６）で被覆してＰチャンネルＭＯＳトランジスタ（
９）のソースドレイン領域（５）（６）上にコンタクト
孔（１２バ１２）を介してボロン（Ｂ＋）をイオン注入
してコンタクト領域（１４）（１５）を形成する。なお
残る工程は前述と同じである。
（ト）発明の効果
本発明に依れば、第１に各ＭＯＳトランジスタ（９）（
１０）のコンタクト孔（１２）・・・（１２）下にセル
ファラインによりコンタクト領域（１４）（１５）（１
７）（１Ｂ）を形成するに際し、全面的にイオン注入す
ることにより、イオン注入のマスク層（１６）を１回の
ホトレジストエ、程で実現でき、従来より簡便なＣＭＯ
Ｓ半導体装置の製造方法を実現できる利点を有する。
１０）のコンタクト孔（１２）・・・（１２）下にセル
ファラインによりコンタクト領域（１４）（１５）（１
７）（１Ｂ）を形成するに際し、全面的にイオン注入す
ることにより、イオン注入のマスク層（１６）を１回の
ホトレジストエ、程で実現でき、従来より簡便なＣＭＯ
Ｓ半導体装置の製造方法を実現できる利点を有する。
第２に各ＭＯＳトランジスタ（９）（１０）のコンタク
ト孔（１２）・・・（１２）下にセルファラインにより
コンタクト領域（１４）（１５バ１７）（１８）を形成
しているので、金属電極Ｊｌ（１９）と基板（１）ある
いはウェル領域（２）とのショートはなくなり、コンタ
クト孔（１２）・・・（１２）の径を小さくできるとと
もにソースドレイン領域（５）（６）（７）（８）の大
きさも小さくでき、極めて微細化できるＣＭＯ３半導体
装置の製造方法を実現できる利点を有する。
ト孔（１２）・・・（１２）下にセルファラインにより
コンタクト領域（１４）（１５バ１７）（１８）を形成
しているので、金属電極Ｊｌ（１９）と基板（１）ある
いはウェル領域（２）とのショートはなくなり、コンタ
クト孔（１２）・・・（１２）の径を小さくできるとと
もにソースドレイン領域（５）（６）（７）（８）の大
きさも小さくでき、極めて微細化できるＣＭＯ３半導体
装置の製造方法を実現できる利点を有する。
第１図Ａ乃至第１図Ｅは本発明に依るＣＭＯ３半導体装
置の製造方法を説明する断面図、第２図Ａ乃至第２図Ｅ
は従来のＣＭＯ３半導体装置の製造方法を説明する断面
図である。 （１）は半導体基板、 （２）はウェル領域、 （５）
（６）（７）（８）はソースドレイン領域、 （９）
はＰチャンネルＭＯＳトランジスタ、 （１０）はＮ
チャンネルＭＯＳトランジスタ、（１２）・・・（１２
）はコンタクト孔、 （１４）（１５）（１７）（１
８）はコンタクト領域、（１９）は金属電極層である。 出願人 三洋電機株式会社外１名 代理人 弁理士 西野卓嗣 外１名 第１図Ａ 第１図り 第１図Ｅ 第２図Ａ 第２図Ｂ
置の製造方法を説明する断面図、第２図Ａ乃至第２図Ｅ
は従来のＣＭＯ３半導体装置の製造方法を説明する断面
図である。 （１）は半導体基板、 （２）はウェル領域、 （５）
（６）（７）（８）はソースドレイン領域、 （９）
はＰチャンネルＭＯＳトランジスタ、 （１０）はＮ
チャンネルＭＯＳトランジスタ、（１２）・・・（１２
）はコンタクト孔、 （１４）（１５）（１７）（１
８）はコンタクト領域、（１９）は金属電極層である。 出願人 三洋電機株式会社外１名 代理人 弁理士 西野卓嗣 外１名 第１図Ａ 第１図り 第１図Ｅ 第２図Ａ 第２図Ｂ
Claims (1)
- （１）一導電型の半導体基板に逆導電チャンネルのＭＯ
Ｓトランジスタを形成する逆導電型のソースドレイン領
域を形成し、前記半導体基板表面に設けた逆導電型のウ
ェル領域に一導電チャンネルのＭＯＳトランジスタを形
成する一導電型のソースドレイン領域を形成する工程と
、 前記半導体基板表面を被覆する絶縁膜の前記両ＭＯＳト
ランジスタのソースドレイン領域上にコンタクト孔を形
成する工程と、 前記コンタクト孔を介して前記両ＭＯＳトランジスタの
ソースドレイン領域表面に一導電型あるいは逆導電型を
与える不純物をイオン注入しコンタクト領域を形成する
工程と、 前記一方のＭＯＳトランジスタのソースドレイン領域上
の前記コンタクト孔をマスク層で被覆し、前記他方のＭ
ＯＳトランジスタのソースドレイン領域上の前記コンタ
クト孔を介して逆導電型あるいは一導電型を与える不純
物をイオン注入してコンタクト領域を形成する工程と、 前記半導体基板の絶縁膜上に導電金属をスパッタする工
程とを具備することを特徴としたＣＭＯＳ半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61274640A JPS63128660A (ja) | 1986-11-18 | 1986-11-18 | Ｃｍｏｓ半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61274640A JPS63128660A (ja) | 1986-11-18 | 1986-11-18 | Ｃｍｏｓ半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63128660A true JPS63128660A (ja) | 1988-06-01 |
Family
ID=17544519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61274640A Pending JPS63128660A (ja) | 1986-11-18 | 1986-11-18 | Ｃｍｏｓ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63128660A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5075240A (en) * | 1989-04-19 | 1991-12-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device manufactured by using conductive ion implantation mask |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5528434A (en) * | 1978-08-21 | 1980-02-29 | Showa Denko Kk | Tunnel kiln |
| JPS5975653A (ja) * | 1982-10-22 | 1984-04-28 | Nec Corp | 半導体集積回路装置の製造方法 |
-
1986
- 1986-11-18 JP JP61274640A patent/JPS63128660A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5528434A (en) * | 1978-08-21 | 1980-02-29 | Showa Denko Kk | Tunnel kiln |
| JPS5975653A (ja) * | 1982-10-22 | 1984-04-28 | Nec Corp | 半導体集積回路装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5075240A (en) * | 1989-04-19 | 1991-12-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device manufactured by using conductive ion implantation mask |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4342149A (en) | Method of making very short channel length MNOS and MOS devices by double implantation of one conductivity type subsequent to other type implantation | |
| US4235011A (en) | Semiconductor apparatus | |
| US4135955A (en) | Process for fabricating high voltage cmos with self-aligned guard rings utilizing selective diffusion and local oxidation | |
| US5169796A (en) | Process for fabricating self-aligned metal gate field effect transistors | |
| JPH0974072A (ja) | 半導体装置の製造方法 | |
| US4223334A (en) | High voltage CMOS with local oxidation for self-aligned guard rings and process of fabrication | |
| JPS63128660A (ja) | Ｃｍｏｓ半導体装置の製造方法 | |
| JPH02153538A (ja) | 半導体装置の製造方法 | |
| JPS63128661A (ja) | Ｃｍｏｓ半導体装置の製造方法 | |
| JPH0485968A (ja) | Ｍｏｓ型半導体装置およびその製造方法 | |
| JP2808620B2 (ja) | 半導体装置の製造方法 | |
| JPS6074663A (ja) | 相補型半導体装置の製造方法 | |
| JPH0878685A (ja) | Ｓｏｉ−ｍｏｓｆｅｔとその製造方法 | |
| JP2610906B2 (ja) | ＢｉＭＯＳ半導体回路装置の製造方法 | |
| JP2000114393A (ja) | 半導体装置の製造方法 | |
| JPH01110761A (ja) | 半導体装置の製造方法 | |
| JP3241914B2 (ja) | 半導体装置の製造方法 | |
| JPS59121877A (ja) | Ｍｉｓ型トランジスタの製造方法 | |
| JPH07161826A (ja) | 半導体装置の製造方法 | |
| JPH0964361A (ja) | 半導体装置の製造方法 | |
| JP2001320046A (ja) | 半導体素子の製造方法 | |
| JPS59124767A (ja) | 半導体・集積回路装置の製造方法 | |
| JPS58165370A (ja) | 半導体装置の製造方法 | |
| JPH0734453B2 (ja) | 半導体集積回路装置の製造方法 | |
| JPS6161548B2 (ja) |