JPS59121877A - Ｍｉｓ型トランジスタの製造方法 - Google Patents
Ｍｉｓ型トランジスタの製造方法Info
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- JPS59121877A JPS59121877A JP22740782A JP22740782A JPS59121877A JP S59121877 A JPS59121877 A JP S59121877A JP 22740782 A JP22740782 A JP 22740782A JP 22740782 A JP22740782 A JP 22740782A JP S59121877 A JPS59121877 A JP S59121877A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔発明の属する技術分野Ｊ
本発明はＭＩＳ型トランジスタの製造方法、特にゲート
電極とチー′ネル部イオン注入〜を自己整合的に形成す
るｋｖ’ｉｌｓ 型｝ランジスタの般造方法に関する。
電極とチー′ネル部イオン注入〜を自己整合的に形成す
るｋｖ’ｉｌｓ 型｝ランジスタの般造方法に関する。
従来の高密度集稙回路技術における大きな問題は、ソー
ス、ドレイン間のパンチスルーな抑えるだめの高濃反チ
″′ｔ・ネルイオン注入により、基板とソースおよびド
レイン間の接合ｔ”ＥＸが増し、ために素子の動作速度
が著しく低下することであった。
ス、ドレイン間のパンチスルーな抑えるだめの高濃反チ
″′ｔ・ネルイオン注入により、基板とソースおよびド
レイン間の接合ｔ”ＥＸが増し、ために素子の動作速度
が著しく低下することであった。
第１図（ａ） （ｂ）は従来法によるｎチャネル型ＭＩ
Ｓトランジスタの製造方法を示す。先ず、Ｐ型基板１に
素子分離膜２およびゲート絶縁膜３が形成され、該ゲー
ト絶縁膜３上からのイオン注入により前記パンチスルー
な抑えるだめの深いボロン注入層４およびトランジスタ
の閾値制御のための浅いボロン注入層５が形成される
（第１図ａ）。次に、ゲート電極６が形成された後、該
ゲート電極６をマスクとしてソース、ドレイン値域７，
８を形成するだめのリンイオン注入が起となわれる。更
に、絶縁膜９を介してゲート、ソース、ドレインの配線
１（１，１１，１２が形成される（第１図ｂ）。
Ｓトランジスタの製造方法を示す。先ず、Ｐ型基板１に
素子分離膜２およびゲート絶縁膜３が形成され、該ゲー
ト絶縁膜３上からのイオン注入により前記パンチスルー
な抑えるだめの深いボロン注入層４およびトランジスタ
の閾値制御のための浅いボロン注入層５が形成される
（第１図ａ）。次に、ゲート電極６が形成された後、該
ゲート電極６をマスクとしてソース、ドレイン値域７，
８を形成するだめのリンイオン注入が起となわれる。更
に、絶縁膜９を介してゲート、ソース、ドレインの配線
１（１，１１，１２が形成される（第１図ｂ）。
深いボロン仕入Ｎ４は、ソース、ドレインの空乏層を有
効に抑えるだめにソース、ドレインの拡散深さとほぼ等
しいか、拡散深さよりやや深めに形成される。そのため
、ソース、ドレインはボロンの高濃度領域に１［１まれ
、その結果、基板とソース、ドレイン間には大きな接合
容量を生ずる。そこで、パンチスルーを抑えながら接合
容量を低減するには前記ボロン注入層４の形成領域をゲ
ート電極直下に限定すればよい訳であるが従来の改善策
はん２図に示す如く前記ボロン注入層４を形成する際、
レジスト１３でグー）！極部以外を覆い、高濃度ボロン
層１４を最小限の面積にするというものであるが、現実
にはゲート電極とレジスト１３の重ね合わせ余裕が必要
となるため、前記ボロン注入領域を広げざるを得す、ソ
ース、ドレインとの重なりが発生し期待した程接合容量
を減らすことはできなく々る。
効に抑えるだめにソース、ドレインの拡散深さとほぼ等
しいか、拡散深さよりやや深めに形成される。そのため
、ソース、ドレインはボロンの高濃度領域に１［１まれ
、その結果、基板とソース、ドレイン間には大きな接合
容量を生ずる。そこで、パンチスルーを抑えながら接合
容量を低減するには前記ボロン注入層４の形成領域をゲ
ート電極直下に限定すればよい訳であるが従来の改善策
はん２図に示す如く前記ボロン注入層４を形成する際、
レジスト１３でグー）！極部以外を覆い、高濃度ボロン
層１４を最小限の面積にするというものであるが、現実
にはゲート電極とレジスト１３の重ね合わせ余裕が必要
となるため、前記ボロン注入領域を広げざるを得す、ソ
ース、ドレインとの重なりが発生し期待した程接合容量
を減らすことはできなく々る。
本発明は、前記従来法の欠点に鑑みなされたもので、そ
の目的とする所は、パンチスルー防止のイオン注入層を
ゲート電極と自己整合的に形成して接合容量を最小限に
抑えその結果、微細ＭＩＳ ）ランジスタの高速化を計
ることにある。
の目的とする所は、パンチスルー防止のイオン注入層を
ゲート電極と自己整合的に形成して接合容量を最小限に
抑えその結果、微細ＭＩＳ ）ランジスタの高速化を計
ることにある。
本発明の骨子は、ゲート電極拐料を堆積した後に、ゲル
ト電、極の反転パターンを通して、パンチスルー防止用
ボロン注入層を形成し、該反転パターンを再度反転させ
てグー）’ｒｔ＆を形成することにある。
ト電、極の反転パターンを通して、パンチスルー防止用
ボロン注入層を形成し、該反転パターンを再度反転させ
てグー）’ｒｔ＆を形成することにある。
即ち、牛導体基板上にゲート絶縁膜、ゲート電極層及び
所定パターンの第１のマスク層を積層形成する工程と、
前記第１のマスク層をマスクとして前記基板中に基板と
同温電型の不純物をイオン注入する工程と、前記マスク
層がら露出するゲート電極層上に第２のマスク層を形成
する工程と前記紀ｌのマスク層を除−ｉした後第２のマ
スク層をマスクとして前記ゲート電極層をバターニング
する工程とを備えた事を特徴とするＭＩＳ型トランジス
タの製造方法を提供するものである。
所定パターンの第１のマスク層を積層形成する工程と、
前記第１のマスク層をマスクとして前記基板中に基板と
同温電型の不純物をイオン注入する工程と、前記マスク
層がら露出するゲート電極層上に第２のマスク層を形成
する工程と前記紀ｌのマスク層を除−ｉした後第２のマ
スク層をマスクとして前記ゲート電極層をバターニング
する工程とを備えた事を特徴とするＭＩＳ型トランジス
タの製造方法を提供するものである。
本発明によれば、パンチスルー防止のイオン注入層とゲ
ート電極が自己整合で形成できる様ｌこなるので、パン
チスルーを防止しながらソース、ドレインの接合容量を
減少させることが出来、ＭＩｓ型トランシスタノｅ 性
を改善することができる。
ート電極が自己整合で形成できる様ｌこなるので、パン
チスルーを防止しながらソース、ドレインの接合容量を
減少させることが出来、ＭＩｓ型トランシスタノｅ 性
を改善することができる。
以下、本発明の一実施例をｎチャネルを例にとり図面を
参照しながら説明する。
参照しながら説明する。
第３図（ａ）〜（ｄ）において、先ず、５Ω・ぼのＰ型
Ｓｉ基板３１の分離領域に６０００人厚の７ィールド酸
化膜３２を形成した後、基板３１表面に２００人のゲー
ト酸化膜３３及びリンをドープした多結晶シリコン膜（
ゲート電極層）３４を３００ＯＡの厚さに堆積する。そ
の後、５０００ Ａ （７） ＣＶＤ −５ｉｎ２［３
５及び１μの７オトレジスト膜３６を形成し、ＰＥＰに
より３５．３６に開孔部３７を設ける。次いでこの２層
膜をマスクｌこして開孔部３７を通して、チャネル領域
に閾値制御用の浅いボロン注入層３８を次いでチャネル
領域下に深いパンチスルー防止用のボロン注入層３９を
、夫々１２０ＫＶ、 ２Ｘ１（１１２ｍ２． １８０
ＫＶ、 ２Ｘ１０１２ｃｍ２で形成する（第３図ａ）。
Ｓｉ基板３１の分離領域に６０００人厚の７ィールド酸
化膜３２を形成した後、基板３１表面に２００人のゲー
ト酸化膜３３及びリンをドープした多結晶シリコン膜（
ゲート電極層）３４を３００ＯＡの厚さに堆積する。そ
の後、５０００ Ａ （７） ＣＶＤ −５ｉｎ２［３
５及び１μの７オトレジスト膜３６を形成し、ＰＥＰに
より３５．３６に開孔部３７を設ける。次いでこの２層
膜をマスクｌこして開孔部３７を通して、チャネル領域
に閾値制御用の浅いボロン注入層３８を次いでチャネル
領域下に深いパンチスルー防止用のボロン注入層３９を
、夫々１２０ＫＶ、 ２Ｘ１（１１２ｍ２． １８０
ＫＶ、 ２Ｘ１０１２ｃｍ２で形成する（第３図ａ）。
次に、フォトレジスト膜３６を除去し、ＷＦ６ガスを用
いた選択成長法により前記開孔部３７に１００ＯＡのタ
ングステン薄膜４ｏを形成した（第３図ｂ）。
いた選択成長法により前記開孔部３７に１００ＯＡのタ
ングステン薄膜４ｏを形成した（第３図ｂ）。
そして、アンモニウム溶液にょ＋） 前記ＣＶＤ −８
１０２膜３５を除去し、タングステン薄膜３８をマスク
にして多結晶シリコン膜３４をＣＦ、ガスによる反応性
イオンエツチングでバターニングし、ゲート電極４１を
形成した。更Ｊこゲート電極４１をマスクとしてリンの
イオン注入を行ない図示する如く、ソース、ドレイン４
２． ４３を形成した（第３図Ｃ）その後、イオン注入
層のアニールを施した後、全面に１μのＣＶＤ −Ｓｔ
、２膜４４を形成し、コンタクト孔を開けてゲート、ソ
ース、ドレインのＡｆｆｌ配線４５゜４６．４７を形成
した（第３図ｄ）。
１０２膜３５を除去し、タングステン薄膜３８をマスク
にして多結晶シリコン膜３４をＣＦ、ガスによる反応性
イオンエツチングでバターニングし、ゲート電極４１を
形成した。更Ｊこゲート電極４１をマスクとしてリンの
イオン注入を行ない図示する如く、ソース、ドレイン４
２． ４３を形成した（第３図Ｃ）その後、イオン注入
層のアニールを施した後、全面に１μのＣＶＤ −Ｓｔ
、２膜４４を形成し、コンタクト孔を開けてゲート、ソ
ース、ドレインのＡｆｆｌ配線４５゜４６．４７を形成
した（第３図ｄ）。
前記実施例では、ゲート電極形成の際マスクとしてタン
グステンＮ膜を用いたがその理由は、耐エツチング性に
優れている痰と、ａＸ、抵抗性のためである。後者の理
由により、タングステン膜は特に除去する弁装は々く、
ゲート抵抗を下げる効果を併わせもつ。また、前述の二
つの先住を必たせば、タングステン以外のモリブデン、
プラチナの高融点金属なども使うことができる。又、そ
のシリサイドとスパッタ法によりそり着するようにして
もよい。また本実施例はｎチャネル型トランジスタにつ
いて示したが、Ｐチャネル型トランジスタについても同
様に遠州することができる。その除注入するイオン種は
リンあるいはヒ素になる。このようにすることにより接
合答址は従来の１／２ｖ。 下に低減することかでき、
素子の高速化を計ることができる。
グステンＮ膜を用いたがその理由は、耐エツチング性に
優れている痰と、ａＸ、抵抗性のためである。後者の理
由により、タングステン膜は特に除去する弁装は々く、
ゲート抵抗を下げる効果を併わせもつ。また、前述の二
つの先住を必たせば、タングステン以外のモリブデン、
プラチナの高融点金属なども使うことができる。又、そ
のシリサイドとスパッタ法によりそり着するようにして
もよい。また本実施例はｎチャネル型トランジスタにつ
いて示したが、Ｐチャネル型トランジスタについても同
様に遠州することができる。その除注入するイオン種は
リンあるいはヒ素になる。このようにすることにより接
合答址は従来の１／２ｖ。 下に低減することかでき、
素子の高速化を計ることができる。
ｆ４、図面の簡単な説明
第１図（ａ）（ｂ）及び第２図は従来例を説明する為の
断面図、８１１３図（ａ）〜（ｄ）は本発明を説明する
為の断■１１図でＪる。図において、 ３１・・Ｐ型Ｓ１基板、３２・・素子分離膜３３ ゲ
ート酸化膜、３４・・多結晶シリコン３５ＣＶＤＳ１０
２膜、 ３６ レジスト３７・・・開孔部 ３８ ・閾値制御用ボロン注入層 ３９・バンチスルー防止用ボロン注入層４２・ ソース
、 ４３ ドレイン。
断面図、８１１３図（ａ）〜（ｄ）は本発明を説明する
為の断■１１図でＪる。図において、 ３１・・Ｐ型Ｓ１基板、３２・・素子分離膜３３ ゲ
ート酸化膜、３４・・多結晶シリコン３５ＣＶＤＳ１０
２膜、 ３６ レジスト３７・・・開孔部 ３８ ・閾値制御用ボロン注入層 ３９・バンチスルー防止用ボロン注入層４２・ ソース
、 ４３ ドレイン。
代理人 弁理士 則 近 憲 佑 （化１名）第１図
／
第２図
第３図
Claims (4)
- （１）半尋体基板上にゲート絶縁膜、グー１ｍ極層及び
所定パターンの第１のマスク層を積層形成する工程と、
前記第１のマスク層をマスクとして前記基板中に基板と
同ｉｔ型の不純物をイオン注入する工程と、前記マスク
層から露出するゲート電徐層上に第２のマスク層を形成
する工程と前記第１のマスク層を除去した後第２のマス
ク層をマスクとして前記ゲート電極層上 工程とを備えた事を特徴とするＭＩＳ型トランジスタの
製造方法。 - （２） マスク層から露出するゲート電極層上に金属
又は金属シリサイドを選択的に成長させて第２のマスク
層を形成する事を特徴とする特許求の範囲第１項記載の
Ｐｖｒｔｓ型トランジスタの製造方法。 - （３） 第２のマスク層をゲート電極として用いるよ
うにした事を特徴とする前記特許請求の範囲第１項記載
のＭＩＳ型トランジスタの製造方法。 - （４） イオン注入工程において、チャネル領域下に
基板と同埠電型不純物をイオン注入するようにした琴を
特徴とする前記特許請求の範囲第１項記載のＭＩＳ型ト
ランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22740782A JPS59121877A (ja) | 1982-12-28 | 1982-12-28 | Ｍｉｓ型トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22740782A JPS59121877A (ja) | 1982-12-28 | 1982-12-28 | Ｍｉｓ型トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59121877A true JPS59121877A (ja) | 1984-07-14 |
Family
ID=16860345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22740782A Pending JPS59121877A (ja) | 1982-12-28 | 1982-12-28 | Ｍｉｓ型トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59121877A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63205964A (ja) * | 1987-02-21 | 1988-08-25 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| US5470774A (en) * | 1993-10-08 | 1995-11-28 | Nec Corporation | Fabrication method of a read-only semiconductor memory device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57145372A (en) * | 1981-03-05 | 1982-09-08 | Toshiba Corp | Manufacture of semiconductor device |
-
1982
- 1982-12-28 JP JP22740782A patent/JPS59121877A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57145372A (en) * | 1981-03-05 | 1982-09-08 | Toshiba Corp | Manufacture of semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63205964A (ja) * | 1987-02-21 | 1988-08-25 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| US5470774A (en) * | 1993-10-08 | 1995-11-28 | Nec Corporation | Fabrication method of a read-only semiconductor memory device |
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