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JPS6281113A - latch circuit - Google Patents

latch circuit

Info

Publication number
JPS6281113A
JPS6281113A JP60220899A JP22089985A JPS6281113A JP S6281113 A JPS6281113 A JP S6281113A JP 60220899 A JP60220899 A JP 60220899A JP 22089985 A JP22089985 A JP 22089985A JP S6281113 A JPS6281113 A JP S6281113A
Authority
JP
Japan
Prior art keywords
output
gate
data
inverted
level
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP60220899A
Other languages
Japanese (ja)
Other versions
JPH0732355B2 (en
Inventor
Hideo Tokuda
得田 秀雄
Hiroshi Ueda
博 上田
Rokutaro Ogawa
禄太郎 小川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP60220899A priority Critical patent/JPH0732355B2/en
Publication of JPS6281113A publication Critical patent/JPS6281113A/en
Publication of JPH0732355B2 publication Critical patent/JPH0732355B2/en
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

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  • Logic Circuits (AREA)

Abstract

PURPOSE:To obtain a latch circuit whose stored data is not inverted even with irradiation of an alpha ray by providing the 2nd hold loop inverting even a low level output data into a high level data and returning it to the input side. CONSTITUTION:The 2nd hold loop la is added, an output Q is inputted to a data storage section via a gate G7 to duplicate the hold loop. Supposing that Q=L is caused by the irradiation of an alpha ray at Q=H, since the output Q is at L level (even if an alpha ray is irradiated to this part, the L output remains L output), the inverted output of the gate G7 is at H level and then the noninverting output of a gate G2 goes to H and an output of an AND gate G3 goes to H, and the storage state is restored. Even with the irradiation of alpharay at the latch state of Q=L, the state of Q=L is unchanged and the state of Q=L and the inversion of Q=H is maintained.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、α線によるソフトエラーに対し強化したラン
チ回路に関する。
DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a launch circuit reinforced against soft errors caused by alpha rays.

〔従来の技術〕[Conventional technology]

インフェーズラッチ回路は第5図に示すまたアウトオブ
フェーズラッチ回路は第6図に示す構成を有する。この
第5図でGl、G2は反転及び非反転出力を生じるオア
ゲート、G3はアンドゲート、SDばGl、G2と同様
なゲートであるが1人力型で、その反転及び非反転出力
を生じる。データDATAはゲートGIの一方の入力端
に加わり、クロックCLKがL(ロー;低)レベルのと
きラッチ回路への該データ取込みを行なう。即ちCLK
A(LならゲートG1の出力は入力データDATAで定
まり、これはH(ハイ;高)レベルとするとアンドゲー
トG3の一方の入力はHとなり、またゲートSDの反転
出力はHであるからゲートG2の非反転出力はHになり
、従ってアントゲ−)03の出力はH1従ってラッチ回
路出力QはHlまたこのH出力がゲートG 2に入力す
るので該ゲートG2の非反転m力はHに保持され、非反
転出力はLに保持され、これがラッチ回路のQ出力にな
る。クロックCLKがHに戻っても、ゲー)G2のH出
力はゲートG3のH出力で保持され、またゲートG1の
H出力はゲー)St)のH出力で保持され、従ってゲー
トG3のH出力も保持され、こうしてQ=H,Q=Lは
維持される。
The in-phase latch circuit has a structure shown in FIG. 5, and the out-of-phase latch circuit has a structure shown in FIG. In FIG. 5, Gl and G2 are OR gates that produce inverted and non-inverted outputs, G3 is an AND gate, and SD is a gate similar to Gl and G2, but is operated by one person and produces inverted and non-inverted outputs. Data DATA is applied to one input terminal of gate GI, and the data is taken into the latch circuit when clock CLK is at L (low) level. That is, CLK
If A (L), the output of gate G1 is determined by the input data DATA, and if this is set to H (high) level, one input of AND gate G3 becomes H, and the inverted output of gate SD is H, so gate G2 The non-inverting output of the gate G2 becomes H, so the output of the ant gate 03 becomes H1, so the latch circuit output Q becomes Hl, and since this H output is input to the gate G2, the non-inverting m power of the gate G2 is held at H. , the non-inverted output is held at L, which becomes the Q output of the latch circuit. Even if the clock CLK returns to H, the H output of gate G2 is held at the H output of gate G3, and the H output of gate G1 is held at the H output of gate G2, so the H output of gate G3 is also held. Thus, Q=H and Q=L are maintained.

クロックCLKがLレベルのデータ取込み時の入力デー
タDATA−hLLであると、GIの反転出力従ってて
はH1非反転出力はし、ゲー)G3の出力はL従ってQ
=L、ゲー)G2の非反転出力はH1反転出力はLにな
る。クロックCLKがHになるとゲー)SDの反転出力
はL、ゲートG2の反転出力てはH1非反転出力はし、
ゲー)G3の出力はり、Q=Lとなり、データ取込み時
の状態が保持される。データラッチ機能はループlが持
っている。
When the clock CLK is the input data DATA-hLL when data is taken in at L level, the inverted output of GI and therefore the non-inverted output of H1 is output, and the output of G3 is L, therefore Q.
=L, G) The non-inverted output of G2 is H1, and the inverted output is L. When the clock CLK becomes H, the inverted output of gate SD becomes L, the inverted output of gate G2 becomes H1, and the non-inverted output of H1 becomes low.
The output of G3 becomes Q=L, and the state at the time of data capture is maintained. Loop l has the data latch function.

第6図の回路のゲートSD、GA〜G6も第5図のゲー
トと同種のものであり、クロックCLKがしてあるとゲ
ートG6の出力は入力データDATAにより定まり、該
データがHならLになる。
The gates SD, GA to G6 of the circuit in FIG. 6 are also of the same type as the gates in FIG. Become.

またゲートSDの反転出力はHであるからゲートG5の
出力はL1従ってデートG aの反転出力QはH1非反
転出力回はLになる。クロックCLKがHになるとゲー
トG sの反転出力はL1ゲートSDの反転出力はLで
あるからゲー)Ga、Gsの出力は相手側ゲートの反転
出力で定まり、Q=H,M−Lが維持される。データ取
込み時の入力データDATAがしてあるとゲートG5の
出力はH1従ってQ=L、て=H,ゲートSDの反転出
力はHであるからゲートG5の反転出力はHである。ク
ロックCLKがHになるとゲートG6の出力はL1ゲー
トSDの反転出力もし、従ってゲートGa、Gaの出力
は相手側ゲートの反転出力で定まり、上記Q=L、Q=
Hが保持される。データラッチ機能はゲートG4,05
のクロス接続CCが有する。
Further, since the inverted output of the gate SD is H, the output of the gate G5 is L1, so the inverted output Q of the date Ga is H1, and the non-inverted output becomes L. When the clock CLK becomes H, the inverted output of the gate Gs is L1, since the inverted output of the gate SD is L, the outputs of Ga and Gs are determined by the inverted output of the other gate, and Q=H, M-L are maintained. be done. When the input data DATA at the time of data acquisition is H1, the output of the gate G5 is H1, so Q=L, and the inverted output of the gate SD is H, so the inverted output of the gate G5 is H. When the clock CLK becomes H, the output of the gate G6 becomes the inverted output of the L1 gate SD, so the outputs of the gates Ga and Ga are determined by the inverted output of the other gate, and the above Q=L, Q=
H is retained. Data latch function is gate G4,05
has a cross-connection CC.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

このようなラッチ回路ではデータランチ機能を持つホー
ルドループβ、CCにα線照射があってそのHレベルが
Lレベルに変ると、そのLレベル状態が維持され、ラッ
チデータは反転してしまう。
In such a latch circuit, when hold loops β and CC having a data launch function are irradiated with α rays and their H level changes to L level, the L level state is maintained and the latched data is inverted.

例えば第5図でアンドゲートG3の出力端にα線照射が
あってHレベル(Q=H)がLレベルニするとゲートG
 2の再入力がLになってその非反転出力はL11反転
出力はH、アントゲ−)G3の出力QはLになり、これ
が保持されて記憶データが反転してしまう。第6図でも
同様でQ=H,Q=LのときゲートG aの出力端にα
線照射があってQ=LになるとゲートG5の出力はHS
O3の反転出力Qはし、非反転出力はHになり、記憶デ
ータが反転してしまう。
For example, in Fig. 5, when the output terminal of AND gate G3 is irradiated with alpha rays and the H level (Q=H) becomes L level, the gate G
The re-input of G2 becomes L, its non-inverted output is L11, the inverted output is H, and the output Q of Ant/G3 becomes L, which is held and the stored data is inverted. Similarly in Fig. 6, when Q=H and Q=L, α is applied to the output terminal of gate G a.
When ray irradiation occurs and Q=L, the output of gate G5 becomes HS.
The inverted output Q of O3 becomes high, the non-inverted output becomes H, and the stored data is inverted.

本発明はか−る点を改善し、α線照射があっても記憶デ
ータを反転しにくいラッチ回路を提供しようとするもの
である。
The present invention aims to improve these points and provide a latch circuit that is less likely to invert stored data even when irradiated with alpha rays.

〔問題点を解決するための手段〕[Means for solving problems]

本発明は、高、低レベルをとるデータを取込み、取込ん
だデータを出力すると共に、高レベル出力データを入力
側に戻すホールドループを備えて、該ループにより出力
状態を保持するラッチ回路において、低レベル出力デー
タもこれを高レベルデータに反転して入力側に戻す第2
のホールドループを設けたことを特徴とするものである
The present invention provides a latch circuit that includes a hold loop that captures data that takes high and low levels, outputs the captured data, and returns high-level output data to the input side, and holds the output state by the loop. The low level output data is also inverted to high level data and returned to the input side.
It is characterized by the provision of a hold loop.

〔作用〕[Effect]

本発明のラッチ回路を第1図および第2図に示す。第1
図は第5図に対応し、第2図は第6図に対応し、同じ部
分には同じ符号が付しである。両者を対比すれば明らか
なように本発明では反対側の出力ζもゲー)G?又はG
eを介してデータ記憶部へ入力し、ホールドループを2
重化する。βa、lbは付加された第2のホールドルー
プである。このようにすればα線照射でQ出力が反転し
てもそれが保持されることはな(、ラッチデータの反転
を阻止することができる。
A latch circuit of the present invention is shown in FIGS. 1 and 2. 1st
The figure corresponds to FIG. 5, and FIG. 2 corresponds to FIG. 6, and the same parts are given the same reference numerals. As is clear from comparing the two, in the present invention, the output ζ on the opposite side is also G? or G
input to the data storage section via e, and hold loop 2
It gets worse. βa, lb are added second hold loops. In this way, even if the Q output is inverted due to α-ray irradiation, it will not be held (and the inversion of the latch data can be prevented).

即ち第1図でQ=Hのときα線照射でQ=Lになったと
すると、石はしてあるから(この部分にもα線照射があ
ったとしてもL出力はL出力のま−である)ゲートG8
の反転出力はH1従ってゲートG5の反転出力はL、従
ってゲートG4の反転出力はH1非反転出力すはLにな
り、元の記憶状態に引き戻される。Q=Lのラッチ状態
でα線照射があったとしてもQ=Lの状態に変化はなく
、該Qはり、QはHの状態が保持される。
In other words, if Q = H in Figure 1, then Q = L due to α ray irradiation, since the stone is covered (even if this part is also irradiated with α rays, the L output will be the same as the L output). Yes) Gate G8
Therefore, the inverted output of gate G5 becomes L, and therefore the inverted output of gate G4 becomes H1, the non-inverted output of H1 becomes L, and the original storage state is returned. Even if α rays are irradiated in the latched state of Q=L, there is no change in the state of Q=L, and the state of Q and Q is maintained at H.

第2図も同様で、Q=Hのラッチ状態でα線照射があっ
てQ=Lになったとしても、このときQはしてあるから
ゲートG8の反転出力はH1従ってゲートG5の反転出
力はし、ゲートG4の反転出力QはH1非反転出力石は
してあり、元の記憶状態に戻る。Q=Lのときα線照射
があったとしても状態に変化はない。
The same is true for Figure 2, even if α rays are irradiated in the latched state of Q=H and Q=L, since Q has been set at this time, the inverted output of gate G8 is H1, so the inverted output of gate G5 However, the inverted output Q of the gate G4 is replaced by the non-inverted output of H1, and returns to the original storage state. When Q=L, there is no change in the state even if there is alpha ray irradiation.

〔実施例〕〔Example〕

第3図及び第4図に実施例の一部(要部)を示す。第3
図は第1図に対応し、ゲートGIはトランジスタQ、〜
Q6で、またゲートG2はトランジスタQ8〜Q13で
構成される。アンドゲートG3はトランジスタQ3とQ
ll のコレクタを配線Aで結ぶことにより構成され、
その出力はエミッタホロアQ5を介して取出される。ゲ
ートG2のトランジスタQ9の入力CLKはゲートSD
の反転出力を示し、またトランジスタGltoの入力O
G7はゲートG?の反転出力を示す。
A part (principal part) of the embodiment is shown in FIGS. 3 and 4. Third
The figure corresponds to FIG. 1, and the gate GI is the transistor Q, ~
Q6 and gate G2 are composed of transistors Q8 to Q13. AND gate G3 is transistor Q3 and Q
It is constructed by connecting the collector of ll with wiring A,
Its output is taken out via emitter follower Q5. The input CLK of the transistor Q9 of the gate G2 is the gate SD
and the input O of transistor Glto
Is G7 a gate G? shows the inverted output of

第4図は第2図に対応するもので、ゲー) G aはト
ランジスタQ21〜Q27で、またゲートG5はトラン
ジスタQ28〜Q34で構成される。ゲートG4のトラ
ンジスタQ21 の入力OG6はゲートG6の反転出力
、ゲートG5のトランジスタQ2Qの入力OG8はゲー
) G aの反転出力、トランジスタQ30の入力O3
Dはゲー)SDの反転出力である。
FIG. 4 corresponds to FIG. 2, and gate G a is composed of transistors Q21 to Q27, and gate G5 is composed of transistors Q28 to Q34. The input OG6 of the transistor Q21 of the gate G4 is the inverted output of the gate G6, the input OG8 of the transistor Q2Q of the gate G5 is the inverted output of Ga, and the input O3 of the transistor Q30.
D is the inverted output of SD.

ゲートSD、G?、G6.Gllの具体例は図示しない
が、ゲートGl、G2等に準する。Vrは各ゲートの差
動対の基準側トランジスタのベースへ加えられる基準電
圧、Vcsは定電流源トランジスタQ4.Q12 、Q
24・・・・・・のベースに加えられる電流値決定用電
圧、V cc、 V Elは電源の正。
Gate SD, G? , G6. Although a specific example of Gll is not shown, it corresponds to gates Gl, G2, etc. Vr is the reference voltage applied to the base of the reference side transistor of each gate differential pair, and Vcs is the constant current source transistor Q4. Q12, Q
The voltages for determining the current value, Vcc and VEl, applied to the base of 24... are the positive voltages of the power supply.

負側電圧である。第3図の回路ならトランジスタQ3.
Qll のコレクタにα線照射があると、また第4図の
回路ならトランジスタQ21 、Q22のコレクタにα
線照射があると記憶データ反転の認れがあるが、本発明
ではこれが回避される。
This is the negative side voltage. In the circuit of FIG. 3, transistor Q3.
If the collector of Qll is irradiated with α rays, and in the circuit shown in Fig. 4, the collectors of transistors Q21 and Q22 are
In the presence of radiation, storage data inversion is observed, but this is avoided in the present invention.

(発明の効果〕 以上説明したように、本発明によれば出方データをホー
ルドループで保持すると共に該出方データの反転をゲー
トで反転してホールドループへ入力し、こうしてホール
ドループを2重化したのでα線照射があっても保持デー
タの反転を防ぐことができ、甚だ有効である。
(Effects of the Invention) As explained above, according to the present invention, output data is held in a hold loop, and the inverted output data is inverted by a gate and inputted to the hold loop, thus making the hold loop double. , it is possible to prevent the retained data from being reversed even if there is alpha ray irradiation, which is extremely effective.

【図面の簡単な説明】[Brief explanation of drawings]

第1図および第2図は本発明のラッチ回路を示すシンボ
ル図、第3図及び第4図はその実施例要部を示す回路図
、第5図及び第6図は従来例を示すシンボル図である。 図面でCLKはクロック、1.CCはホールドループ、
(la、lbは第2のホールドループである。
1 and 2 are symbol diagrams showing the latch circuit of the present invention, FIGS. 3 and 4 are circuit diagrams showing the main parts of the embodiment, and FIGS. 5 and 6 are symbol diagrams showing the conventional example. It is. In the drawing, CLK is a clock; 1. CC is a hold loop,
(la, lb are the second hold loops.

Claims (1)

【特許請求の範囲】[Claims] 高、低レベルをとるデータを取込み、取込んだデータを
出力すると共に、高レベル出力データを入力側に戻すホ
ールドループを備えて、該ループにより出力状態を保持
するラッチ回路において、低レベル出力データもこれを
高レベルデータに反転して入力側に戻す第2のホールド
ループを設けたことを特徴とするラッチ回路。
In a latch circuit that captures data that takes high and low levels, outputs the captured data, and returns high-level output data to the input side, and holds the output state by the loop, low-level output data The latch circuit is characterized in that it is provided with a second hold loop that inverts this to high level data and returns it to the input side.
JP60220899A 1985-10-03 1985-10-03 Latch circuit Expired - Lifetime JPH0732355B2 (en)

Priority Applications (1)

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JP60220899A JPH0732355B2 (en) 1985-10-03 1985-10-03 Latch circuit

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JP60220899A JPH0732355B2 (en) 1985-10-03 1985-10-03 Latch circuit

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Publication Number Publication Date
JPS6281113A true JPS6281113A (en) 1987-04-14
JPH0732355B2 JPH0732355B2 (en) 1995-04-10

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JP60220899A Expired - Lifetime JPH0732355B2 (en) 1985-10-03 1985-10-03 Latch circuit

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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS50122853A (en) * 1974-03-13 1975-09-26
JPS51108754A (en) * 1975-03-20 1976-09-27 Citizen Watch Co Ltd Torigaasetsuto torigaarisetsutotaipufuritsupufurotsupu
JPS52144253A (en) * 1976-05-27 1977-12-01 Mitsubishi Electric Corp Flip-flop circuit

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JPH0732355B2 (en) 1995-04-10

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