JPS6273489A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPS6273489A JPS6273489A JP60213781A JP21378185A JPS6273489A JP S6273489 A JPS6273489 A JP S6273489A JP 60213781 A JP60213781 A JP 60213781A JP 21378185 A JP21378185 A JP 21378185A JP S6273489 A JPS6273489 A JP S6273489A
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- Japan
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- capacitor
- memory device
- semiconductor memory
- transistor
- nonvolatile semiconductor
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- G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、不揮発性半導体記憶装置、特に、不揮発性
随時読み出し−き込み可能記憶装置（以Ｆ、不揮発性Ｒ
ＡＭと略す）に閥するものである。
随時読み出し−き込み可能記憶装置（以Ｆ、不揮発性Ｒ
ＡＭと略す）に閥するものである。
［従来の技術１
電気的に門き換えＯＴ能な不揮発性半導体記憶装置とし
てはＥＥＰＲＯＭがあるが、これには、潜き込みにミリ
秒オーダーの時間がかかる、書き換え回数に制限がある
、等の欠点がある之め、従来不揮発性ＲＡＭは、高速な
読み出し書き込み分担うスタティックＲＡＭセルと不揮
発性紀儂ト担うＥｌ：ｇＰＲＯＭセルの組み合せにより
実現されてい念口 従来の不揮発性ＲＡＭＫシ・ける記憶セルの講説と前作
を図に従って説明する。第３図にその−例（工 ５ＳＣ
ＣＤｉｇｏｓｔ ｏｆ Ｔｅｃｈ。
てはＥＥＰＲＯＭがあるが、これには、潜き込みにミリ
秒オーダーの時間がかかる、書き換え回数に制限がある
、等の欠点がある之め、従来不揮発性ＲＡＭは、高速な
読み出し書き込み分担うスタティックＲＡＭセルと不揮
発性紀儂ト担うＥｌ：ｇＰＲＯＭセルの組み合せにより
実現されてい念口 従来の不揮発性ＲＡＭＫシ・ける記憶セルの講説と前作
を図に従って説明する。第３図にその−例（工 ５ＳＣ
ＣＤｉｇｏｓｔ ｏｆ Ｔｅｃｈ。
Ｐａｐｅｒｓ、Ｐ１７Ｕ、Ｆｅｂ、、１９８３）？示す
。記憶セルは４つのＭＯＳ）ランジスタ（Ｑ＋）〜（Ｃ
４）による７リツブ７０ンプ、及び２つのトラ；スフア
ゲート（Ｃ５）、（Ｃ６）からなるスタティックＲＡＭ
の記憶セルの部分（１）と、Ｆ’ＬＯＴＯＸ（ｌ！ｌｌ
ｏａｔｉｎｇ Ｇａｔｅ ＴｕｎｎｅｌＯｘｉｄｅ）
型の二重ゲートトランジスタ（Ｃ７）及び２つのトラン
ジスタ（Ｃ８）、（Ｑ９）からなるＥｇＰＲＯＭの記憶
セルの部分（２）の２つの部分により構成さハる。７リ
ンプ７０ツブの出力（（Ｑ、２）のドレイン）はトラン
ス７アゲート（Ｑｇ）を通してＦＬ。
。記憶セルは４つのＭＯＳ）ランジスタ（Ｑ＋）〜（Ｃ
４）による７リツブ７０ンプ、及び２つのトラ；スフア
ゲート（Ｃ５）、（Ｃ６）からなるスタティックＲＡＭ
の記憶セルの部分（１）と、Ｆ’ＬＯＴＯＸ（ｌ！ｌｌ
ｏａｔｉｎｇ Ｇａｔｅ ＴｕｎｎｅｌＯｘｉｄｅ）
型の二重ゲートトランジスタ（Ｃ７）及び２つのトラン
ジスタ（Ｃ８）、（Ｑ９）からなるＥｇＰＲＯＭの記憶
セルの部分（２）の２つの部分により構成さハる。７リ
ンプ７０ツブの出力（（Ｑ、２）のドレイン）はトラン
ス７アゲート（Ｑｇ）を通してＦＬ。
ＴＯｘ型トランジスタ（Ｃ７）に接続さハており、部分
（１）、（２）の間で記憶内容を授受することにより、
不揮発性ＲＡＭの機能が実現される。記憶セルの選択は
、ワードライン（ＷＬ）によってなさ八、これによって
トランスファゲート（Ｃ５） 、（Ｑｌｌ）が開き、ピ
ントライン（ＢＬ）、（ＢＬ）を通じて情報の読み出し
害き込みが行なわれる。情報の不揮発性記憶は、トラン
スファゲート（Ｃ８）とトランジスタ（Ｑ９）１＆：介
して、端子（ＣＬＲ）、（ＰＲＯ）、（ＣＬＫ）、及び
記憶セルの電源ライン（Ｖｌ）Ｌ：ｌ）に適当な電圧の
信号を与えることにより行なわれる。
（１）、（２）の間で記憶内容を授受することにより、
不揮発性ＲＡＭの機能が実現される。記憶セルの選択は
、ワードライン（ＷＬ）によってなさ八、これによって
トランスファゲート（Ｃ５） 、（Ｑｌｌ）が開き、ピ
ントライン（ＢＬ）、（ＢＬ）を通じて情報の読み出し
害き込みが行なわれる。情報の不揮発性記憶は、トラン
スファゲート（Ｃ８）とトランジスタ（Ｑ９）１＆：介
して、端子（ＣＬＲ）、（ＰＲＯ）、（ＣＬＫ）、及び
記憶セルの電源ライン（Ｖｌ）Ｌ：ｌ）に適当な電圧の
信号を与えることにより行なわれる。
このように、従来の不揮発性ＲＡＭの記憶セルは、スタ
デイクＲＡＭの記憶セルとＥｌｌｍＦＲＯＭの記憶セル
との組み合わせで構成されているため、１つの記憶セル
当りに必要なトランジスタの数が多く、そのためセルの
占有する面積が大きくなり、果槓度を向上させる点で問
題が生じるとともに、信号線の数が多く、回路や制御前
作が複雑となる欠点がある。
デイクＲＡＭの記憶セルとＥｌｌｍＦＲＯＭの記憶セル
との組み合わせで構成されているため、１つの記憶セル
当りに必要なトランジスタの数が多く、そのためセルの
占有する面積が大きくなり、果槓度を向上させる点で問
題が生じるとともに、信号線の数が多く、回路や制御前
作が複雑となる欠点がある。
この発明は、このような点に販みてなされたもので、記
憶セル当りのトランジスタの＆’に減らし、回路構成ｔ
ｍ素化することによって、セル面積の低減と制御前作の
簡素化と図ることと目的とするものである。
憶セル当りのトランジスタの＆’に減らし、回路構成ｔ
ｍ素化することによって、セル面積の低減と制御前作の
簡素化と図ることと目的とするものである。
この発明に係る不揮発性半導体記憶装置は、その記憶セ
ルが、１つのしきい値電圧可変トランジスタと、１つの
キャパシタからなり、これによって情報の読み出し、書
き込み、及び不揮発性記憶を行なうことを特徴とするも
のである。
ルが、１つのしきい値電圧可変トランジスタと、１つの
キャパシタからなり、これによって情報の読み出し、書
き込み、及び不揮発性記憶を行なうことを特徴とするも
のである。
［作用１
この発明における不揮発性半導体記憶装置の配信セ・し
ｒｔ１電源ＯＮ時における、キャパシタに蓄ｔられた電
荷量による情報の記憶と、電源ｏｒｒ時における、しき
い値電圧可変トラ７ジヌタのしきい・′直′ｔ［圧の高
低による情報の不揮発性記憶という２つの機能？有する
。
ｒｔ１電源ＯＮ時における、キャパシタに蓄ｔられた電
荷量による情報の記憶と、電源ｏｒｒ時における、しき
い値電圧可変トラ７ジヌタのしきい・′直′ｔ［圧の高
低による情報の不揮発性記憶という２つの機能？有する
。
〔発明の実施例１
以ドこの発明を、図に示す実旋例に基いて、尻側す５６
゜第１図は、この発明の一実施例による不揮発性半４７
体記憶装置における記憶セルを示す回路図である。（Ｑ
）は不揮発性記憶と行なうための７０〜テイングゲート
型トランジスタで、そのコントローツノゲートはワード
ライン（ＷＬ）に、ソースはピントライン（ＢＬ）に、
ドレインはキャパシタ（Ｃ）の一方の電極に接続される
。フローティングゲート型トランジスタは、例えば、そ
のフローティングゲートと基板との間の酸化膜が、ドレ
イン拡牧須域との重なり部分において一部、他の部分よ
りも薄くなっているようなトランジスタ（Ｅ”ＬＯＴＯ
Ｘ型トランジスタ）を用いる。（Ｃ）の他方の電極はク
ロック（−）に接続される。第２図は、第１図に示さ八
る配信セル？用いて不揮発性ＲＡＭを構成した場合のそ
のブロック図の一例である。各記憶セル（Ｃｕ） 、（
Ｃ１２） 、 （Ｃ２１） 、 （Ｃ２２） 、・・・
・・は、第１図に示す構成分とる。各記憶セル（Ｃ１ｌ
）％（Ｃ１２） 、（Ｃ２１） 、 （Ｃ２２）・・・
は、り会コーグ（３）から出るワードライン（ＷＬｌ）
、 （ＷＬｚ）、・・−′及び列デコーダ（４）から
出るビットライン（ＢＬＩ）、（ＢＬ２）・・・に対し
てマトリクス状に配列され、書き込み制御部からのタロ
ツク（−）が接続されている。
゜第１図は、この発明の一実施例による不揮発性半４７
体記憶装置における記憶セルを示す回路図である。（Ｑ
）は不揮発性記憶と行なうための７０〜テイングゲート
型トランジスタで、そのコントローツノゲートはワード
ライン（ＷＬ）に、ソースはピントライン（ＢＬ）に、
ドレインはキャパシタ（Ｃ）の一方の電極に接続される
。フローティングゲート型トランジスタは、例えば、そ
のフローティングゲートと基板との間の酸化膜が、ドレ
イン拡牧須域との重なり部分において一部、他の部分よ
りも薄くなっているようなトランジスタ（Ｅ”ＬＯＴＯ
Ｘ型トランジスタ）を用いる。（Ｃ）の他方の電極はク
ロック（−）に接続される。第２図は、第１図に示さ八
る配信セル？用いて不揮発性ＲＡＭを構成した場合のそ
のブロック図の一例である。各記憶セル（Ｃｕ） 、（
Ｃ１２） 、 （Ｃ２１） 、 （Ｃ２２） 、・・・
・・は、第１図に示す構成分とる。各記憶セル（Ｃ１ｌ
）％（Ｃ１２） 、（Ｃ２１） 、 （Ｃ２２）・・・
は、り会コーグ（３）から出るワードライン（ＷＬｌ）
、 （ＷＬｚ）、・・−′及び列デコーダ（４）から
出るビットライン（ＢＬＩ）、（ＢＬ２）・・・に対し
てマトリクス状に配列され、書き込み制御部からのタロ
ツク（−）が接続されている。
第２図に示す実施例においてその動作分説明する。通常
の読み出し書き込み前作（電源ＯＮ時の前作）の場合、
各記憶セル（ＣＩり 、 （Ｃ１す、（Ｃム）、（Ｃ２
２）・・・ば、７０−ティングゲート型トランジスタ（
Ｑ）をトランスファゲートとし、これとキャパシタ（Ｃ
）によって、１トランジスタ１キヤパシタ型のダイナミ
ックＲＡＭと同様のセル構成となって、情報はキヤパシ
タ（Ｃ）に蓄えらバた電荷の有無として記憶される。記
憶セルの選択は、行デコーダ（３）と列デコーダ（４）
によって特定のワードライン及びピントラインと選択す
ることによってなされる。情報の不揮発性記憶（電源（
ｌ Ｆ Ｆ時における記憶）は、書き込み制御８（５）
から各セル（Ｃ１ｌ） ％ （Ｃ１２） 、 （Ｃ２１
＞ 、（Ｃ２２）・・・にクロツク（−）を与え、容量
結合（よって７０−ティングゲート型トランジスタ（り
のドレイント高電圧に立ち上げて、７０−ティングゲー
トに電荷分注入することによって行なわれる。この時、
記憶情報すなわちキャパシタ（Ｃ）に蓄えられた電荷量
の大小によって、ドレインに加わる電圧が異なるため、
７０−ティングゲートに注入される電荷量がこれに応じ
て変化し、従って、記憶情報が７０−テインググート型
トランジスタ（Ｑ）のしきい値電圧の高低として不揮発
性記憶される。この場合、ドレインに加わる正の電圧が
高い程、ドレインから薄い酸化膜と通して７０−ティン
グゲートに流れ込むトンネル電流が大きくなり、７０−
ティングゲート型トランジスタ（Ｑ）のしきい債電圧Ｐ
ｉ低くなる。不揮発性記憶され之情報は、しきい値電圧
の低い状態にある７０−テインググート型トランジヌタ
のみＯＮし、しきい値電圧の高い状態のそれはＯＦＦす
るような電圧をワードライン（ＶＩＬＩ）、（ＷＬ２）
、・・に加えてキャパシタ（Ｃ）に電荷を再充電するこ
とによって再生される。
の読み出し書き込み前作（電源ＯＮ時の前作）の場合、
各記憶セル（ＣＩり 、 （Ｃ１す、（Ｃム）、（Ｃ２
２）・・・ば、７０−ティングゲート型トランジスタ（
Ｑ）をトランスファゲートとし、これとキャパシタ（Ｃ
）によって、１トランジスタ１キヤパシタ型のダイナミ
ックＲＡＭと同様のセル構成となって、情報はキヤパシ
タ（Ｃ）に蓄えらバた電荷の有無として記憶される。記
憶セルの選択は、行デコーダ（３）と列デコーダ（４）
によって特定のワードライン及びピントラインと選択す
ることによってなされる。情報の不揮発性記憶（電源（
ｌ Ｆ Ｆ時における記憶）は、書き込み制御８（５）
から各セル（Ｃ１ｌ） ％ （Ｃ１２） 、 （Ｃ２１
＞ 、（Ｃ２２）・・・にクロツク（−）を与え、容量
結合（よって７０−ティングゲート型トランジスタ（り
のドレイント高電圧に立ち上げて、７０−ティングゲー
トに電荷分注入することによって行なわれる。この時、
記憶情報すなわちキャパシタ（Ｃ）に蓄えられた電荷量
の大小によって、ドレインに加わる電圧が異なるため、
７０−ティングゲートに注入される電荷量がこれに応じ
て変化し、従って、記憶情報が７０−テインググート型
トランジスタ（Ｑ）のしきい値電圧の高低として不揮発
性記憶される。この場合、ドレインに加わる正の電圧が
高い程、ドレインから薄い酸化膜と通して７０−ティン
グゲートに流れ込むトンネル電流が大きくなり、７０−
ティングゲート型トランジスタ（Ｑ）のしきい債電圧Ｐ
ｉ低くなる。不揮発性記憶され之情報は、しきい値電圧
の低い状態にある７０−テインググート型トランジヌタ
のみＯＮし、しきい値電圧の高い状態のそれはＯＦＦす
るような電圧をワードライン（ＶＩＬＩ）、（ＷＬ２）
、・・に加えてキャパシタ（Ｃ）に電荷を再充電するこ
とによって再生される。
以上によって、不揮発性ＲＡＭが実現される。
なお、Ｅ記実施例では、しきい１０電圧０Ｔ７Ｒトラン
ジスタとしてＦＬｏＴｏｘｕのフローティングゲート型
トランジスタを用いた場合を示したが、陣のしさい＠電
圧ｃｉ′ｆ変トランジスタを用いても、四等の効果を奏
する。
ジスタとしてＦＬｏＴｏｘｕのフローティングゲート型
トランジスタを用いた場合を示したが、陣のしさい＠電
圧ｃｉ′ｆ変トランジスタを用いても、四等の効果を奏
する。
Ｅ発明の幼果Ｊ
以上のように、この発明によれば、１つの記憶セルを１
つのしきい価電圧町変トランジスタと１つのキャパシタ
によって構成したため、回８１ｒ構成が唖めて簡単とな
り、セル面積が小さく、集積化に適する優ｔ″した不揮
発性半導体記憶装置を実現できる効果がある。
つのしきい価電圧町変トランジスタと１つのキャパシタ
によって構成したため、回８１ｒ構成が唖めて簡単とな
り、セル面積が小さく、集積化に適する優ｔ″した不揮
発性半導体記憶装置を実現できる効果がある。
【図面の簡単な説明】
第１図は、この発明の一実施例による不揮発性半導体記
憶装置における記憶セルを示す回路図、第２図は、第１
図に示す記憶セルを用いて不揮発性ＲＡＭを構成し之場
合の一例を示すブロック図、第３図は、従来の不揮発性
ＲＡＭにおける記憶セルの例を示す回路図である。 （ＷＩ、）・・・フードライン、ＣＢＬ）・・・ビット
ライン、（−）・・・クロア 夕、（ＱＪ・・・しきい
値電圧ｃｉＴｆトランジスタ、 （Ｃ） 、、、キャパ
シタ なお、図中１刺−符号は同一、又は相当部分と示す。 代 理 人 大 岩 増 雄第１図 ｏ しき１１イ適・を圧可変Ｙランジズタ第２図 第３図 手続補正書（自発） 昭和 年 月 日 特許庁長官殿 づビシ、・・
と、゛・） １、事件の表示 特願昭６０−２１３７８１号２、
発明の名称 不揮発性半導体記録装置３、補正をす
る者 π件との関係 特許出願人 代表者志岐守哉 ４、代理人 ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 明細書をつぎのとおり訂正する。
憶装置における記憶セルを示す回路図、第２図は、第１
図に示す記憶セルを用いて不揮発性ＲＡＭを構成し之場
合の一例を示すブロック図、第３図は、従来の不揮発性
ＲＡＭにおける記憶セルの例を示す回路図である。 （ＷＩ、）・・・フードライン、ＣＢＬ）・・・ビット
ライン、（−）・・・クロア 夕、（ＱＪ・・・しきい
値電圧ｃｉＴｆトランジスタ、 （Ｃ） 、、、キャパ
シタ なお、図中１刺−符号は同一、又は相当部分と示す。 代 理 人 大 岩 増 雄第１図 ｏ しき１１イ適・を圧可変Ｙランジズタ第２図 第３図 手続補正書（自発） 昭和 年 月 日 特許庁長官殿 づビシ、・・
と、゛・） １、事件の表示 特願昭６０−２１３７８１号２、
発明の名称 不揮発性半導体記録装置３、補正をす
る者 π件との関係 特許出願人 代表者志岐守哉 ４、代理人 ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 明細書をつぎのとおり訂正する。
Claims (3)
- （１）電源ＯＦＦ時に、しきい値電圧可変トランジスタ
によつて記憶情報を保持するようにした不揮発性半導体
記憶装置において、電源ＯＮ時に、上記しきい値電圧可
変トランジスタと、単一のキャパシタにより、記憶情報
の読み出し及び書き込みを行なうことを特徴とする不揮
発性半導体記憶装置。 - （２）記憶セルのしきい値電圧可変トランジスタのコン
トロールゲートが選択線に、ソースがデータ線に、ドレ
インがキャパシタの一方の電極に、キャパシタの他方の
電極が信号線に各々接続されていることを特徴とする特
許請求の範囲第１項記載の不揮発性半導体記憶装置。 - （３）しきい値電圧可変トランジスタは、フローテイン
ググートを持つＭＯＳトランジスタであり、フローティ
ングゲートと基板との間の酸化膜が前記ドレイン拡散領
域との重なり部分において一部が他の部分よりも薄くな
つていることを特徴とする特許請求の範囲第１項または
第２項記載の不揮発性半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60213781A JPS6273489A (ja) | 1985-09-25 | 1985-09-25 | 不揮発性半導体記憶装置 |
| US06/911,431 US4760556A (en) | 1985-09-25 | 1986-09-25 | Nonvolatile semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60213781A JPS6273489A (ja) | 1985-09-25 | 1985-09-25 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6273489A true JPS6273489A (ja) | 1987-04-04 |
Family
ID=16644931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60213781A Pending JPS6273489A (ja) | 1985-09-25 | 1985-09-25 | 不揮発性半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4760556A (ja) |
| JP (1) | JPS6273489A (ja) |
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| JP2005196936A (ja) * | 2003-12-30 | 2005-07-21 | Hynix Semiconductor Inc | 不揮発性ｄｒａｍの駆動回路及びその駆動方法 |
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Families Citing this family (14)
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- 1985-09-25 JP JP60213781A patent/JPS6273489A/ja active Pending
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