JPH01501023A - 不揮発性メモリー・セル・アレイ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明はマトリックス・アレイの行のメモリー・セルをアドレスする行選択線 と前記アレイの列のセルをアドレスする複数の列線とを含み１行及び列に配列さ れた不揮発性メモリー・セルのマトリックス・アレイに関する。

この種の不揮発性メモリー・セルのマトリックス・プレイは１マイクロプロセツ サ及びカストム・ロノック用ＥＥＰＲＯＭ　’と称するＣｕｐｐｅｎｓほかによ る論文と（ＩＥＥＥ　Ｊｏｕｒｎａｌ　ｏｆ　５ｏｌｉｄ　５ｔａｔｅ　Ｃ１ｒ ｃｕｉｔｓ　、Ｖｏｌ、ＳＣ−２０，４２，１９８５年４月、６０３〜６０８頁 ）％１９８４年ＩＥＥＥ　Ｉｎｔｅｒｎａｔｉｏｎａｌ　５ｏｌｉｄ　５ｔａｔ ｅ　Ｃ１ｒｃｕｉｔｓ　Ｃｏｎｆｅ　−ｒｅｎｃｅ　（Ｄ技術論文のダイジェス トで公辰された同−人及び同一名称の論文とから知ることができる。

これら参考文献で開示した複合セル構造は第１図で概略示す。そこに示すように 、長い点線で周囲を囲った左セル１と、短い点線で周囲を囲った右セル２とは接 地導通路７に適したトランジスタ６と同様、書込線４からのアクセス・トランジ スタ３を共有する。左セルｌは更に同時にアクセス・トランジスタ３．９’ｉ可 能化する行線８を持つ。トランジスタ９は可能化されたとき、アクセス・トラン ジスタ９をセンス・トランジスタ１３に接続するソース／ドレイン・タイプの拡 散でるることが好ましい導通路１２に対してビット線１１を接続する。拡散１２ には接近しているが、電荷転送誘電体によって分離されている導電性フローティ ング・ダート電極１７のセグメント１６が図に示すように配置されている。フロ ーティング・グー）　電４１７それ自体１反対端において同様な拡散導電路１８ に隣接した位置に延在し、適切な寸法にして拡散１８に接近し、誘電体１９によ りて、拡散１２に対する電極のセグメント１６の接近から生じたものより相当大 きな有効容量結合を供給する。この構造に従い、導’ｔ　′ｗ＆１８はトランジ スタ３のためのソース／ドレイン拡散の延長である。セル１の左側の残りの要素 は、線２工にエネーブル信号を受信したときに、拡敏タイグ導電路７を接地電位 に接続する接地トランジスタ６がるる。

第１図の対セルの１つの欠点はいずれかのセルに直接書込む能力がないというこ とでろり、言いかえると。

前に消去動作を受けることなくセルの状ｎｔ−バイナリ”１”か“０″にプログ ラムする能力がないといりことである。これはカップリング・キャパシタ２３． ２４は導通路１８を共有して両フローティング・ダートに同じ導通路１８の電位 を結合するということに役立つ。

これは書込／プログラム動作中選択されていないセルのデータを完全な状態のま ま維持するために、導通路１８の電位を一定にする必要を生じさせる。電圧ＶＢ 。

及びＶＢ、は書込サイクル中可変であり、書込動作は電荷を一方向にのみ転送す ることができる。故に、この構造は新たなデータを２つのセルのどちらかに書込 む前に両セルを消去することが必要となる。シングル直接書込サイクルと対照的 に、セルにデータのエントリを行うため、消去サイクルと書込サイクル両方が必 要でるるということはチップに行わせるべき動作の作用的複雑性を増し５その結 果タイミング及び制ｇ１回路に用いるべきチップ領域の増加を必要とする。

第１図の２セル構造は他の不利益を受ける。すなわち、読出サイクル・ピット線 、例えばＶＢ、と書込線電圧ＶＷとが同一でない場合、読出サイクル中その電位 が不揮発性に記憶されたデータを乱すことになる。その上うなＶＢ、及びｖｗに 対する異なる電圧の使用はメモリー・ウィンドウ内で基準レベルの中心位置付け をすることを可能にするため、フローティング・ダート装置では珍らしいことで はない。最少の続出の乱れでさえ、セルの反復続出アドレシングを可能にするた め、すなわち高速クロック・マイクロノロセッサ動作ヲループ・サイクルする際 に当然考えられるように非常に好ましいものではない。他方、読出サイクル中、 電圧ＶＢ１．ＶＷヲ選択的にセットする能力は不揮発性データを、すなわちメモ リー・ウィンドウが減少した後、期間経過後に記憶し、信頼性をもって読出すこ とができるという好ましい特徴でもある。

半導体集積回路装置の高いメモリー・セル密度を追求する際、メモリー密度はセ ルのアドレシングに使用する列線及び行線のピッチによって通常制限される。

第１図の先行技術は他の欠点をも例示する。すなわち。

動作的に制限された対セルでも、不揮発性メモリー・セルの対のデータを読出し 、ｆログラムする行線又は列線のような各線を個々に電気的にアドレスする６本 の線が必要でらる。特にここに例示したものでに、それらの線はＶ！ｔｏ　ｒ　 ｖＢ１＋　”Ｗ　’　ＶＲ”Ｇ及び電気接地線である。

発明の開示 この発明の目的は高い実装密度ｔ−達成することができる上記の種類の不揮発性 メモリー・セルのマトリックス・アレイを提供することである。

故に、この発明によると、メモリー・アレイの第１行の第１のセルに選択的に接 続された第１の列線と、そこに記憶された不揮発性状態を読出すため前記第１の セルに選択的に接続される第２の列線と、前記プレイの前記第１の行の第２のセ ルに選択的に接続された第３の列線と、前記第３の列線と前記第１のセルとの間 、前記第１の列線と前記第３のセルとの間の電気信号を接成し、前記第１のセル の反対側でるって前記アレイの前記第１の行に位置付けされたカップリング手段 とを含む不揮発性メモリー・セルのマトリックス・アレイを提供する。

この発明によるアレイのセルは書込み、読出し及びマーノニング動作のための列 方向ｉｔ共有するように構成される。そのため、プレイの列ピツチは約１７３だ け減少することができる。

この発明によるマトリックス・アレイの第２の利点は薄い誘電体材料層を通して シングル・ポリシリコン・フローティング・ゲート電荷記憶電極及び電荷転送を 使用するセル構造に実施するに適しているということである。

以下で説明するように、この発明の好ましい実施例テハ、メモリー・セルのプロ グラミングは消去動作を必要とせず、直接書込方式で行うことができるというこ とでおる。

図面の簡単な説明 次に、下記の添付図面を参照してその例により、この発明の一実施例を説明する 。

第１図は、不揮発性セルの先行技術の実施例を示す図でるる。

第２図は、この発明に適する形のプレイの複合セルの接続を例示した電子的回路 図である。

第３図は、２つの隣り合うセルについて共有の列接続概念を例示した回路図であ る。

第４図は、第２図の２つのセルのための典型的なレイアラ）を表わす略図である 。

発明を実施するための最良の形態 第２図において、それは２行及び４列に配置されたサンプル・セル群を示す。そ れはメモリー・セルの大夫行０及び１のための行線２６，２７に応答し１列Ｏの ための対２８．２９のような対列線に応答し１列１のための線３１．３２に応答 し１列２のための線３３゜３４に応答する。典型的な不揮発性メモリー・セルは 行Ｏ／列ｌ１行０／列２及び行ｌ／列１で指定する夫夫の位置のメモリー・セル について点組外周腸３６゜３７．３８で囲んで示す。

今、外周線３６で囲んだセルに注目すると、そのセルは３つのノード３９〜４１ だけがメモリー・アレイの外部から直接アドレスすることができるような５つの ノード３９〜４３全通してアクセスされるということに注目しよう。残りの７− ド４２，４３は隣りの列のセルに接続される。

従って、２列線のみのピッチは２本の列線のピッチがそのアレイのセルの各列に ついて必要でろり、他方。

以下の説明で明らかＫなるように、各セルのため、全プロダラム／書込及び読出 アドレシングは作用的に３本の列線を介して行われる。選ばれたセル３６のアド レシングは行ｏ　、　ｌ０ＣＩ　、　Ｒ１及びＩ　ＩＣ２で示されるような碌に 対応する線２６，３１，３２．３３を使用する。

この集積回路の実施例の電界効果トランジスタのアクティブ領域は列線のために 金属を使用し、ソース／ドレイン領域のために半導体基板のアクティブ拡散を使 用し、デート及びフローティング・ダート電極のためにシングル・ポリシリコン 層を使用する。二酸化シリコン、窒化シリコ／又はシリコン・オキシナイトライ ドのような薄い誘電体は各セルの電荷転送領域４４及び容量結合領域４６ｔ−形 成するのに使用することができる。

そのようなセルの構造的動作Ｄｏ徴は第３図に例示するように隣り合う代表的セ ル対中ｌ及びす２を考察することによって更に深く理解することができる。第２ 図のアレイの行０のセルに最初に適用し九査号と同一番号を第３図でも使用する 。七の典型的な製作状態は下記チーグルＡに示す。

行ｌ　ｏｖ　ｏｖ　ｏｖ　ｏｖ 列ｌ０Ｃ１０ｖ　＋１５ｖ　Ｏｖ　テスト７列Ｒ１＋１５Ｖ／７”−ト　７ｏ− ト　＋ＩＶ　＋ＩＶ列ｌＩＣ２＋１５Ｖ　ＯＶ　ＯＶ　ＯＶ率・・・選ばれた行 の他のセルに対するプログラムされたデータの望ましくない乱れを防止するため 、選ばれた列対の右の列及び左の列すべてが夫々の左又は右の選ばれた動電圧（ 例えば、行０のためにＣｏ−ｌ０ＣＩ及びＩ３　＝　１２Ｃ３＝　ｌＩＣ２をセ ットする）に合致するべきである。

テーブルＡに示す書込“０″及び“１″動作状態は薄い誘電体領域４４全通し、 フローティング・ダート電極４７に正又は負電荷を転送することによって延長さ れた期間に不揮発性メモリー・セル（セルナ１）ｔ−プログラムするのに使用さ れる。薄い誘電体領域４４の高度に非直線性電荷転送特性は、約１０Ｖが誘電体 領域間に課された書込動作中、ノード４３とフローティング・ゲート４７との間 で電荷が転送されるというように電圧を変化させる。一度転送されると、電荷は 永年に亘る漏洩損失か又は方向反対に向けられた書込サイクルによって除去され るまでフローティング・ゲート４７にドラッグされたままに維持される。７０− ティング・ゲート４７に存在する電荷の極性及び大きさはセンス電界効果トラン ジスタ４８によって検出される。

ノード４２とフローティング・ダート電極４７との間の薄い誘電体４６によって 形成されたキャノ母シタはノード４３と７０−ティング・ダート電極４７との間 の薄い誘電体４４によって形成されたキャパシタより相当大きいように設計され る。有効なカップリング比は７０−ティング・ダート電極４７が容量結合にょシ ノード４２の電位に引っ張られることを保証する。電界効果トランジスタ４９． ５１はセルナ１に直接アクセスし、他方、セルナ２の電界効果トランジスタ５２ によりて、ノード４３を介し、第２の間接アクセスが与えられる。

フローティング・ダート電極４７は薄い誘電体４６を通して電界効果トランジス タ４９のソース／ドレイン領域に容量結合さｎる。その領域はノード４２に共通 である。電極４７の延長部は電界効果トランジスタ４８のソース／ドレイン領域 （ノード４３と共通）に接続される。薄い誘電体４４を通して行われる容量結合 は薄い誘電体４６ｔ−通して行われる容量結合よυ相当小さい。薄い誘電体４４ は又非直線性電荷転送領域を形成する。電極４７は更にメモリー・センス電界効 果トランジスタ４８のダート電極を形成するよう延長される。メモリー・センス ・トランクメタ４ｓｉ好ｔしくけ約＋１ｖの固有なしきい値を有する工７ハンス メント装置で６り、フローティング・ダート電極４７が正に荷電されたときには 導通し、フローティング・ダート電極４７が負に荷電されたときには導通しない というｎ−チャ／ネル実施例が行い易い。

ノード３９，４０における列線とセル◆１の内部との間の接続は、エンハンスメ ント・モード装置であり。

ノード４１で示す共通ダート電極の信号に応答する電界効果選択トランジスタ４ ９．５１によって行われる。

電界効果トランジスタ４９はノード４０ｆｆｉノード４２に選択的に接続するよ う作用し、電界効果トランジスタ５１はノード３９をメモリー・センス・トラン ジスタ４８０１つのソース／ドレイン電極に選択的に接続するよう作用する。ノ ード４２及び４３は行線の軸に沿って反対方向に延び、七ルナ２のような隣りの セルに接続され、４３のようなノードをセルナ２の選択トランジスタ５２を介し て列線ｌＩＣ２に接続する手段を提供する。それによって列線の共有が行われる 。

列線の共有ｄ！３図の上部に示す。列線共有の概念は、セルに対する全接続セッ トは隣り合うセル列からの列線の使用を含むという事実によって描か詐る。例え ば、アレイ行Ｏ及び列ＩＫ６るセル参りｔ書込／プログラムし、読出し、メモリ ー・マージ／するため、ノード４１、列ｌ線ｌ０ＣＩ及びＲ１及び列２線Ｉ　ｌ ｃ２に対応する行θ線を使用してセルナ１がアドレスされる。

列１　ｇ　ｌ０ＣＩは同様に列０法（図に示していない）によって共有される。

以上、セルの内部構造及びアドレシング接ａｆ、理解したので、第３図の典謔的 セルナ１の動作をテーブルＡの全補数状態を参照して説明する。メモリー・セル ・トランジスタ４８の導通によって特徴づけられる不揮発性状態を形成するため のセルナｌのプログラミングはフローティング・ダート電極４７に正電荷を置く ことが含まれる。これはテーブルＡに示す書込／プログラム１１１状態に対応す る。明らかなように、行ｏ線ノード４１は＋１５Ｖにセットされ、行１及びアレ イの他のすべての行線はＱＶにセットされる。同時に、ｌ０ＣＩはＯｖにセット され、　Ｒ１は＋１５Ｖにセットされるかフロートにされ、ｌＩＣ２は＋１５Ｖ にセットされる。

これら条件のもとに、セルナ１は可能化された選択トランジスタ４９，５１．５ ２によってアドレスされ。

ノード４２をＱＶに引っ張り、ノード４３を約＋１３Ｖに引っ張る。２つの電圧 は選択トランジスタ５２を通して降下する。４６における容量結合は４４におけ るものより相当大きいため、フローティング・ダート電極４７も同様にノード４ ２の約Ｏｖに引り張られる。

このようにして薄い誘電体４４はその容量結合比から約１０Ｖの相対電圧を受け る。この電圧は薄い誘電体４４の両端に課された相当大きな電界に応答し、誘電 体の構成に従い、非直線性ファウラーノルドハイム・トンネル効果又はゾール− ７レノケル導通、又はその組合わせ効果を容易にする。約１ミリ秒の後、薔込／ プログラミング状態が除去され、延長された期間中フローティング・ダート電極 ４７にドラッグされた正電荷を残す。

メモリーΦセンス・トランジスタ４８が導通していない場合の反対不揮発性状態 にセル÷１をプログラムすることはテーブルＡの書込／プログラム”０″状態を 適用することができる。再び行０は＋１５Ｖが与えられ、他の行はディセーブル される。ｌ０ＣＩは＋１５Ｖにセントされ、Ｒ１はＯｖにセットされるかフロー トにされ、ｌＩＣ２はＯｖにセットされる。これらの状態のもとに、ノード４２ 及び容量結合フローティング・ダート電極４７は＋１３Ｖに引っ張られ、前述の よ５な極性反対の誘電体４４の両端に電界を発生させ１反対方向に電荷転送を起 動する。非直線性電荷転送及び書込／プログラム”０＃状態の除去に続き、フロ ーティング・ダート電極４７は負に荷電される。そのようなフローティング・ダ ート電極４７の負荷電はメモリー・センス・トランジスタ４８をディセーブルす る。

プレイの行０のすべての選択トランジスタは行線ノード４１を＋１５Ｖにバイア スしたときに可能化される。セルナ１行１のプログラミング中、行Ｏの他のメモ リー・セルに対するデータ書込／グログラミ７グを干渉するのを防ぐため、他の 列線接続はテーブルＡの注に記載したようにバイアスされなければならない。

すなわち、選ばれた列の右への列線はノード４３’を介すような次に隣り合う右 列から選ばれたセルに結合される゛電圧にバイアスされなければならない。同時 に。

アドレスされた列の左のセルは、例えば、ノード４２のラインを介してくるよう な次の左の列セルに転送されるものとほぼ同じ電圧にバイアスされなければなら ない。この特定の例のように、テーブルＡに従いセルナ１が“０”状態にプログ ラムされるべ＠場合＋　ｌＩＣ２の右の列線はＯｖにバイアスされ、ｌ０ＣＩの 右の列は＋１５Ｖにバイアスされるでろろう。これらの状態のもとに、隣り合う 列のセルは、そうでなければ夫々のフローティング・ダート電極に記憶されてい る電荷を妨害又は劣化するかもしれない重大な電圧差動を受けない。

アレイの行Ｏ及び列１のセル≠１にプログラムされている不揮発性状態の読出し は、又テーブルＡに明示された状態に従って行われる。行０は行ｏ線ノード４１ に＋５ｖバイアスを与え、アレイの他の行線にＯｖを供給することによって選択 される。読出動作中、列線ｌ０ＣＩはＯｖにバイアスされ、線Ｒ１は＋１ｖに接 続され、線１１Ｃ２はＯｖに接続され、接続Ｒ１及びｌＩＣ２間の導通路の導通 状態がセンスされる。メモリー・センス・トランジスタ４８の導通状態はＲ１及 びｌＩＣ２間の列線接続で検出されるから、＋ＩＶ接続Ｒ１は任意でろシ、電流 センス回路の設計に従って高くも低くもすることができる。Ｒ１及びｌＩＣ２間 の導通は双方向性である。その点についても又Ｒ１及びｌＩＣ２に供給される電 圧の大きさは又換することができる。しかし、Ｉ　ＩＣ２の右への列線接続はｌ ＩＣ２の電圧に保持され、Ｒ１の左への列線接続はＲ１の電圧に保持されて読出 動作中に発生するかもしれないセル≠２に対してプログラムされた不揮発性状態 に対する妨害の影響を最少にする。

この発明は、又メモリー・ウィンドウのテストを可能にし、フローティング・ダ ート電極４７に保有する電荷の範囲を測定する。テーブルＡに示した状態に：絖 き、Ｒ１は再び＋１ｖにバイアスされ、ｌＩＣ２はＱＶに保持され、その間の導 通がセンスされる。しかし、マージン状態に対してはｌ０ＣＩにテスト電圧が供 給され、電界効果センス・トランジスタ４８が導通し始めたときに検出されるよ うにする。ｌ０ＣＩのテスト電圧は、又ｌ０ＣＩの左のすべての列に供給され、 その行の隣り合うセルのデータの妨害を避けるようにする。ｌ０ＣＩのテスト電 圧は誘電体４６によって形成されたキャパシタを通してフローティング・ゲート ４７に供給され、電極４７の相対電位をシフトする。

第４図は第３図のセルの典型的レイアウトを提供するものであり、いかに行線の 結合による列線の共有がデータを不揮発性に記憶するセルの列ピツチを減少させ るか、直接書込動作能力及び続出妨害がなく、シフグル導電性ドープド・ポリシ リコン集積回路得造をいかに容易にするかを更に例示する。基板に拡散されたｎ ＋導電領域は第１のポリシリコン層領域であるよう実線によりて示される。ポリ シリコン行線とｎ”４体との交点は選択トランジスタ４９，５１．５２を形成す る。

領域４６の点によって示される薄い誘電体はｎ＋導電領域とポリシリコンとの間 の大きな容量結合の領域を規定する。領域４４に低い容量結合を有する薄い誘電 体はｎ＋導電領域とポリシリコン・７０−ティング・ゲート電極４７との間の電 荷転送領域を規定する。夫々の列線のコンタクトによって示されるような金属の 列線（点線及び金属の文字）がｎ＋接続に置かれる。列線接続の共有は同図の上 部でプログラムされる。

先行状＃１ ＦＩＧ、１ すｌ　Ｏ４Ｗ→比　ヂＩ２也＋ｖ　Ｑ　５’Ｌトーーーノーーーーーーーλ アリ１かし持ｔシヒ５ 国際３査報告　。５８７０２２３゜

Claims (10)

【特許請求の範囲】
1. １．マトリックス・アレイの共通行のメモリー・セルをアドレスする行選択線と 、前記アレイの列のセルをアドレスする複数の列線とを含む行及び列に配列され た不揮発性メモリー・セルのマトリックス・アレイであって、前記アレイの第１ の行の第１のセル（３６）に選択的に接続される第１の列線（Ｉ０ＣＩ）と、前 記第１のセル（３６）に選択的に接続され記憶されている不揮発性の状態を読出 す第２の列線（Ｒ１）と、前記アレイの前記第１の行の第２のセル（３７）に選 択的に接読される第３の列線（Ｉ１Ｃ２）と、前記アレイの前記第１の行におい て前記第１のセル（３６）の反対側に配置され、前記第３の列線（Ｉ１Ｃ２）と 前記第１のセル（３６）との間及び前記第１の列線（Ｉ０Ｃ１）と第３のセルと の間に電気信号を接続する接続手段とを含む不揮発性メモリー・セルのマトリッ クス・アレイ。
2. ２．前記第１及び第３の列線（Ｉ０Ｃ１，Ｉ１Ｃ２）を前記第１のセル（３６） をプログラムするに適した電圧でバイアスするバイアス手段を含む請求の範囲１ 項記載のマトリックス・アレイ。
3. ３．前記バイアス手段は前記第１のセル（３６）に記憶されている不揮発性状態 を読出すに適した電圧で前記第２及び第３の列線（Ｒ１，Ｉ１Ｃ２）をバイアス する請求の範囲２項記載のマトリックス・アレイ。
4. ４．前記接続手段は個別的てはあるが共通に可能化される選択トランジスタ（４ ９，５１，５２）を含み、前記第１及び第２のセル（３６，３７）を前記第１， 第２及び第３の列線（Ｉ０Ｃ１，Ｒ１，Ｉ１Ｃ２）に選択的に接続する請求の範 囲３項記載のマトリックス・アレイ。
5. ５．前記バイアス手段は前記第３のセルとそこに連続接続された第１の行のセル の列線を前記第１の列線（Ｉ０Ｃ１）の電圧でバイアスし、前記第２のセル（３ ７）とそこに連続接続された第１の行のセルの列線を前記第３の列線（Ｉ１Ｃ２ ）の電圧でバイアスするようにした請求の範囲４項記載のマトリックス・アレイ 。
6. ６．前記第２及び第３の列線（Ｒ１，Ｉ１Ｃ２）の前記選択トランジスタ（５１ ，５２）間に導通して接続され、前記第１のセル（３６）に記憶されている不揮 発性状態に導通して応答する電界効果センス・トランジスタ（４８）を含む請求 の範囲５項記載のマトリックス・アレイ。
7. ７．前記第１の列線選択トランジスタ（４９）は前記第１の列線（Ｉ０Ｃ１）と 半導体基板の第１の導電領域（４２）との間に導電的に接続された電界効果装置 であり、前記第２の列線選択トランジスタ（５１）は前記半導体基板の第２の導 電領域（４３）に反対側が接続された前記センス・トランジスタ（４８）と前記 第２の列線（Ｒ１）との間に導電的に接続された電界効果装置であり、前記第３ の列線選択トランジスタ（５２）は前記第３の列線（Ｉ１Ｃ２）と前記第２の導 電領域（４３）との間に導電的に接続される電界効果装置である請求の範囲６項 記載のマトリックス・アレイ。
8. ８．前記センス・トランジスタ（４８）のダート電極（４７）は前記第１及び第 ２の導電領域（４２，４３）に電気的に接続され、前記ダート電極へ及びからの 電荷の伝送を容易にする請求の範囲７項記載のマトリックス・アレイ。
9. ９．前記第１及び第２の導電領域（４２，４３）に対する電気的接続は相当容量 値か異なる容量性である請求の範囲８項記載のマトリックス・アレイ。
10. １０．前記メモリー・センス・トランジスタ（４８）の前記ダート電極（４７） は導電材料のデボジット層から形成され、前記第１及び第２の導電領域（４２， ４３）に対する前記容量結合を与えるよう延長される請求の範囲９項記載のマト リックス・アレイ。