JPH04196468A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04196468A JPH04196468A JP2328042A JP32804290A JPH04196468A JP H04196468 A JPH04196468 A JP H04196468A JP 2328042 A JP2328042 A JP 2328042A JP 32804290 A JP32804290 A JP 32804290A JP H04196468 A JPH04196468 A JP H04196468A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 238000001746 injection moulding Methods 0.000 abstract description 4
- 239000000463 material Substances 0.000 abstract description 3
- 239000003822 epoxy resin Substances 0.000 abstract description 2
- 238000000034 method Methods 0.000 abstract description 2
- 229920000647 polyepoxide Polymers 0.000 abstract description 2
- 238000001721 transfer moulding Methods 0.000 abstract description 2
- 230000003578 releasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 230000017525 heat dissipation Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
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- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
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- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
[産業上の利用分野コ
本発明は半導体装置に関し、特に実装技術におけるパッ
ケージの表面形状に関する。
ケージの表面形状に関する。
[従来の技術]
従来の半導体装置におけるパッケージは入出力セルの持
つパッドとリードフレームとを金線等の材質を使用した
ワイヤーボンディングによって接続した後、封止樹脂を
耐圧成形することによって形成され、その表面形状は、
第4図に示すように平面であった。
つパッドとリードフレームとを金線等の材質を使用した
ワイヤーボンディングによって接続した後、封止樹脂を
耐圧成形することによって形成され、その表面形状は、
第4図に示すように平面であった。
[発明が解決しようとする課題〕
エツチング技術の向上により微細化が進み、半導体基板
上のトランジスタ数が増大し、装置全体で消費される消
費電力が増加し、それにともなって発生する大量の熱に
よる信頼性の低下が間開となってきている。
上のトランジスタ数が増大し、装置全体で消費される消
費電力が増加し、それにともなって発生する大量の熱に
よる信頼性の低下が間開となってきている。
そこで本発明はこのような問題を解決するものであり、
その目的とするところは、パッケージ表面に凸部を詮け
ることによって表面積を増加させ、放熱効果を向上させ
ることによって半導体装置の信頼性を向上させるもので
ある。
その目的とするところは、パッケージ表面に凸部を詮け
ることによって表面積を増加させ、放熱効果を向上させ
ることによって半導体装置の信頼性を向上させるもので
ある。
[課題を解決するための手段]
本発明の半導体装置は、
a)半導体基板上に形成された人出力セルと、b)半導
体装置外部と半導体装置とを接続するためのリードフレ
ームとを有し、 C)前記入出力セルとリードフレームは電気的に接続さ
れ、 d)前記半導体基板と前記リードフレームはパッケージ
により封印され、 e)前記パッケージは表面に1つあるいは複数個の凸部
を持つことを特徴とする。
体装置外部と半導体装置とを接続するためのリードフレ
ームとを有し、 C)前記入出力セルとリードフレームは電気的に接続さ
れ、 d)前記半導体基板と前記リードフレームはパッケージ
により封印され、 e)前記パッケージは表面に1つあるいは複数個の凸部
を持つことを特徴とする。
[実施例]
第1図は本発明の半導体装置のインナーリード105と
入出力セル102の持つパッド103との接続の様子を
示す図であり、104はインナーリードとパッドとを接
続するための金線等からなるワイヤである。
入出力セル102の持つパッド103との接続の様子を
示す図であり、104はインナーリードとパッドとを接
続するための金線等からなるワイヤである。
第2図はパッドとインナーリードとの接続の様子を示す
図である。
図である。
第3図は本発明の半導体装置の実施例の図であり303
は半球上の凸部である。通常、半導体基板とリードフレ
ームはエポキシ樹脂等の材質で、低圧トランスファ成形
法等を用いて射出成形することによって形成される。こ
のときパッケージ形治具の表面に凹部を設けて置くこと
に、よって図に示すような半球状の凸部を形成すること
ができる。
は半球上の凸部である。通常、半導体基板とリードフレ
ームはエポキシ樹脂等の材質で、低圧トランスファ成形
法等を用いて射出成形することによって形成される。こ
のときパッケージ形治具の表面に凹部を設けて置くこと
に、よって図に示すような半球状の凸部を形成すること
ができる。
ただし、パッケージ治具に予め設けておく凹部は半球状
である必要はない。
である必要はない。
このようにしてパッケージ表面に形成された凸部は半導
体装置の表面積を増加させそれによって放熱効果を飛躍
的に向上させることが可能となる。
体装置の表面積を増加させそれによって放熱効果を飛躍
的に向上させることが可能となる。
[発明の効果]
以上に述べたように、半導体装置のパッケージの表面に
射出成形時に凸部を設けることによって、従来のパッケ
ージに比べて、半導体装置内部で発生する熱をはるかに
多く装置外部に放出することが可能となる。 − 従って熱による装置の劣化が抑えられるため半導体装置
の寿命をのばし、信頼性を向上することができる。
射出成形時に凸部を設けることによって、従来のパッケ
ージに比べて、半導体装置内部で発生する熱をはるかに
多く装置外部に放出することが可能となる。 − 従って熱による装置の劣化が抑えられるため半導体装置
の寿命をのばし、信頼性を向上することができる。
第1図は本発明による半導体装置のコーナー部分の拡大
図である。 第2図は本発明のインナーリードとパッドとの接続の様
子を示す図である。 第3図は本発明のパッケージの凸部の様子を示す図であ
る。 第4図は従来例の図である。 101 ・・・ 半導体基板 102 ・・・ 入出力セル 103 ・・・ パッド 104 ・・・ ボンディングワイヤ 105 ・・・ インナーリード 301 ・・・ パッケージ 302 ・・・ アウターリード 303 ・・・ 凸部 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴木喜三部(他1名)第1図 第2図 1E3g 第4図
図である。 第2図は本発明のインナーリードとパッドとの接続の様
子を示す図である。 第3図は本発明のパッケージの凸部の様子を示す図であ
る。 第4図は従来例の図である。 101 ・・・ 半導体基板 102 ・・・ 入出力セル 103 ・・・ パッド 104 ・・・ ボンディングワイヤ 105 ・・・ インナーリード 301 ・・・ パッケージ 302 ・・・ アウターリード 303 ・・・ 凸部 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴木喜三部(他1名)第1図 第2図 1E3g 第4図
Claims (1)
- 【特許請求の範囲】 a)半導体基板上に形成された入出力セルと、 b)半導体装置外部と半導体装置とを接続するためのリ
ードフレームとを有し、 c)前記入出力セルとリードフレームは電気的に接続さ
れ、 d)前記半導体基板と前記リードフレームはパッケージ
により封印され、 e)前記パッケージは表面に1つあるいは複数個の凸部
を持つことを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2328042A JPH04196468A (ja) | 1990-11-28 | 1990-11-28 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2328042A JPH04196468A (ja) | 1990-11-28 | 1990-11-28 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04196468A true JPH04196468A (ja) | 1992-07-16 |
Family
ID=18205867
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2328042A Pending JPH04196468A (ja) | 1990-11-28 | 1990-11-28 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04196468A (ja) |
-
1990
- 1990-11-28 JP JP2328042A patent/JPH04196468A/ja active Pending
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