JPS6261365A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPS6261365A JPS6261365A JP20047685A JP20047685A JPS6261365A JP S6261365 A JPS6261365 A JP S6261365A JP 20047685 A JP20047685 A JP 20047685A JP 20047685 A JP20047685 A JP 20047685A JP S6261365 A JPS6261365 A JP S6261365A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
- H01L29/8126—Thin film MESFET's
-
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/432—Heterojunction gate for field effect devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、薄膜トランジスタに関するものである。
(従来の技術及びその問題点)
第5図(a)、 (b) 、 (c)は、従来一般に知
らハた薄膜トランジスタ(TPT)を示したもので、(
a)は再結晶化シリコン2ポリシリコンを、(b)はア
モルファスシリコンを、また(C)はCdSeをそれぞ
れ主材料として構成されている。しかし、これらの薄膜
トランジスタには、それぞれ次のような問題点がある。
らハた薄膜トランジスタ(TPT)を示したもので、(
a)は再結晶化シリコン2ポリシリコンを、(b)はア
モルファスシリコンを、また(C)はCdSeをそれぞ
れ主材料として構成されている。しかし、これらの薄膜
トランジスタには、それぞれ次のような問題点がある。
(a)再結晶化シリコン、ポリシリコンT P Tこの
材料で作製する場合は、まず、低温(400℃以下)で
の成膜が難しい。そのため、単結晶シリコン又は石英の
ような耐熱性の材料からなる高価な基板が必要となる。
材料で作製する場合は、まず、低温(400℃以下)で
の成膜が難しい。そのため、単結晶シリコン又は石英の
ような耐熱性の材料からなる高価な基板が必要となる。
また単結晶と同様な構造欠陥の少ないシリコン膜を作る
必要があるが、多数の薄膜トランジスタを同時に作製す
るために広い面積に成膜しようとすると、電気特性に影
響を与えるようなひずみや欠陥が多く発生してしまう。
必要があるが、多数の薄膜トランジスタを同時に作製す
るために広い面積に成膜しようとすると、電気特性に影
響を与えるようなひずみや欠陥が多く発生してしまう。
従って6インチウェハー程度のものしか作製できないの
が現状であり、TPT】個当りのコストが高い。
が現状であり、TPT】個当りのコストが高い。
(b)アモルファスシリコンTPT
アモルファスシリコンは低温成膜、大面積の成膜が可能
で、太陽電池、センサ等に多く応用されている。しかし
薄膜トランジスタとした場合、アモルファスシリコンは
移動度が小さいため、第5図(b)のような構成では高
速応答が難しい。さらに、キャリアがソースからドレイ
ンに移動する際に拡散してしまい、トラップ確率が増加
し特性が経時変化する。また高電界が印加された際、電
極界面及び薄膜中で構造変化が起き、特性が変化してし
まう。
で、太陽電池、センサ等に多く応用されている。しかし
薄膜トランジスタとした場合、アモルファスシリコンは
移動度が小さいため、第5図(b)のような構成では高
速応答が難しい。さらに、キャリアがソースからドレイ
ンに移動する際に拡散してしまい、トラップ確率が増加
し特性が経時変化する。また高電界が印加された際、電
極界面及び薄膜中で構造変化が起き、特性が変化してし
まう。
(c) CdSe T F T
CdSeは低温成膜、大面積の成膜が可能であるが、1
2法上CdとSeが分離し易く、さらに酸素と非常に反
応し易いため、プロセス制御が難しい。
2法上CdとSeが分離し易く、さらに酸素と非常に反
応し易いため、プロセス制御が難しい。
また、移動度が小さく、トラップが多いため高速応答、
安定性が問題とされている。
安定性が問題とされている。
本発明は、上記従来技術の問題点を解消し、高速で、高
安定な薄膜トランジスタを提供するものである。
安定な薄膜トランジスタを提供するものである。
(問題点を解決するための手段)
上記問題点を解決するために、基体上に、禁制帯幅の異
なる2種類の薄膜を同種の薄膜が互いに隣合わないよう
にして少なくとも3層以上の多層に積層し、その各薄膜
の膜厚を使用材料の格子間隔の1〜50倍の範囲内にす
るとともに禁制帯幅の広い薄膜をPo又はNoの伝導型
とし、多層薄膜の各層が接続されるようにソース電極及
びトレイン電極をそれぞれ設けるとともに、基体面に対
して略垂直な多層薄膜の断面に、多層薄膜中で狭い禁制
帯幅の薄膜と同程度の格子定数を有しかつその薄膜の伝
導型と異なる伝導型を有する薄膜層を介してゲート電極
を設ける。
なる2種類の薄膜を同種の薄膜が互いに隣合わないよう
にして少なくとも3層以上の多層に積層し、その各薄膜
の膜厚を使用材料の格子間隔の1〜50倍の範囲内にす
るとともに禁制帯幅の広い薄膜をPo又はNoの伝導型
とし、多層薄膜の各層が接続されるようにソース電極及
びトレイン電極をそれぞれ設けるとともに、基体面に対
して略垂直な多層薄膜の断面に、多層薄膜中で狭い禁制
帯幅の薄膜と同程度の格子定数を有しかつその薄膜の伝
導型と異なる伝導型を有する薄膜層を介してゲート電極
を設ける。
(作 用)
禁制帯幅の異なる薄膜層を多層に積層することによりヘ
テロ接合のポテンシャル井戸が形成され、その結果キャ
リアは禁制帯幅の狭い層の中を電界に引かれて伝導し、
隣接層方向への拡散がない。
テロ接合のポテンシャル井戸が形成され、その結果キャ
リアは禁制帯幅の狭い層の中を電界に引かれて伝導し、
隣接層方向への拡散がない。
さらに、その膜厚が0−5〜200人程度の人界膜の場
合、前記作用の外に、いわゆる超格子構造による特殊な
効果が生じる。即ち、禁制帯幅の狭い薄膜の膜厚を電子
波長(ド・ブロイ波長;〜数100人)以下にすると、
このときの電子は量子化された、限られたエネルギー準
位しか存在し得なくなり、しかもトンネル効果が生じる
程度に接近して多数個形成すると、共鳴現象によってト
ンネル効果の確率が1になる。このような超格子結晶の
エネルギー構造は1人工のポテンシャル井戸の中で量子
化されたバンド構造(ミニバンド構造)を持つことにな
り、自然結晶の場合には充′a帯、禁止帯、伝導帯と分
化したものと類似で考えられる。
合、前記作用の外に、いわゆる超格子構造による特殊な
効果が生じる。即ち、禁制帯幅の狭い薄膜の膜厚を電子
波長(ド・ブロイ波長;〜数100人)以下にすると、
このときの電子は量子化された、限られたエネルギー準
位しか存在し得なくなり、しかもトンネル効果が生じる
程度に接近して多数個形成すると、共鳴現象によってト
ンネル効果の確率が1になる。このような超格子結晶の
エネルギー構造は1人工のポテンシャル井戸の中で量子
化されたバンド構造(ミニバンド構造)を持つことにな
り、自然結晶の場合には充′a帯、禁止帯、伝導帯と分
化したものと類似で考えられる。
通常、電子をキャリアとして伝播する場合、半導体はN
型である必要がある。同様に正孔をキャリアとして伝播
する場合はP型である必要がある。
型である必要がある。同様に正孔をキャリアとして伝播
する場合はP型である必要がある。
*mトランジスタを結晶材料で構成する場合、半導体を
P型、N型にするためにボロン、リンなどをドーピング
するが、これらのイオン化したドナー準位、アクセプタ
準位が電子、正孔のキャリアを散乱させてしまう。その
ため電子移動度、正孔移動度が低下する。また同様に、
薄膜トランジスタをアモルファス材料で構成する場合、
ドーピングにより局在準位密度の増大があり、トラッピ
ング確率が増加して電子移動度、正孔移動度が低下して
しまう。さらに結晶材料と同様にイオン化したドナー準
位、アクセプタ準位の影響も大きい。
P型、N型にするためにボロン、リンなどをドーピング
するが、これらのイオン化したドナー準位、アクセプタ
準位が電子、正孔のキャリアを散乱させてしまう。その
ため電子移動度、正孔移動度が低下する。また同様に、
薄膜トランジスタをアモルファス材料で構成する場合、
ドーピングにより局在準位密度の増大があり、トラッピ
ング確率が増加して電子移動度、正孔移動度が低下して
しまう。さらに結晶材料と同様にイオン化したドナー準
位、アクセプタ準位の影響も大きい。
そこで、これらの問題を解決するために超格子に変調ド
ーピングを行なう0例えば、N型半導体の例をとれば、
通常のドーピングの場合は膜中にイオン化したドナーが
ランダムに存在し、」二記の問題が生じるが、禁制帯幅
の広い薄膜にN型の変調ドーピングを行なうと、イオン
化したドナーとキャリアの移動する部分は分離される。
ーピングを行なう0例えば、N型半導体の例をとれば、
通常のドーピングの場合は膜中にイオン化したドナーが
ランダムに存在し、」二記の問題が生じるが、禁制帯幅
の広い薄膜にN型の変調ドーピングを行なうと、イオン
化したドナーとキャリアの移動する部分は分離される。
また、ドナー準位から発生した電子は量子井戸の中に落
ち込みキャリアとして作用するため狭い禁制帯幅の半導
体中にはドーパントを含まない材料を用いることができ
、結晶及びアモルファスとも移動度の増加が期待できる
。
ち込みキャリアとして作用するため狭い禁制帯幅の半導
体中にはドーパントを含まない材料を用いることができ
、結晶及びアモルファスとも移動度の増加が期待できる
。
要するに、超格子構造を用いた変調ドーピングを行なう
ことにより、これを応用した薄膜トランジスタは電流に
寄与するキャリア数が多く、かつ電流の通路にはキャリ
アの走行を妨げるイオンが存在せず、さらに井戸の中に
キャリアの閉じ込めがなされるためキャリアが拡散せず
、ドリフト移動度及び寿命のμτ積が増加し、高速動作
が可能となる。
ことにより、これを応用した薄膜トランジスタは電流に
寄与するキャリア数が多く、かつ電流の通路にはキャリ
アの走行を妨げるイオンが存在せず、さらに井戸の中に
キャリアの閉じ込めがなされるためキャリアが拡散せず
、ドリフト移動度及び寿命のμτ積が増加し、高速動作
が可能となる。
本発明の構成によれば、さらに印加した高電界は各層に
配分されて1層当りにかかる電界が低下するので構造変
化は起こらない。
配分されて1層当りにかかる電界が低下するので構造変
化は起こらない。
(実施例)
以下図面に基づいて実施例を詳細に説明する。
第1図は、本発明の一実施例を示したもので、1は基板
、2は多層薄膜で、禁制帯幅の異なる2種類の薄膜を同
種の薄膜が互いに隣合わないようにして少なくとも3層
以上の多層に積層する。多層薄膜の各層は、その膜厚が
使用材料の格子間隔の1〜50倍の範囲内にある。また
、禁制帯幅の広い薄膜はP″″型あるいはN+型のいず
れかの伝導型を有している。3及び4は、それぞれ多層
薄膜2の各層が接続されるように対向して設けられたソ
ース電極及びドレイン電極、 5a、 5bは多層薄膜
2中で狭い禁制帯幅の薄膜と同程度の格子定数を有しか
つその薄膜の伝導型と異なる伝導型を有する薄膜層で、
多層薄膜2の基板1に対して酩垂直な断面に接して設け
られている。 6a、 6bは薄膜層5a、Sb上にそ
れぞれ設けられたゲート電極である。
、2は多層薄膜で、禁制帯幅の異なる2種類の薄膜を同
種の薄膜が互いに隣合わないようにして少なくとも3層
以上の多層に積層する。多層薄膜の各層は、その膜厚が
使用材料の格子間隔の1〜50倍の範囲内にある。また
、禁制帯幅の広い薄膜はP″″型あるいはN+型のいず
れかの伝導型を有している。3及び4は、それぞれ多層
薄膜2の各層が接続されるように対向して設けられたソ
ース電極及びドレイン電極、 5a、 5bは多層薄膜
2中で狭い禁制帯幅の薄膜と同程度の格子定数を有しか
つその薄膜の伝導型と異なる伝導型を有する薄膜層で、
多層薄膜2の基板1に対して酩垂直な断面に接して設け
られている。 6a、 6bは薄膜層5a、Sb上にそ
れぞれ設けられたゲート電極である。
第2図は、本発明の他の実施例を示したもので、第1図
と同一符号のものは同一のものを示している。第1図の
ものと異なる点は、ゲート電極6a。
と同一符号のものは同一のものを示している。第1図の
ものと異なる点は、ゲート電極6a。
6bを形成した後、多層薄膜2に基板1まで達する穴を
穿ち、その穴にソース電極3及びドレイン電極4を形成
した点である。
穿ち、その穴にソース電極3及びドレイン電極4を形成
した点である。
なお、」二記2つの実施例で、多層薄膜2とソース電極
3との間5多層薄膜2とドレイン電極4との間にそれぞ
れオーミック性を得るための中間層を挿入してもよい。
3との間5多層薄膜2とドレイン電極4との間にそれぞ
れオーミック性を得るための中間層を挿入してもよい。
また、薄膜トランジスタ形成後に、全体を覆うように、
湿気、酸化等を防止するためのパッシベーション膜を塗
布・形成してもよい。
湿気、酸化等を防止するためのパッシベーション膜を塗
布・形成してもよい。
基板1の材料としては、絶縁材料がよく、無機材料では
ガラス、セラミック、有機材料ではポリイミドなどが用
いられる。また導電性材料に絶縁処理を施したものでも
よい。
ガラス、セラミック、有機材料ではポリイミドなどが用
いられる。また導電性材料に絶縁処理を施したものでも
よい。
多層薄膜2の、禁制帯幅の異なる薄膜としては、結晶で
もアモルファスでもよい。結晶の場合は格子定数が比較
的近似した材料である必要がある。
もアモルファスでもよい。結晶の場合は格子定数が比較
的近似した材料である必要がある。
そのため組合せとして、Cd5−Cu、S、 Cd5−
CdTe。
CdTe。
Cd5−InP、 CdTe−Cu、Te、 Cd57
CuInS2. CdS −Cu丁nSe、、 Cd
5−CuInTe、、 Cd5−CuGaSe2.
Cu、Te −CdTe、 Cd5e−ZnTe、
Cd5−5iなどがよい。またアモルファスと結晶の組
合せを用いることによって格子定数をある程度緩和でき
る。アモルファス(記号としてa−を用いる)材料とし
てはa−5i : H(F) 。
CuInS2. CdS −Cu丁nSe、、 Cd
5−CuInTe、、 Cd5−CuGaSe2.
Cu、Te −CdTe、 Cd5e−ZnTe、
Cd5−5iなどがよい。またアモルファスと結晶の組
合せを用いることによって格子定数をある程度緩和でき
る。アモルファス(記号としてa−を用いる)材料とし
てはa−5i : H(F) 。
a−8e、 a−Ge : 11(F)などがあげられ
。Cd5−a−3i : II。
。Cd5−a−3i : II。
CuIn5e−a−5e、 CuIn5e−a−5i
: Hなどの組合せがよい。アモルファス材料どうしの
組合せとしてはa−5e−a−3i : If、 a−
8LCx−x : H−a−3i : La−5ill
Nt−x : H−a−3i : Hz a−5itO
,−x : H−a−5L : t(などがよい。
: Hなどの組合せがよい。アモルファス材料どうしの
組合せとしてはa−5e−a−3i : If、 a−
8LCx−x : H−a−3i : La−5ill
Nt−x : H−a−3i : Hz a−5itO
,−x : H−a−5L : t(などがよい。
ソース電極3.ドレイン電極4としては、Aρ。
Mo、 W、 Ni、 Cry Au、 Agを用いる
ことができる。
ことができる。
多層薄膜とゲート電極との間の薄膜層5a、 51tと
しては2例えば多層薄膜2中で狭い禁制帯幅の薄膜とし
てa−St : Hを例にとれば、この薄膜自体ばN−
型の伝導型を有しているため、ボロンをドープしてP+
型のa−3i : H(B)を用いることができる。こ
のように、この部分の薄膜層は、多層薄膜中で狭い禁制
帯幅の薄膜自体の持っている伝導型にドーピングを施し
て異なる伝導型にして用いている。
しては2例えば多層薄膜2中で狭い禁制帯幅の薄膜とし
てa−St : Hを例にとれば、この薄膜自体ばN−
型の伝導型を有しているため、ボロンをドープしてP+
型のa−3i : H(B)を用いることができる。こ
のように、この部分の薄膜層は、多層薄膜中で狭い禁制
帯幅の薄膜自体の持っている伝導型にドーピングを施し
て異なる伝導型にして用いている。
ゲート電極6a、6bとしては、 Am、 Mo、 ’
d、 Ni。
d、 Ni。
Cr+ Au、 Agを用いることができる。
また多層薄膜2とソース電極3及びドレイン電極4との
オーミック性を得るために挿入する中間層どして、多層
薄膜2と同相成を持ち、ドーピングにより低抵抗化した
ものが使用できる7禁制帯幅の異なる膜を多層に積層し
たバンドモデルを第3図(a)、 (b)に示す。結晶
−結晶、アモフルファスー結晶、アモルファス−アモル
ファスの組合せはともに材料固有の伝導型を持ち、それ
らの伝導型はP型、N型、j型に分けることができ、伝
導型の組合せとして、1)型−1型、N型−1型などが
ある。この組合せ以外に、j−型はN−型、P−型であ
ってもよい。Eg−xが禁制帯幅の広い層、Eg−zが
禁制帯幅の狭い層、H,はフェルミ−レベル、8層膜厚
と5層膜厚は同じである。なお、この膜厚は異なってい
てもよい。これらの図では切れのよい井戸形ポテンシャ
ルになっているが、アモルファスのように局在準位密度
が大きい材料ではバンド端が裾を引くが、この構成でも
上背な量子井戸効果を示した。
オーミック性を得るために挿入する中間層どして、多層
薄膜2と同相成を持ち、ドーピングにより低抵抗化した
ものが使用できる7禁制帯幅の異なる膜を多層に積層し
たバンドモデルを第3図(a)、 (b)に示す。結晶
−結晶、アモフルファスー結晶、アモルファス−アモル
ファスの組合せはともに材料固有の伝導型を持ち、それ
らの伝導型はP型、N型、j型に分けることができ、伝
導型の組合せとして、1)型−1型、N型−1型などが
ある。この組合せ以外に、j−型はN−型、P−型であ
ってもよい。Eg−xが禁制帯幅の広い層、Eg−zが
禁制帯幅の狭い層、H,はフェルミ−レベル、8層膜厚
と5層膜厚は同じである。なお、この膜厚は異なってい
てもよい。これらの図では切れのよい井戸形ポテンシャ
ルになっているが、アモルファスのように局在準位密度
が大きい材料ではバンド端が裾を引くが、この構成でも
上背な量子井戸効果を示した。
禁制帯幅の異なる膜1層当りの膜厚は、使用する材料の
格子間隔の1〜50倍程度、好ましくは2〜10倍程度
とする。これは量子効果を有効に得るため、ド・ブロイ
波長以下にする必要があるからである。多層薄膜2の全
体の膜厚は0゜1〜lop田、好ましくは0.3〜2μ
閾とする。また多層薄膜とゲート電極の間の薄膜層5a
、 5bの厚さは500人〜1μ閾までがよく、好ま
しくは1000〜5000人がよい。
格子間隔の1〜50倍程度、好ましくは2〜10倍程度
とする。これは量子効果を有効に得るため、ド・ブロイ
波長以下にする必要があるからである。多層薄膜2の全
体の膜厚は0゜1〜lop田、好ましくは0.3〜2μ
閾とする。また多層薄膜とゲート電極の間の薄膜層5a
、 5bの厚さは500人〜1μ閾までがよく、好ま
しくは1000〜5000人がよい。
各電極の膜厚は1000〜5000人が好ましい。また
、ソース、ドレイン間のチャネル長は1〜10μ園程度
がよく、チャネル幅は5〜500μ酬がよい。
、ソース、ドレイン間のチャネル長は1〜10μ園程度
がよく、チャネル幅は5〜500μ酬がよい。
次に、製造方法を含む具体例を示す。基板としてパイレ
ックスガラスを用い、禁制帯幅の異なる膜としてa−3
i : H−a−8i、N、、 : H(P)のアモル
ファス半導体を用いた。a−5i : Hが禁制帯幅の
狭い材料であり、 a−3i、Ni−、: Hが禁制帯
幅の広い材料である。 a−5i : Hは格子定数が
約4人、禁制帯幅は1 、7eVのN−型半導体、a−
3illN、−、: Hは格子定数が約4人、禁制帯幅
が2.:lsVのN−型半導体であり。
ックスガラスを用い、禁制帯幅の異なる膜としてa−3
i : H−a−8i、N、、 : H(P)のアモル
ファス半導体を用いた。a−5i : Hが禁制帯幅の
狭い材料であり、 a−3i、Ni−、: Hが禁制帯
幅の広い材料である。 a−5i : Hは格子定数が
約4人、禁制帯幅は1 、7eVのN−型半導体、a−
3illN、−、: Hは格子定数が約4人、禁制帯幅
が2.:lsVのN−型半導体であり。
a−5xHN1−w : l(膜にリンのドーピングを
行ないN″′にし・た。これはN1型−N−型の組合せ
である。a−5i :IL a−5x*Nx −* :
H(P)の膜厚は両者とも20人とした。
行ないN″′にし・た。これはN1型−N−型の組合せ
である。a−5i :IL a−5x*Nx −* :
H(P)の膜厚は両者とも20人とした。
1i−5t:H及び;1−8i、N1−、 : H(P
)はグロー放電分解を用いたプラズマCVD1により堆
積した。その多層薄膜の形成力法を第4図に従って説明
する。
)はグロー放電分解を用いたプラズマCVD1により堆
積した。その多層薄膜の形成力法を第4図に従って説明
する。
第4図に示す装置はA室111とB室110の2室をイ
(ffえている。まず、バルブ118.121を開けて
ロータリポンプ122.124によってA室111.
B室110を10−”Torrの圧力にし、バルブ11
13.121を閉じ、次にバルブ125.119.12
0を開けてロータリポンプ126及び拡散ポンプ123
ニよってA室、B室をio−’Torrの圧力にする。
(ffえている。まず、バルブ118.121を開けて
ロータリポンプ122.124によってA室111.
B室110を10−”Torrの圧力にし、バルブ11
13.121を閉じ、次にバルブ125.119.12
0を開けてロータリポンプ126及び拡散ポンプ123
ニよってA室、B室をio−’Torrの圧力にする。
その後、バルブ119.120を閉じ、試料116をま
ずA室111の高周波電極112に平行に対向するよう
にセットし、バルブ106.108゜204を開け、S
iH,(7)ボンベ100ノ元栓102. PH,(7
)ボンベ201(7)元栓202及びNH,(7)ボン
ベ1olノ元栓103を開け、フローメータ104を調
節してSiH4の流量を20代に保ち、ブローメータ1
o5を調節してN11.の流量を1oOccに保ち、ま
たフローメータ203を調節して円13の流量を100
ccに保ち、バルブ118を調節してA室111内の圧
力をI Torrに保ち、高周波電源114を20すに
調節して高周波電極112で放電を起こす、 a−8i
*Nt−x : II(P)膜が基板116上に20人
堆積後、高周波電源114を切り、バルブ106.10
8.204を閉じる。次に、モータ109を回転させ、
試料をB室110へ移動させ、高周波電極113に平行
に対向させてセットする。バルブ107を開けてフロー
メー・夕104を20ccに調節し、バルブ121を調
節してB室110の圧力をI Torrに保ち、高周波
電源115を投入し20vに調節して高周波電極113
で放電を起こす。
ずA室111の高周波電極112に平行に対向するよう
にセットし、バルブ106.108゜204を開け、S
iH,(7)ボンベ100ノ元栓102. PH,(7
)ボンベ201(7)元栓202及びNH,(7)ボン
ベ1olノ元栓103を開け、フローメータ104を調
節してSiH4の流量を20代に保ち、ブローメータ1
o5を調節してN11.の流量を1oOccに保ち、ま
たフローメータ203を調節して円13の流量を100
ccに保ち、バルブ118を調節してA室111内の圧
力をI Torrに保ち、高周波電源114を20すに
調節して高周波電極112で放電を起こす、 a−8i
*Nt−x : II(P)膜が基板116上に20人
堆積後、高周波電源114を切り、バルブ106.10
8.204を閉じる。次に、モータ109を回転させ、
試料をB室110へ移動させ、高周波電極113に平行
に対向させてセットする。バルブ107を開けてフロー
メー・夕104を20ccに調節し、バルブ121を調
節してB室110の圧力をI Torrに保ち、高周波
電源115を投入し20vに調節して高周波電極113
で放電を起こす。
a−5i : 11膜が基板116上に20人堆積後、
高周波電源115を切り、バルブ107.121を閉じ
る。以上の操作をA室とB室交互に繰り返し、基板上に
a−5IJI−* : H(P)膜とa−5i : H
膜とを20人ずつ交互に堆積し−a−5xwN、−*
: II (P )膜を101層、a−5i、 : !
(膜を100層、全体の膜厚として4020人を堆積し
た。
高周波電源115を切り、バルブ107.121を閉じ
る。以上の操作をA室とB室交互に繰り返し、基板上に
a−5IJI−* : H(P)膜とa−5i : H
膜とを20人ずつ交互に堆積し−a−5xwN、−*
: II (P )膜を101層、a−5i、 : !
(膜を100層、全体の膜厚として4020人を堆積し
た。
多層薄膜形成後、グロー放電分解法にてボロンをドーピ
ングしたa−5i : H(B)層を多層薄膜上の全体
に1000人堆積し1次いでエツチングによりゲート電
極形成部以外のa−5j、 : H(B)層を除去し、
最後に八ρを真空蒸着により堆積し選択的にエツチング
してゲート電極を形成し、第1図に示すような構成の薄
膜トランジスタを得た。
ングしたa−5i : H(B)層を多層薄膜上の全体
に1000人堆積し1次いでエツチングによりゲート電
極形成部以外のa−5j、 : H(B)層を除去し、
最後に八ρを真空蒸着により堆積し選択的にエツチング
してゲート電極を形成し、第1図に示すような構成の薄
膜トランジスタを得た。
上記薄膜トランジスタの特性を測定した結果。
ゲート電圧15v、ドレイン電圧15V印加してIo、
=3X10−’(A)、 I、、、=5X10−g(
A)で、■。N/ I OFF # 10’と、薄膜ト
ランジスタとしては十分な特性で、かつ移動度1ed/
V−secと高速特性が得られ、経時変化のない安定な
ものであった・ (発明の効果) 以上説明したように5本発明によれば、禁制帯幅の異な
る薄膜層をド・ブロイ波長以下の膜厚で多層に積層する
ことにより、ヘテロ接合のキャリア閉じ込め効果が生じ
、その結果トラップ確率が低下するとともに超格子効果
によりμτ積が増加して高速動作が可能となり、また、
多層薄膜に印加された高電界は各層に配分され、1層当
りの電界が低下するので構造変化が起るのを防止するこ
とができ、高速、高安定な薄膜トランジスタを得ること
ができる。
=3X10−’(A)、 I、、、=5X10−g(
A)で、■。N/ I OFF # 10’と、薄膜ト
ランジスタとしては十分な特性で、かつ移動度1ed/
V−secと高速特性が得られ、経時変化のない安定な
ものであった・ (発明の効果) 以上説明したように5本発明によれば、禁制帯幅の異な
る薄膜層をド・ブロイ波長以下の膜厚で多層に積層する
ことにより、ヘテロ接合のキャリア閉じ込め効果が生じ
、その結果トラップ確率が低下するとともに超格子効果
によりμτ積が増加して高速動作が可能となり、また、
多層薄膜に印加された高電界は各層に配分され、1層当
りの電界が低下するので構造変化が起るのを防止するこ
とができ、高速、高安定な薄膜トランジスタを得ること
ができる。
第1図は、本発明の一実施例の薄膜トランジスタの構成
図、第2図は、本発明の他の実施例の薄膜トランジスタ
の構成図、第3図(a)、 (b)は、多層薄膜の各種
伝導型の組合せにおけるバンドモデルを示す図、第4図
は、実施例の試料作製に用いた薄膜堆積装置の構成図、
第5図(a)、 (b)、 (c)は、それぞれ従来の
薄膜トランジスタの構成図である。 1 ・・・基板、 2 ・・・多層薄膜、 3 ・・・
ソース電極、 4 ・・・ ドレイン電極、5a 、
5b・・−薄膜層、6a、6b・・・ゲート電極。 特許出願人 株式会社 リ コ −リコ一応用
電子研究所株式会社 第1図 (a) (b) ” 第2図 (a) (b) に)□
] 5a、5b−41梗看 6a、6b ・r−ト(、y! (a) (b) if4図 第5図 (a) (b) (C)
図、第2図は、本発明の他の実施例の薄膜トランジスタ
の構成図、第3図(a)、 (b)は、多層薄膜の各種
伝導型の組合せにおけるバンドモデルを示す図、第4図
は、実施例の試料作製に用いた薄膜堆積装置の構成図、
第5図(a)、 (b)、 (c)は、それぞれ従来の
薄膜トランジスタの構成図である。 1 ・・・基板、 2 ・・・多層薄膜、 3 ・・・
ソース電極、 4 ・・・ ドレイン電極、5a 、
5b・・−薄膜層、6a、6b・・・ゲート電極。 特許出願人 株式会社 リ コ −リコ一応用
電子研究所株式会社 第1図 (a) (b) ” 第2図 (a) (b) に)□
] 5a、5b−41梗看 6a、6b ・r−ト(、y! (a) (b) if4図 第5図 (a) (b) (C)
Claims (3)
- (1)基体上に、禁制帯幅の異なる2種類の薄膜を同種
の薄膜が互いに隣合わないようにして少なくとも3層以
上の多層に積層し、かつ各薄膜の膜厚を使用材料の格子
間隔の1〜50倍の範囲内にするとともに禁制帯幅の広
い薄膜をP^+又はN^+の伝導型とし、前記多層薄膜
の各層が接続されるようにソース電極及びドレイン電極
をそれぞれ設けるとともに、前記多層薄膜の前記基体に
対して略垂直な断面に、前記多層薄膜中で狭い禁制帯幅
の薄膜と同程度の格子定数を有しかつその薄膜の伝導型
と異なる伝導型を有する薄膜層を介してゲート電極を設
けてなることを特徴とする薄膜トランジスタ。 - (2)前記多層薄膜の少なくとも1種が、水素原子、重
水素原子、ハロゲン原子の少なくとも1種を含むアモル
ファスシリコンであることを特徴とする特許請求の範囲
第(1)項記載の薄膜トランジスタ。 - (3)前記多層薄膜とソース電極間、多層薄膜とドレイ
ン電極間に、前記多層薄膜及び電極とオーミック特性を
示す中間層を設けたことを特徴とする特許請求の範囲第
(1)項記載の薄膜トランジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20047685A JPS6261365A (ja) | 1985-09-12 | 1985-09-12 | 薄膜トランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20047685A JPS6261365A (ja) | 1985-09-12 | 1985-09-12 | 薄膜トランジスタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6261365A true JPS6261365A (ja) | 1987-03-18 |
Family
ID=16424949
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20047685A Pending JPS6261365A (ja) | 1985-09-12 | 1985-09-12 | 薄膜トランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6261365A (ja) |
-
1985
- 1985-09-12 JP JP20047685A patent/JPS6261365A/ja active Pending
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