[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JPS6233465A - 薄膜トランジスタ - Google Patents

薄膜トランジスタ

Info

Publication number
JPS6233465A
JPS6233465A JP17228385A JP17228385A JPS6233465A JP S6233465 A JPS6233465 A JP S6233465A JP 17228385 A JP17228385 A JP 17228385A JP 17228385 A JP17228385 A JP 17228385A JP S6233465 A JPS6233465 A JP S6233465A
Authority
JP
Japan
Prior art keywords
thin film
evaporation
substrate
crucible
film transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP17228385A
Other languages
English (en)
Inventor
Koichi Haga
浩一 羽賀
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ricoh Research Institute of General Electronics Co Ltd
Ricoh Co Ltd
Original Assignee
Ricoh Research Institute of General Electronics Co Ltd
Ricoh Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ricoh Research Institute of General Electronics Co Ltd, Ricoh Co Ltd filed Critical Ricoh Research Institute of General Electronics Co Ltd
Priority to JP17228385A priority Critical patent/JPS6233465A/ja
Publication of JPS6233465A publication Critical patent/JPS6233465A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (産業上の利用分野) 本発明は、薄膜トランジスタに関するものである。
(従来の技術及びその問題点) 第6図(a) 、 (b) 、 (c)は、従来一般に
知られた薄膜トランジスタ(TPT)を示したもので、
(a)は再結晶化シリコン、ポリシリコンを、(b)は
アモルファスシリコンを、また(c)はCdSeをそれ
ぞれ主材料として構成されている。しかし、これらの薄
膜トランジスタには、それぞれ次のような問題点がある
(a)再結晶化シリコン、ポリシリコンTPTこの材料
で作製する場合は、まず、低温(400℃以下)での成
膜が難しい。そのため、単結晶シリコン又は石英のよう
な耐熱性の材料からなる高価な基板が必要となる。また
単結晶と同様な構造欠陥の少ないシリコン膜を作る必要
があるが、多数の薄膜I−ランジスタを同時に作製する
ために広い面積に成膜しようとすると、電気特性に影響
を与えるようなひすみや欠陥が多く発生してしまう。従
って6インチウェハー程度のものしか作製できないのが
現状であり、TPT1個当りのコストが高い。
(b)アモルファスシリコンTPT アモルファスシリコンは低温成膜、大面積の成膜が可能
で、太陽電池、センサ等に多く応用されている。しかし
薄膜1〜ランジスタとした場合、アモルファスシリコン
は移動度が小さいため、第6図(b)のような構成では
高速応答が難しい。さらに、キャリアがソースからトレ
インに移動する際に拡散してしまい、トラップ確率が増
加し特性が経時変化する。また高電界が印加された際、
電極界面及び薄膜中で構造変化が起き、特性が変化して
しまう。
(c) C,dSe T F T CdSeは低温成膜、大面積の成膜が可能であるが、製
法上CdとSeが分離し易く、さらに酸素と非常に反応
し易いため、プロセス制御が難しい。
また、移動度が小さく、トラップが多いため高速応答、
安定性が問題とされている。
本発明は、上記従来技術の問題点を解消し、高速で、高
安定な薄膜トランジスタを捉供するものである。
(問題点を解決するための手段) 上記問題点を解決するために、基体上に、禁制?jF幅
の異なる少なくとも2種類以上の薄膜を同種の薄膜が互
いに隣合わないようにして少なくとも3層以上の多層に
積層し、その多層薄膜の各層が接続されるようにソース
電極及びドレイン電極をそれぞれ設けるとともに、基体
面に対して略垂直な多層薄膜の断面に、絶縁層を介して
ゲート電極を設ける。
(作 用) 禁制帯幅の異なる薄膜層を多層に積層することによりペ
テロ接合のポテンシャル井戸が形成され、その結果キャ
リアは禁制帯幅の狭い層の中を電界に引かれて伝導し、
隣接層方向への拡散がない。
このとき、キャリアの寿命をτ、ドリフト移動度をμと
すると、μτ積が応答速度の重要な因子となるが、前記
作用はτを増加させることになり、高速応答が可能にな
る。さらに印加した高電界は各層に配分されて1層当り
にかかる電界が低下するので高電界による構造変化や結
晶化等は起こらない。
(実施例) 以下図面に基づいて実施例を詳細に説明する。
第1図は、本発明の一実施例を示したもので、1は基板
、2は多層薄膜で、禁制帯幅の異なる少なくとも2種類
以上の薄膜を同種の薄膜が互いに隣合わないようにして
少なくとも3層以上の多層に積層する(本実施例ではa
層、b層、a層の2種類3層からなっている)。3及び
4は、それぞれ多層薄膜2の各層が接続されるように対
向して設けられたソース’、!!極及びドレイン電極、
5a、 5bは絶縁層で、多層薄膜2の基板1に対して
略垂直な断面に接して設けられている。6a、6bは絶
縁層5a。
5b上にそれぞれ設けられたゲート電極である。
第2図は、本発明の他の実施例を示したもので、第1図
と同一符号のものは同一のものを示している。第1図の
ものと異なる点は、ゲート電極6a。
6bを形成した後、多層薄膜2に基板1まで達する穴を
穿ち、その穴にソース電極3及びドレイン電極4を形成
した点である。
なお、上記2つの実施例で、多層薄膜2とソース電極3
との間、多層薄膜2とドレイン電極4との間にそれぞれ
オーミック性を得るための中間層を挿入してもよい。ま
た、薄膜トランジスタ形成後に、全体を覆うように、湿
気、酸化等を防止するためのパッシベーション膜を塗布
・形成してもよい。
基板1の材料としては、絶縁材料がよく、無機材料では
ガラス、セラミック、有機材料ではポリイミドなどが用
いられる。また導電性材料に絶縁処理を施したものでも
よい。
多層薄膜2の、禁制帯幅の異なる薄膜としては、結晶で
もアモルファスでもよい。結晶の場合は格子定数が比較
的近似した材料である必要がある。
そのため組合せとして、Cd5−Cu2S、 Cd5−
CdTe。
Cd5−丁nP、  CdTe−Cu2Te、  Cd
5−CuInS2.  CdS −CuInSe、 、
 Cd5−CuInTe2. Cd5−CuGaSe2
. Cu2Te −CdTe、 CdSe  ZnTe
、 Cd5−5iなどがよい。またアモルファスと結晶
の組合せを用いることによって格子定数をある程度緩和
できる。アモルファス(記号としてa−を用いる)材料
としてはa−3i : II(F) 。
a−5e、 a−Ge : )l(F)などがあげられ
、Cd5−a−3i : H。
CuIn5e−a−3e、 CuIn5e−a−3i 
: Iなどの組合せがよい。アモルファス材料どうしの
組合せとしてはa−3e−a−5i : 11. a−
3i、C,−1I: H−a−5i : It。
a−3iJ、−Il:H−a−5i:H,a−5il1
01−、:H−a−3i:11などがよい。
ソース電極3.ドレイン電極4としては、AQ。
Mo、 tll、 Ni、 Cr、 Au、 Agを用
いることができる。
多層薄膜とゲート電極との間の絶縁層5a、5bとして
は、Sin、、 Si、N4. SiC,TiO2,T
i3N4. Tjc等があげられる。
グー1−電極6a、6bとしては、AQ、 Mo、 W
、 Ni。
Cr、 Au、 Agを用いることができる。
また多層薄膜2とソース電極3及びドレイン電極4との
オーミック性を得るために挿入する中間層として、多層
薄膜2と同組成を持ち、ドーピングにより低抵抗化した
ものが使用できる。
禁制帯幅の異なる膜を多層に積層したパン1−モデルを
第3図に示す。結晶−結晶、アモルファス−納品、アモ
ルファス−アモルファスの組合せはともに材料固有の伝
導型を持ち、それらの伝導型はP型、N型、j型に分け
ることができ、伝導型の組合せとして、P型−N型、1
)型−1型、N型−P型。
N型−1型、j型−1型などがあり、各バンドモデルを
第3図(a)〜(e)にそれぞれ示す。この組合せ以外
に、P型−P型、N型−N型があってもよい。向−0が
禁制帯幅の広い層、Eg−2が禁制帯幅の狭い層、E、
はフェルミ−レベル、8層膜厚と5層膜厚は同じである
禁制帯幅の異なる膜1層当りの膜厚は1.00〜100
00人とし、多層薄膜2の全体の膜厚は0.1−10μ
mll+、好ましくは0.3〜2μmとする。また多層
薄膜とゲート電極の間の絶8層5a 、 5bの厚さは
500λ〜1μmまでがよく、好ましくは1000〜5
000人がよい。各電極の膜厚は1000〜5000人
が好ましい。
また、ソース、ドレイン間のチャネル長は1〜20μn
n程度、好ましくは2〜10μmがよく、チャネル幅は
5〜500μ剛、好ましくは10〜200μmがよし1
゜ 次に、製造方法を含む具体例を示す。
(具体例1) 基板としてセラミックスを用い、禁制帯幅の異なる膜と
してCdS −CuInSe2の結晶半導体を用いた。
CdSが禁制帯幅の広い材料であり、CuInSe2が
禁制帯幅の狭い材料である。CdSは、格子定数が4.
1人、禁制帯幅が2.42eVのN型半導体、CuIn
Se2は、格子定数が5.782人、禁制帯幅が1eV
のP型半導体であり、第3図(c)のバンド構造となる
。CdS、CuInSe2の膜厚はともに100人とし
た。CdS膜 CuInSe2は二元蒸着装置を用いて
堆積したヶその多層薄膜の形成方法を第4図に従って説
明する。
まず、バルブ22を開け、ロータリポンプ25にて真空
室16内を10−”Torrの圧力にし、バルブ22を
閉じる。次にバルブ23.21を開け、拡散ポンプ24
にて10−’Torrの圧力に保った後、基板9をヒー
タ11で350℃に加熱し、モータ10により二元蒸着
ルツボ17.19の真上にセットする。ルツボ19内の
Cdとルツボ17内のSの各粉末を、蒸着比が1:1に
なるようにヒータ14で加熱し、十分安定な蒸発量にな
ったらシャッター12を開け、基板9にCdSを100
人堆積させる。次にモータ10を回転させて基板9を二
元蒸着ルツボ18.20の上に位置させ、ルツボ18内
の■nSe2とルツボ20のCuの粉末を、Cu : 
In : 5e=1:1:2の蒸発比になるようにヒー
タ15で加熱し、十分安定な蒸発量になったらシャッタ
13を開けて基板9にCuInSe2を100人堆積さ
せる。以上の操作を交互に繰り返し、基板上にCdS膜
とCuInSe2膜とを100人ずつ交互に堆積し、C
dS膜を21層、CuInSe2膜を20層、全体の膜
厚として4100人を堆積した。
多層薄膜形成後、電子ビーム蒸着法にてSiO□膜を多
層薄膜上の全体に堆積し1次いでエツチングによりゲー
ト電極形成部以外の5in2膜を除去し、最後にANを
真空蒸着により堆積し選択的にエツチングしてゲート電
極を形成し、第1図に示すような4+’tj成の薄膜ト
ランジスタを得た。
上記薄膜トランジスタの特性を測定した結果、ゲート電
圧15V、  I〜レイン電圧10V印加して、I。、
=IX10−’(A)、  Io、F=8X10””(
A)で、ION/I。FF”F2O3と、薄膜トランジ
スタとしては十分な特性が得られ、経時変化もなく極め
て安定であった。
(具体例2) 基板としてパイレックスガラスを用い、禁制−11膜幅
の異なる膜としてa−5j、 : H−a−5iJ1−
t : IIのアモルファス半導体を用いた。a−5i
 : IIが禁制帯幅の狭い材料であり、a−5i、N
i−8=11が禁制帯幅の広い材料である。a−5i 
:旧よ格子定数が約4人、禁制帯幅が1.7eVのN型
半導体、a−5iJ、−y : IIは格子定数が約4
人、禁制帯幅が’l 、 3eVのN型半導体で、N型
−N型の組合せである。a−5i : If、 a−5
i、N、−、:IIの膜厚は両者とも100人とした。
 a−5i : if及びa−3i、N、−、: Hは
グロー放電分解を用いたプラズマCVD法により堆積し
た。その多層薄膜の形成方法を第5図に従って説明する
第5図に示す装ぼはA室111とB室110の2室を備
えている。まず、バルブ118.121を開けてロータ
リポンプ1.22.124によってA室Ill、 B室
110を10−”Torrの圧力にし、バルブH8,1
21を閉じ、次にバルブ125.119.120を開け
てロータリポンプ126及び拡散ポンプ123によって
A室、B室を1O−6Torrの圧力にする。その後、
バルブ119.12(lを閉じ、試料116をまずA室
111の高周波電極112に平行に対向するようにセッ
トし、バルブ106.108を開け、5ill、のボン
ベiooの元栓102及びNl□のボンベ101の元栓
103を開け、フローメータ104を@節して5it(
4の流量を20ccに保ち、またフローメータ105を
調節してNl+□の流量を100父に保ち、バルブ11
8を調節してA室111内の圧力をI Torrに保ち
、高周波電源114を201dに調節して高周波電極1
12で放電を起こす。a−5ixNi−、: II膜が
基板116上に100人堆積後、高周波型g114を切
り、バルブ106゜108を閉じる。次に、モータ10
9を回転させ、試料をB室110へ移動させ、高周波電
極113に平行に対向させてセットする。バルブ107
を開けてフローメータ104を20ccに調節し、バル
ブ121を調節してB室110の圧力をI Torrに
保ち、高周波電源115を投入し201tlに調節して
高周波電極113で放電を起こす。a−8L : t(
膜が基板116上に100人堆積後、高周波電源115
を切り、バルブ107.121を閉じる。以上の操作を
A室とB室交互に繰り返し、基板上にa−3L、1N1
−11 : 11膜とa−8i : H膜とを100人
ずつ交互に堆積し、a−3ixN、−x : H膜を2
1層、 a−3i : tl膜を20層、全体の膜厚と
して4100人を堆積した。
多層薄膜形成後、電子ビーム蒸着法にてSiO□膜を多
層薄膜上の全体に堆積し、次いでエツチングによりゲー
ト電極形成部以外の5102膜を除去し。
最後にARを真空蒸着により堆積し、選択的にエツチン
グしてゲート電極を形成し、第1図に示すような構成の
薄膜トランジスタを得た。
上記薄膜トランジスタの特性を測定した結果、ゲート電
圧20v、ドレイン電圧15V印加して工。H= I 
XLO−’(A)、  I。、F= 8 X 1O−1
1(A)で、工。N/l0FF斗105と、薄膜トラン
ジスタとしては十分な特性が得られ、経時変化のない安
定なものであった。
(発明の効果) 以上説明したように、本発明によれば、禁制帯幅の異な
る薄膜層を多層に積層することにより。
ペテロ接合のキャリア閉じ込め効果が生じ、その結果ト
ラップ確率が低下し、高速応答が可能になる。また、多
層薄膜に印加された高電界は各層に配分され、1層当り
の電界が低下するので構造変化が起きるのを防止するこ
とができ、高速で、高安定な薄膜トランジスタを得るこ
とができる。
【図面の簡単な説明】
第1図は5本発明の一実施例の薄膜トランジスタの構成
図、第2図は、本発明の他の実施例の薄膜トランジスタ
の構成図、第3図(a)〜(e)は、多層薄膜の各種伝
導型の組合せにおけるバンドモデルを示す図、第4図は
、具体例1の試料作製に用いた薄膜堆積装置の構成図、
第5図は、具体例2の試料作製に用いた薄膜堆積装置の
構成図、第6図(a)、 (b)、 (c)は、それぞ
れ従来の薄膜トランジスタの構成図である。 1 ・・基板、 2 ・・・多層薄膜、 3 ・・・ソ
ース電極、 4 ・・・ ドレイン電極、5a、5b・
・・絶縁層、Ga、6b・・・ゲート電極。 特許出願人  株式会社  リ  コ  −リコ一応用
電子研究所株式会社 第1図 (a)    (b)    (c) 第2図 (a)    (b)    (c) 6a、6b  γ−トts 第 3 図 (a>                  (b)(
c)                (d)(e) tali型り層i2+ 第4図

Claims (3)

    【特許請求の範囲】
  1. (1)基体上に、禁制帯幅の異なる少なくとも2種類以
    上の薄膜を同種の薄膜が互いに隣合わないようにして少
    なくとも3層以上の多層に積層し、前記多層薄膜の各層
    が接続されるようにソース電極及びドレイン電極をそれ
    ぞれ設けるとともに、前記多層薄膜の前記基体に対して
    略垂直な断面に、絶縁層を介してゲート電極を設けてな
    ることを特徴とする薄膜トランジスタ。
  2. (2)前記多層薄膜の少なくとも1種が、水素原子、重
    水素原子、ハロゲン原子の少なくとも1種を含むアモル
    ファスシリコンであることを特徴とする特許請求の範囲
    第(1)項記載の薄膜トランジスタ。
  3. (3)前記多層薄膜とソース電極間、多層薄膜とドレイ
    ン電極間に、前記多層薄膜及び電極とオーミック特性を
    示す中間層を設けたことを特徴とする特許請求の範囲第
    (1)項記載の薄膜トランジスタ。
JP17228385A 1985-08-07 1985-08-07 薄膜トランジスタ Pending JPS6233465A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP17228385A JPS6233465A (ja) 1985-08-07 1985-08-07 薄膜トランジスタ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP17228385A JPS6233465A (ja) 1985-08-07 1985-08-07 薄膜トランジスタ

Publications (1)

Publication Number Publication Date
JPS6233465A true JPS6233465A (ja) 1987-02-13

Family

ID=15939050

Family Applications (1)

Application Number Title Priority Date Filing Date
JP17228385A Pending JPS6233465A (ja) 1985-08-07 1985-08-07 薄膜トランジスタ

Country Status (1)

Country Link
JP (1) JPS6233465A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5880533A (en) * 1996-06-24 1999-03-09 Honda Giken Kogyo Kabushiki Kaisha Generator system for internal combustion engine

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5880533A (en) * 1996-06-24 1999-03-09 Honda Giken Kogyo Kabushiki Kaisha Generator system for internal combustion engine

Similar Documents

Publication Publication Date Title
US4823180A (en) Photo-transistor in MOS thin-film technology and method for production and operation thereof
US5272361A (en) Field effect semiconductor device with immunity to hot carrier effects
US4024560A (en) Pyroelectric-field effect electromagnetic radiation detector
JPH0766971B2 (ja) 炭化珪素半導体装置
JPH0429368A (ja) 電界効果トランジスタおよびその製造方法
JP2001244464A (ja) 金属酸化物トランジスタの製造方法
Handelman et al. Optical Absorption of CdS‐CdSe Mixed Crystals Prepared by Solid‐State Diffusion
Zhu et al. Transparent inorganic copper bromide (CuBr) p-channel transistors synthesized from solution at room temperature
CN209929312U (zh) 一种基于二硒化铂半导体的场效应管阵列
JPH04225571A (ja) 薄膜トランジスタ
JP2002057167A (ja) 半導体素子及びその製造方法
JPS6242564A (ja) 薄膜トランジスタおよびその製造方法
JPS6233465A (ja) 薄膜トランジスタ
Gogoi et al. ZnO TFTs prepared by chemical bath deposition technique with high‐k La2O3 gate dielectric annealed in ambient atmosphere
JPS6233473A (ja) 薄膜トランジスタ
JPS6233474A (ja) 薄膜トランジスタ
JPS6261367A (ja) 薄膜トランジスタ
US20070096107A1 (en) Semiconductor devices with dielectric layers and methods of fabricating same
JPS6233464A (ja) 薄膜トランジスタ
Yu et al. Wafer‐scale PLD‐grown high‐κ GCZO dielectrics for 2D electronics
Bolat Electrical properties and device applications of atomic layer deposited ZnO and GaN thin films
JPS58123772A (ja) 半導体素子
JPS6261365A (ja) 薄膜トランジスタ
JPH02203564A (ja) 炭化珪素半導体装置
JPH039534A (ja) 炭化珪素を用いた電界効果トランジスタ