JPS625661A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- 239000010409 thin film Substances 0.000 title claims description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 18
- 239000012535 impurity Substances 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 239000010408 film Substances 0.000 claims description 17
- 239000011521 glass Substances 0.000 claims description 7
- 239000011159 matrix material Substances 0.000 abstract description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 abstract 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract 1
- 229910052782 aluminium Inorganic materials 0.000 abstract 1
- 229910052796 boron Inorganic materials 0.000 abstract 1
- 238000002161 passivation Methods 0.000 abstract 1
- 238000000034 method Methods 0.000 description 5
- 230000007547 defect Effects 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 229910052804 chromium Inorganic materials 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 238000000151 deposition Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005566 electron beam evaporation Methods 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＬＣ，］ｌｉ：Ｌ、 ＶＦ等の表示デバイス
駆動用のＴＰＴやその周辺回路の基本構成要素である薄
膜トランジスタに関する。
駆動用のＴＰＴやその周辺回路の基本構成要素である薄
膜トランジスタに関する。
近年、ＥＬ％ＬＣ等の表示装置が大面積化するＫつれて
、アクティブマトリックスＴＰＴで駆動する方式が検討
され始めてきた。この方式では、各セルに対応して設け
たＴＰＴの他に、Ｘ％Ｙの電極線を駆動するためのドラ
イバが必要であるが、これらはＴＰＴと共に、ガラス状
基板の上にＩＣ化されるのがコスト的に望ましい。これ
らＴＰＴやドライバは５．９ｍｔ−大きくとれ、高速に
動作する程、表示デバイスの性能が向上する。例えば、
ドライバの動作速度を向上できれば、大面積化が可能に
なる。また、ＴＰＴのｇｍ （相互コンダクタンス）を
大きくとれれば、トランジスタのｗ／Ｌヲ小さくするこ
とが可能となシ、１つのセルの開口率を向上できるよう
Ｋなる。
、アクティブマトリックスＴＰＴで駆動する方式が検討
され始めてきた。この方式では、各セルに対応して設け
たＴＰＴの他に、Ｘ％Ｙの電極線を駆動するためのドラ
イバが必要であるが、これらはＴＰＴと共に、ガラス状
基板の上にＩＣ化されるのがコスト的に望ましい。これ
らＴＰＴやドライバは５．９ｍｔ−大きくとれ、高速に
動作する程、表示デバイスの性能が向上する。例えば、
ドライバの動作速度を向上できれば、大面積化が可能に
なる。また、ＴＰＴのｇｍ （相互コンダクタンス）を
大きくとれれば、トランジスタのｗ／Ｌヲ小さくするこ
とが可能となシ、１つのセルの開口率を向上できるよう
Ｋなる。
第２図に、従来の多結晶Ｓｌを用いて構成された薄膜ト
ランジスタの構造を示す。トランジスタは、ガラス状基
板１１上に絶縁膜１２ヲ介して設けた多結晶８１活性層
１３と、ソース・ドレインとなるｎ＋不純物層１４ 、
１４’及び薄い絶縁膜１２′ヲ介して設けたゲートとな
る多結晶Ｓ１４電層１５と、ソース・ドレインの討不純
物層１４．１４’と、オーミックコンタクトをとるため
のＡＩ！電極１６とから構成される。このトランジスタ
では、ｙ−ト下の活性層１３内にチャネルを形成して導
電性がゲート電位で制御される。
ランジスタの構造を示す。トランジスタは、ガラス状基
板１１上に絶縁膜１２ヲ介して設けた多結晶８１活性層
１３と、ソース・ドレインとなるｎ＋不純物層１４ 、
１４’及び薄い絶縁膜１２′ヲ介して設けたゲートとな
る多結晶Ｓ１４電層１５と、ソース・ドレインの討不純
物層１４．１４’と、オーミックコンタクトをとるため
のＡＩ！電極１６とから構成される。このトランジスタ
では、ｙ−ト下の活性層１３内にチャネルを形成して導
電性がゲート電位で制御される。
ＴＰＴはこのようなトランジスタで構成され、またドラ
イバはこの種のトランジスタ全複数用いて構成される。
イバはこの種のトランジスタ全複数用いて構成される。
上述のトランジスタにおける電子移動度μ６は活性層に
用いている多結晶Ｓｉ １５の結晶性で決まシ、ｎｏｎ
−ｄｏｐｅの多結晶Ｓｌを用いた場合、最大でも１０
Ｃｒｎ％・ｓｅｅ前後の値である。
用いている多結晶Ｓｉ １５の結晶性で決まシ、ｎｏｎ
−ｄｏｐｅの多結晶Ｓｌを用いた場合、最大でも１０
Ｃｒｎ％・ｓｅｅ前後の値である。
ところで、このような低いμ。を有するトランジスタで
ＴＦＴ ｉ構成しようとすると、１セル当りのトランジ
スタのＷ／Ｌ（チャネル幅／チャ＊ ル長）を大きくし
て、必要とするスイッチングスピードを得ることになる
。従って、従来例では１つのセル内でのトランジスタ部
の占有面積が増大するので、液晶等の表示セルの開口率
が低下し、コントラストが悪化することになっている。
ＴＦＴ ｉ構成しようとすると、１セル当りのトランジ
スタのＷ／Ｌ（チャネル幅／チャ＊ ル長）を大きくし
て、必要とするスイッチングスピードを得ることになる
。従って、従来例では１つのセル内でのトランジスタ部
の占有面積が増大するので、液晶等の表示セルの開口率
が低下し、コントラストが悪化することになっている。
特に、ＥＬ駆動用のＴＰＴでは、トランジスタを２個構
成する必要があるので、開口率の低下は著しくなる。
成する必要があるので、開口率の低下は著しくなる。
また、上述のトランジスタを用いてドライバ全構成する
場合には、ｇｍが小さいので高速駆動が困難という問題
がある。高速駆動を行なわせるためにｗ／Ｌ、’を大き
くするか、μ。を向上する方法が考えられる６ ｗ／Ｌ
’ｘ大きくすればトランジスタを構成する領域の面積が
増大し、多結晶ｓｉ活性層にグレインパンダリー（ｇｒ
ａｉｎｂｏｕｎｄａｒｙ ）や欠陥の入る面積が大きく
なるため、ＩＣの歩留シが低下する。また、他方のμ。
場合には、ｇｍが小さいので高速駆動が困難という問題
がある。高速駆動を行なわせるためにｗ／Ｌ、’を大き
くするか、μ。を向上する方法が考えられる６ ｗ／Ｌ
’ｘ大きくすればトランジスタを構成する領域の面積が
増大し、多結晶ｓｉ活性層にグレインパンダリー（ｇｒ
ａｉｎｂｏｕｎｄａｒｙ ）や欠陥の入る面積が大きく
なるため、ＩＣの歩留シが低下する。また、他方のμ。
を向上するのは、ガラス状基板上にトランジスタを作成
する限）においては、低温の熱処理工程を行ってつくら
ざるを得す、これは現状では容易でない。
する限）においては、低温の熱処理工程を行ってつくら
ざるを得す、これは現状では容易でない。
本発明の目的は、かかる従来の欠点を解消し、高、９ｍ
化による表示ディバイスの大容量化全可能ならしめた薄
膜トランジスタを提供することにある。
化による表示ディバイスの大容量化全可能ならしめた薄
膜トランジスタを提供することにある。
本発明は、ガラス状基板上に構成される薄膜トランジス
タであって、ガラス状基板上に絶縁膜を介して第１の導
電性電極を設け、その上に第１の絶縁薄膜を介して部分
的にソース、ドレインの不純物層を形成してなる多結晶
Ｓｉ性層を設け、更にその上に前記第１の絶縁薄膜と同
程度の膜厚からなる第２の絶縁薄膜と、この第２の絶縁
薄膜を介して第２の導電性電極とを設け、前記第１、第
２の導電性電極全共通ｆｆ−）とし、前記不純物層を除
く多結晶ｓｉ活性層内にチャネル全形成してなることを
特徴とする薄膜トランジスタである。
タであって、ガラス状基板上に絶縁膜を介して第１の導
電性電極を設け、その上に第１の絶縁薄膜を介して部分
的にソース、ドレインの不純物層を形成してなる多結晶
Ｓｉ性層を設け、更にその上に前記第１の絶縁薄膜と同
程度の膜厚からなる第２の絶縁薄膜と、この第２の絶縁
薄膜を介して第２の導電性電極とを設け、前記第１、第
２の導電性電極全共通ｆｆ−）とし、前記不純物層を除
く多結晶ｓｉ活性層内にチャネル全形成してなることを
特徴とする薄膜トランジスタである。
ゲート電極となる導電性電極を多結晶Ｓｉ性屑の上、下
に薄い絶縁膜（−例として、８１０２）’に介して設け
、共通のｆ−）とする。また、ソース・ドレインとなる
べき不純物層を活性層の一部にイオン注入、アニール等
の技術を用いて低抵抗領域として形成する。このように
構成したトランジスタでは、多結晶ｓｉ活性層の表側と
裏側との界面近傍を同時にチャネルとして活用すること
ができ、同−面積内にトランジスタを作成した場合、従
来の２＃ｒのｇｍを得ることができる。、また、チャネ
ルを界面近傍から活性層内部に設けた埋込みチャネル（
表面付近をｎを、内部’ｆｃｐ型にする）の構造によっ
ても同じ効果が得られる。
に薄い絶縁膜（−例として、８１０２）’に介して設け
、共通のｆ−）とする。また、ソース・ドレインとなる
べき不純物層を活性層の一部にイオン注入、アニール等
の技術を用いて低抵抗領域として形成する。このように
構成したトランジスタでは、多結晶ｓｉ活性層の表側と
裏側との界面近傍を同時にチャネルとして活用すること
ができ、同−面積内にトランジスタを作成した場合、従
来の２＃ｒのｇｍを得ることができる。、また、チャネ
ルを界面近傍から活性層内部に設けた埋込みチャネル（
表面付近をｎを、内部’ｆｃｐ型にする）の構造によっ
ても同じ効果が得られる。
以下、本発明の実施例について図面上参照し乍ら詳細に
説明する。
説明する。
第１図は、本発明の第１の実施例となる薄膜トランジス
タの構造断面図を示したものである。同図において、第
２図と同一番号あるいは同一記号は同一構成要素を表わ
す、尚、本発明では便宜上のチャネルトランジスタ七個
にとって説明するが、Ｐチャネルトランジスタを構成す
る場合も同じである。本実施例では、ガラス状基板１１
（ガラス、石英等）上に絶縁膜１２を介して多結晶ｓｉ
４電層１５′ヲ設ける。絶縁膜１２としては、膜厚は特
に問わず、減圧ＣＶＤ製造装置等によシ適当な厚みに形
成される。また、この絶縁膜１２は、多結晶Ｓｔを沈積
する時にガラス内に含まれているＮａ系の物質が多結晶
Ｓ１内に拡散してゆかないようにするために設けるが、
必ずしも本発明の構成音とる上では必要ない。
タの構造断面図を示したものである。同図において、第
２図と同一番号あるいは同一記号は同一構成要素を表わ
す、尚、本発明では便宜上のチャネルトランジスタ七個
にとって説明するが、Ｐチャネルトランジスタを構成す
る場合も同じである。本実施例では、ガラス状基板１１
（ガラス、石英等）上に絶縁膜１２を介して多結晶ｓｉ
４電層１５′ヲ設ける。絶縁膜１２としては、膜厚は特
に問わず、減圧ＣＶＤ製造装置等によシ適当な厚みに形
成される。また、この絶縁膜１２は、多結晶Ｓｔを沈積
する時にガラス内に含まれているＮａ系の物質が多結晶
Ｓ１内に拡散してゆかないようにするために設けるが、
必ずしも本発明の構成音とる上では必要ない。
また、多結晶Ｓｔ導電層１５′は、減圧ＣＶＤ法等によ
りノンドープの多結晶Ｓｌを蒸着した後、イオン注入等
によＦ） Ｐ 、 Ａｓ等の不純物をドープすることに
よって低抵抗の膜として得られる。このようにして得た
前記導′ｆ！＆層１５′の上に、薄い絶縁膜（例えば、
５１０２）１２′を数百〜数千Ｘ程度着ける。そして、
更にその上には多結晶ＳＩを減圧ＣＶＤ法等によ）蒸着
し、閾値電圧が適当な値になるようにゲロン等の不純物
をドープした後適当なアニールを行って、多結晶Ｓ１活
性層１３を形成する。この活性層１３には、Ｈ２，Ｆ２
等がドープされてもよい。この層の一部には、高濃度の
不純物（ＰまたはＡａ）をドープすることにより低抵抗
のソース・ドレインとなるｎ”不純物層１４ 、１４’
を形成する。そして、その上に５ＩＯ２等の薄い絶縁膜
１２′を薄い絶縁膜１２と同程度の膜厚に設ける。絶縁
膜１２と１２′との膜厚は必ずしも同じで々くともよい
。次に、多結晶Ｓｉの導電層１５を前述したような手段
で、この絶縁膜１２′の上に形成する。この後、・母ツ
シペーション膜（ＳＩＯ２等）を全面に着け、ソース・
ドレイン部のみを開孔した後、Ａｌ （Ｗ 、 Ｃｒ等
でもよいンを蒸着（電子ビーム蒸着等により）して電極
１６を取シ出す。この時、フィールド領域（多結晶Ｓｉ
性層１３を設けてない・領域）上で多結晶Ｓ１導電層１
５ 、１５’と電極１６のＡｔ（、Ｗ 、 Ｃｒ等も可
）を相互にオーミックコンタクトさせ、共通のゲート電
極として外部へ取り出す。
りノンドープの多結晶Ｓｌを蒸着した後、イオン注入等
によＦ） Ｐ 、 Ａｓ等の不純物をドープすることに
よって低抵抗の膜として得られる。このようにして得た
前記導′ｆ！＆層１５′の上に、薄い絶縁膜（例えば、
５１０２）１２′を数百〜数千Ｘ程度着ける。そして、
更にその上には多結晶ＳＩを減圧ＣＶＤ法等によ）蒸着
し、閾値電圧が適当な値になるようにゲロン等の不純物
をドープした後適当なアニールを行って、多結晶Ｓ１活
性層１３を形成する。この活性層１３には、Ｈ２，Ｆ２
等がドープされてもよい。この層の一部には、高濃度の
不純物（ＰまたはＡａ）をドープすることにより低抵抗
のソース・ドレインとなるｎ”不純物層１４ 、１４’
を形成する。そして、その上に５ＩＯ２等の薄い絶縁膜
１２′を薄い絶縁膜１２と同程度の膜厚に設ける。絶縁
膜１２と１２′との膜厚は必ずしも同じで々くともよい
。次に、多結晶Ｓｉの導電層１５を前述したような手段
で、この絶縁膜１２′の上に形成する。この後、・母ツ
シペーション膜（ＳＩＯ２等）を全面に着け、ソース・
ドレイン部のみを開孔した後、Ａｌ （Ｗ 、 Ｃｒ等
でもよいンを蒸着（電子ビーム蒸着等により）して電極
１６を取シ出す。この時、フィールド領域（多結晶Ｓｉ
性層１３を設けてない・領域）上で多結晶Ｓ１導電層１
５ 、１５’と電極１６のＡｔ（、Ｗ 、 Ｃｒ等も可
）を相互にオーミックコンタクトさせ、共通のゲート電
極として外部へ取り出す。
尚、本実施例ではケ゛−ト電極１５．１５’を多結晶Ｓ
ｔの導電層で形成した例をと逆上げたが、他の導電性電
極で構成しても差し支えない。例えば、Ｗ、Ｗシリサイ
ド、Ｍｏ 、 Ｍｏシリサイド、Ａｔ、ＡＺＳＩ 、
Ｃ０８１２、Ｃｒ、Ａｕ等が構成要素としてあげられる
。
ｔの導電層で形成した例をと逆上げたが、他の導電性電
極で構成しても差し支えない。例えば、Ｗ、Ｗシリサイ
ド、Ｍｏ 、 Ｍｏシリサイド、Ａｔ、ＡＺＳＩ 、
Ｃ０８１２、Ｃｒ、Ａｕ等が構成要素としてあげられる
。
このようにして構成したトランジスタでは、ゲート電極
１５ 、１５’が活性層１３の上下に設けられるため、
活性層１３の内の上下界面近傍に１つずつチャネルを形
成できる。しかも、これらのチャネルに流れる電子の流
れは、ゲート電極１５．１５’に印加されるバイアス電
圧により、それぞれ上側のチャネル、下側のチャネルの
反転層内電荷を制御することによってコントロールされ
る。即ち、ｒ−ト電圧がＱＶの時には、２つのチャネル
共にカットオフ状態になり、閾値電圧７７以上のバイア
ス電圧をゲートに印加した時には共にオン状態になり、
ドレイン・ソース間に電流を流す。この場合、チャネル
が２つ形成されているので、同じ蹴のトランジスタでは
、従来の場合に比して２倍の、９ｍ（即ち、ドレイン電
流）を得ることができる。また、絶縁膜との界面付近に
ｎ型の不純物を導入し、活性層内部ｋｐ型とすると、埋
込みチャネルが形成され、μｅが高くなるため、より高
いｇｍが得られるようになる。この場合にも、従来値（
′ＪｊＩｉ込みチャネルトランジスタにおける値）の２
倍の９ｍが得られるのはいうまでもない。
１５ 、１５’が活性層１３の上下に設けられるため、
活性層１３の内の上下界面近傍に１つずつチャネルを形
成できる。しかも、これらのチャネルに流れる電子の流
れは、ゲート電極１５．１５’に印加されるバイアス電
圧により、それぞれ上側のチャネル、下側のチャネルの
反転層内電荷を制御することによってコントロールされ
る。即ち、ｒ−ト電圧がＱＶの時には、２つのチャネル
共にカットオフ状態になり、閾値電圧７７以上のバイア
ス電圧をゲートに印加した時には共にオン状態になり、
ドレイン・ソース間に電流を流す。この場合、チャネル
が２つ形成されているので、同じ蹴のトランジスタでは
、従来の場合に比して２倍の、９ｍ（即ち、ドレイン電
流）を得ることができる。また、絶縁膜との界面付近に
ｎ型の不純物を導入し、活性層内部ｋｐ型とすると、埋
込みチャネルが形成され、μｅが高くなるため、より高
いｇｍが得られるようになる。この場合にも、従来値（
′ＪｊＩｉ込みチャネルトランジスタにおける値）の２
倍の９ｍが得られるのはいうまでもない。
以上はｐ型の活性層にｎチャネルを形成したトランジス
タであるが、これとは別の領域（ガラス状基板１１上の
異なる領域〕に同じような構成で（不純物の型はｎチャ
ネルの場合と逆になる）ｐチャネルのトランジスタを構
成することによって、完全に絶縁分離された従来の２倍
の電流供給能力を有するＣＭＯＳインバータを構成する
ことが可能になる。
タであるが、これとは別の領域（ガラス状基板１１上の
異なる領域〕に同じような構成で（不純物の型はｎチャ
ネルの場合と逆になる）ｐチャネルのトランジスタを構
成することによって、完全に絶縁分離された従来の２倍
の電流供給能力を有するＣＭＯＳインバータを構成する
ことが可能になる。
本発明の薄膜トランジスタでは、ｇｍ ｅ従来の２倍に
向上できるので、ＩＣ化してドライ・々を構成すれば高
速駆動が可能に々る。しかも、チャネル幅を従来のトラ
ンジスタと同サイズに設計できるので、多結晶Ｓｉ活性
層の面積は増大せず、ドライバ等を構成した場合にもダ
レインパウンダリーや欠陥が増えることがないことから
、歩留りの低下を引き起こさない。さらに、ＴＰＴに採
用すれば高いｇｍを得られることから、トランジスタの
Ｗ／ Ｌ 、ｔ、小さくすることができ、表示セル当シ
の開口率を高められることばなる。Ｗを小さくできれば
、占有面積の減少に伴い多結晶ｓｉ活性層内にトラップ
準位や欠陥の入る領域が少ぐな〃、歩留りの向上も期待
できる。特に、ＥＬ等の駆動装置では２つのトランジス
タでＴＩ”Ｔを構成するため、得られる効果は著しい。
向上できるので、ＩＣ化してドライ・々を構成すれば高
速駆動が可能に々る。しかも、チャネル幅を従来のトラ
ンジスタと同サイズに設計できるので、多結晶Ｓｉ活性
層の面積は増大せず、ドライバ等を構成した場合にもダ
レインパウンダリーや欠陥が増えることがないことから
、歩留りの低下を引き起こさない。さらに、ＴＰＴに採
用すれば高いｇｍを得られることから、トランジスタの
Ｗ／ Ｌ 、ｔ、小さくすることができ、表示セル当シ
の開口率を高められることばなる。Ｗを小さくできれば
、占有面積の減少に伴い多結晶ｓｉ活性層内にトラップ
準位や欠陥の入る領域が少ぐな〃、歩留りの向上も期待
できる。特に、ＥＬ等の駆動装置では２つのトランジス
タでＴＩ”Ｔを構成するため、得られる効果は著しい。
さらに、本発明の構成では、基板がフロートにならない
ため、ＳＯＩ構造によくみられるキンク現象も抑止され
る。
ため、ＳＯＩ構造によくみられるキンク現象も抑止され
る。
以上説明したように本発明によれば、Ｉｍある込はドレ
イン電流ＩＤを同じ蹴で比較すると従来の２倍にも向上
できるので、ドライバの高速動作によシアクチイブマト
リックスＴＰＴで駆動される表示デ・ゞイスの大容量化
が可能になる。また、ＴＰＴ自身の／Ｌを小さくできる
ので、表示セルの開口率を高められる。この結果、ＬＣ
等の表示装置のコントラストを向上できる。また、ＴＰ
ＴのＷを小さくできるため、多結晶Ｓｉ性層の面積が減
少し、歩留シの向上を期待できる。
イン電流ＩＤを同じ蹴で比較すると従来の２倍にも向上
できるので、ドライバの高速動作によシアクチイブマト
リックスＴＰＴで駆動される表示デ・ゞイスの大容量化
が可能になる。また、ＴＰＴ自身の／Ｌを小さくできる
ので、表示セルの開口率を高められる。この結果、ＬＣ
等の表示装置のコントラストを向上できる。また、ＴＰ
ＴのＷを小さくできるため、多結晶Ｓｉ性層の面積が減
少し、歩留シの向上を期待できる。
第１図は本発明による薄膜トランジスタの第１の実施例
を示す構造断面図、第２図は従来の薄膜トランジスタの
構造断面図である。 １１・・・ガラス状基板、１２．１２’・・・絶縁膜、
１３・・・多結晶ｓｉ活性層、１４．１４’・・層不純
物層、１５・・多結晶ｓｉ導電層、１６・・・Ａｔ。 第２図
を示す構造断面図、第２図は従来の薄膜トランジスタの
構造断面図である。 １１・・・ガラス状基板、１２．１２’・・・絶縁膜、
１３・・・多結晶ｓｉ活性層、１４．１４’・・層不純
物層、１５・・多結晶ｓｉ導電層、１６・・・Ａｔ。 第２図
Claims (1)
- （１）ガラス状基板上に絶縁膜を介して第１の導電性電
極を設け、その上に第１の絶縁薄膜を介して部分的にソ
ース・ドレインの不純物層を形成してなる多結晶Ｓｉ活
性層を設け、更にその上に前記第１の絶縁薄膜と同程度
の膜厚からなる第２の絶縁薄膜と、この第２の絶縁薄膜
を介して第２の導電性電極とを設け、前記第１、第２の
導電性電極を共通ゲートとし、前記不純物層を除く多結
晶Ｓｉ活性層内にチャネルを形成してなることを特徴と
する薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14504485A JPS625661A (ja) | 1985-07-01 | 1985-07-01 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14504485A JPS625661A (ja) | 1985-07-01 | 1985-07-01 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS625661A true JPS625661A (ja) | 1987-01-12 |
Family
ID=15376087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14504485A Pending JPS625661A (ja) | 1985-07-01 | 1985-07-01 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS625661A (ja) |
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-
1985
- 1985-07-01 JP JP14504485A patent/JPS625661A/ja active Pending
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