KR0167679B1 - 듀얼 커런트패스를 구비하는 로우어드레스버퍼 - Google Patents
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Abstract
1.청구범위에 기재된 발명이 속하는 기술 분야 :
본 발명은 시스템에서 전달되는 외부어드레스신호에 응답하여 로우어드레스를 출력하는 반도체 메모리장치의 로우어드레스버퍼에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제:
종래의 로우어드레스버퍼에서는 각종 제어신호들이 상기 로우어드레스버퍼를 제어하게 된다. 이러한 많은 제어신호들을 위한 제어회로들이 추가되면 상기 제어회로들이 칩내부에서 차지하는 면적이 커져서 집적화에 불리하게 되고, 회로동작의 복잡성에 따라 동작속도가 느리게되는 문제점들이 발생된다. 따라서 본 발명의 과제는 고집적에 유리하고 고속동작하는 로우어드레스버퍼를 설계하여 고집적 및 고속동작용 반도체 메모리장치를 구현하는데 있다.
3.발명의 해결방법의 요지:
전원전압단자와 소정의 제1감지노드사이에 접속되고 비활성화상태에서 상기 제1감지노드를 소정의 전압레벨로 프리차아지하는 제1트랜지스터와, 전원전압단자와 소정의 제2감지노드사이에 접속되고 비활성화 상태에서 상기 제2감지노드를 소정의 전압레벨로 프리차아지하는 제2트랜지스터와, 전원전압단자와 소정의 제3 및 제4노드사이에 플립플롭형태로 접속되고 소정의 인에이블신호에 응답하여 상기 제1감지노드와 제2감지노드의 전압레벨을 감지증폭하는 래치수단과, 상기 제3노드와 제5노드사이에 채널들이 직렬접속되고 제어전극에 소정의 제1제어신호와 기준전압이 각각 접속되는 제3 및 제4트랜지스터와, 상기 제4노드와 제5노드사이에 채널들이 직렬접속되고 제어전극에 소정의 제1제어신호와 입력어드레스신호가 각각 접속되는 제5 및 제6트랜지스터와, 상기 제3노드와 제5노드사이에 채널들이 직렬접속되고 상기 제3 및 제4트랜지스터와 병렬로 접속되며 제어전극에 소정의 제2제어신호와 어드레스카운터의 반전된 출력신호가 각각 접속되는 제7 및 제8트랜지스터와, 상기 제4노드와 제5조드사이에 채널들이 직렬접속되고 상기 제5 및 제6트랜지스터와 병렬로 접속되며 제어전극에 소정의 제2제어신호와 어드레스카운터의 출력신호가 각각 접속되는 제9 및 제10트랜지스터와, 상기 제5노드와 접지전압단자사이에 접속되고 소정의 인에이블신호에 응답하여 제1 및 제2감지노드의 전압방전패스를 형성하는 제11트랜지스터를 구비하며:
소정의 제1모드동작시 상기 제3 및 제4트랜지스터와 상기 상기 제5 및 제6트랜지스터사이에 형성된 패스를 통하여 방전동작을 수행하므로써 상기 제1 및 제2감지노드의 전압레벨을 결정하고, 소정의 제2모드동작시 상기 제7 및 제8트랜지스터와 상기 제9 및 제10트랜지스터사이에 형성된 패스를 통하여 방전동작을 수행하므로써 상기 제1 및 제2감지노드의 전압레벨을 결정함을 특징으로 하는 반도체 메모리장치의 로우어드레스버퍼를 구현하여 상기의 과제를 해결하고자 한다.
4.발명의 중요한 용도:
고집적 및 고속동작용 반도체 메모리 장치.
Description
제1도는 일반적인 반도체 메모리장치의 구성을 보여주는 블록도.
제2도는 종래기술에 따른 로우어드레스버퍼의 회로도.
제3도는 제2도에 따른 동작타이밍도.
제4도는 본 발명의 실시예에 따른 로우어드레스버퍼의 회로도.
제6도는 제4도 및 제5도에 따른 동작타이밍도.
제7도는 본 발명의 다른 실시예에 따른 로우어드레스버퍼 회로도.
본 발명은 반도체 메모리장치에 관한 것으로, 특히 시스템에서 전달되는 어드레스입력에 응답하여 로우어드레스를 출력하는 로우어드레스버퍼에 관한 것이다.
메모리장치에서 메모리 어레이영역에는 다수의 데이터가 저장된다. 상기 메모리 어레이영역은 다수의 워드라인과 다수의 비트라인사이에 접속된 메모리셀들의 집합체로 이루어진다. 상기 다수의 워드라인과 다수의 비트라인마다에는 서로 다른 번지(address)가 지정되어 있어서, 소정의 어드레스신호가 입력되면 상기 어드레스신호에 대응되는 워드라인 및 비트라인이 활성화된다. 임의의 워드라인과 비트라인이 활성화되면, 상기 워드라인과 비트라인이 교차되는 지점에 위치한 특정 메모리셀이 선택되고, 이에 따라 상기 선택된 메모리셀의 데이터를 액세스(access)할 수 있게 된다. 상기에서 워드라인을 지정하는 어드레스가 로우어드레스이고, 비트라인을 지정하는 어드레스가 컬럼어드레스이다. 상기 로우어드레스와 컬럼어드레스는 메모리장치 외부에서 전달되는 외부어드레스신호 Ai를 입력하는 로우어드레스버퍼와 컬럼어드레스버퍼에 각각 발생된다. 일반적인 반도체 메모리장치는 어드레스 멀티 플렉싱(address multiplexing)방법이 사용되어 로우어드레스버퍼와 컬럼어드레서버퍼가 외부어드레스신호 Ai를 공통으로 사용하게 된다. 제1도는 일반적인 메모리장치의 블록도로써 상술한 로우어드레스 및 컬럼어드레스에 따른 메모리셀의 선택과정 및 리프레시과장을 개략적으로 도시하고 있다. 제1도와 같은 블록도에서 메모리셀의 선택은 로우디코더와 컬럼디코더에 의하여 이루어진다. 리드/라이트동작과 같은 노멀모드동작시 외부어드레스신호 Ai에 응답하여 발생되는 로우어드레스가 입력되어 상기 로우디코더가 구동되고, 리프레시동작시에는 리프레시카운터의 출력신호에 의해 상기 로우디코더가 구동되어진다. 제1도에서 노멀모드동작시 데이터를 입출력하기 위해서 소정갯수의 데이터 입력버퍼 및 데이터 출력버퍼가 메모리셀 주변에 구비된다. 제2도는 제1도에 도시된 종래의 로우어드레스버퍼를 보여주는 상세회로도이다.
제2도를 참조하면, 피모오스 트랜지스터들 2,4은 소오스들이 전원전압단자 VCC에 공통으로 접속되고, 드레인들이 노드 N1, N2과 각각 접속되며, 게이트들은 노드 N2,N1에 접속된다. 엔모오스 트랜지스터들 6,8는 소오스들이 노드 N11에 공통으로 접속되고, 드레인들이 노드 N1, N2에 각각 접속되며, 게이트들이 노드 N2, N1에 접속된다. 노드 N11에는 센싱제어신호 ØXSEN이 접속된다. 상기 트랜지스터들 2, 4, 6, 8들은 유기적으로 접속되어 래치형태의 플립플롭(flip-flop)회로가 된다. 엔모오스 트랜지스터들 10, 12는 노드 N1과 접지전압단자 VSS사이에 채널들이 적렬로 접속된다. 엠모오스 트랜지스터들 14, 16는 노드 N2과 접지전압단자 VSS사이에 채널들이 직렬로 접속된다. 상기 트랜지스터들 10, 14의 게이트에는 로우어드레스 래치신호 AXi가 공통으로 접속된다. 트랜지스터들 12, 16의 게이트들에는 각각 외부어드레스신호 Ai와 기준전압 Vref가 접속된다. 상기 기준전압 Vref는 전원전압레벨과 접지전압레벨사이의 전압이면 되는데 통상적으로 반의 전원전압레벨(half VCC level)로 입력된다. 상기 노드 N1과 N2에는 프리차아지신호가 게이트들에 접속되고, 소오스들이 전원전압단자 VCC에 공통으로 접속된 피모오스 트랜지스터들 18, 20의 드레인들이 접속된다. 상기 노드 N1과 N2에는 상보적인 리프레시신호와 ØHAI가 양 제어전극에 접속되고, 각각의 입력단에 리프레시카운터에서 출력되는 리프레시어드레스와 HAi가 접속되는 전송게이트들 22, 24의 출력단들이 접속된다. 상기 노드 N1과 N2는 제1입력단들이 로우어드레스리셋신호와 접속된 낸드게이트들 26, 30의 제2입력단들에 접속된다. 상기 낸드게이트들 26, 30의 출력단들은 인버터 28, 32의 입력단들과 접속된다. 상기 인버터들 28, 32의 출력단에서는 한쌍의 상보적인 로우어드레스신호 RAi와가 출력된다.
제3도는 제2도에 따른 동작타이밍도이다.
초기상태 즉, 비활성화상태에서 프리차아지신호 는 '로우'상태를 유지하게 되므로, 노드 N1과 노드 N2는 전원전압레벨로 프리차아지된다. 결국 로우어드레스신호 RAi와는 동일한 '로우'출력을 하게 된다. 그리고 비활성화상태에서 로우어드레스 래치신호 AXi는 '하이' 상태로써 트랜지스터들 10, 14의 게이트들로 공급되고, 기준전압 Vref는 전원전압레벨과 접지전압레벨사이에 해당되는 소정의 기준전압을 트랜지스터 16의 게이트로 공급하게된다. 이 상태에서 센싱제어신호가 '로우'로 인에이블되면 상기 프리차아지신호는 '하이'로 디스에이블된다. 이어서 유효한 외부어드레스신호 Ai가 '하이' 또는 '로우'상태로써 엔모오스트랜지스터 12의 게이트로 전달된다. 이때 외부어드레스신호 Ai가 '하이'라고 가정하면, 노드 N1에서 접지전압단자 VSS로 방전되는 전류량이 노드N2에서 접지전압단자 VSS로 방전되는 전류량보다 커지게 된다. 또 센싱제어 신호가 '로우'상태로 인에이블되어 있으므로 노드 N1과 노드 N2의 전위차는 심화되어 노드 N1은 '로우'로 되고, 노드 N2는 '하이'가 된다. 여기서 로우어드레스 리셋신호가 '하이'로 공급되면 낸드게이트들 26, 30의 출력은 가각 '하이' 및 '로우' 가 된다. 따라서 인버터들 28, 32의 출력으로 전달되는 한쌍의 상보적인 로우드레스신호, RAi는 가각 '로우' 및 '하이'가 된다.
리프레시동작의 경우 로우어드레스 래치신호 AXi는 '로우'상태이므로 트랜지스터들 10, 12 및 트랜지스터들 14, 16에 생기는 채널들은 차단된다. 즉, 리프레시동작에 있어서는 리프레시신호 HAI와에 의해 제어되는 전송게이트들 22, 24을 통하여 전달되는 리프레시카운터의 출력신호 HAi 및의 상태에 따라 노드 N1, N2의 전압레벨이 결정되어 리프레시 상태의 로우어드레스신호를 공급하게 된다. 이와 같은 과정을 거쳐 노멀모드와 리프레시모드에서 소정의 워드라인을 선택하기 위한 로우어드레스버퍼의 출력동작이 완료된다.
그러나 상기 제2도에 나타난 회로에서는 각종 제어신호들이 상기 로우어드레스버퍼를 제어하게 된다. 이러한 많은 제어신호들을 위한 제어회로들이 추가되면 상기 제어회로들이 칩내부에서 차지하는 면적이 커져서 접적화에 불리하게 되고, 회로복잡성에 따른 동작속도가 느리게 되는 문제점들이 발생된다.
따라서 본 발명의 목적은 로우어드레스버퍼로 전달되는 제어신호를 최대한 줄여 간소하게 동작을 수행하게 하여 고속으로 동작하는 반도체 메모리장치를 제공하는 데 있다.
본 발명의 다른 목적은 로우어드레스버퍼의 제어신호의 갯수를 최소화하여 고집적에 유리한 반도체 메모리장치를 제공하는 데 있다.
상기 본 발명의 목적들을 달성하기 위하여 본발명에 따른 반도체 메모리장치는,
전원전압단자와 소정의 제1감지노드사이에 접속되고 비활성화상태에서 상기 제1감지노드를 소정의 전압레벨로 프리차아지하는 제1트렌지스터와,
전원전압단지와 소정의 제2감지노오드사이에 접속되고 비활성화상태에서 상기 제2감지노드를 소정의 전압레벨로 프리차아지하는 제2트랜지스터와,
전원전압단자와 소정의 제3 및 제4노드사이에 플립플롭형태로 접속되고 소정의 인에이블신호에 응답하여 상기 제1감지노드와 제2감지노드의 전압레벨을 감지증폭하는 래치수단과,
상기 제3노드와 제5노드사이에 채널들이 직렬접속되고 제어전극에 소정의 제1제어신호와 기준전압이 가각 접속되는 제3 및 제4트랜지스터와,
상기 제4노드와 제5노드사이에 채널들이 직렬접속되고 제어전극에 소정의 제1제어신호와 입력어드레스신호가 각각 접속되는 제5 및 제6트랜지스터와,
상기 제3노드와 제5노드사이에 채널들이 직렬접속되고 상기 제3 및 제4트랜지스터와 병렬로 접속되며 제어 전극에 소정의 제2제어신호와 어드레스카운터의 반전된 출력신호가 각각 접속되는 제1 및 제8트랜지스터와,
상기 제4노드와 제5노드사이에 채널들이 직렬접속되고 상기 제5 및 제6트랜지스터와 병렬로 접속되며 제어전극에 소정의 제2제어신호와 어드레스카운터의 출력신호가 각각 접속되는 제9 및 제10트랜지스터와,
상기 제5노드와 접지전압단자사이에 접속되고 소정의 인에이블신호에 응답하여 제1 및 제2감지노드의 전압방전패스를 형성하는 제11트랜지스터를 구비하며;
소정의 제1모드동작시 상기 제3 및 제4트랜지스터와 상기 제5 및 제6트랜지스터사이에 형성된 패스를 통하여 방전동작을 수행하므로써 상기 제1 및 제2감지노드의 전압레벨을 결정하고, 소정의 제2모드동작시 상기 제7 및 제8트랜지스터와 상기 제9 및 제10트랜지스터사이에 형성된 패스를 통하여 방전동작을 수행하므로써 상기 제1 및 제2감지노드의 전압레벨을 결정함을 특징으로 한다.
이하 첨부된 도면을 사용하여 본 발명에 따른 반도체 메모리장치의 바람직한 실시에를 설명하겠다.
제4도는 본 발명의 실시예에 따른 로우어드레스버퍼의 회로도이고, 제5도는 상기 제4도로 입력되는 제어신호 발생회로의 회로도이다.
제5도를 참조하면, 로우어드레스 스트로브신호는 인버터 110의 입력단에 접속되고, 상기 인버터 110의 출력단에서는 인에이블신호 PXAE가 출력된다. 또, 상기 로우어드레스 스트로브신호는 지연기 112의 입력단과 접속되고, 상기 지연기 112의 출력단은 인버터 114의 입력단과 접속된다. 상기 인버터 114의 출력단에서는 상기 인에이블신호 PAXE의 반전신호인 상보인에이블신호가 출력된다. 컬럼어드레스 스트로브신호는 인버터 116의 입력단과 접속되고, 상기 인버터 116의 출력단에서는 제어신호 RFRAE가 출력된다. 상기 인버터 116의 출력단은 인버터 118의 입력단과 접속되며, 상기 인버터 118의 출력단에서는 제어신호 NORAE가 출력된다.
제4도를 참조하면, 피모오스 트랜지스터들 50, 54는 소오스들이 전원전압단자 VCC와 공통으로 접속되고, 드레인들이 노드 N1, N2과 각각 접속되며, 게이트들은 감지노드 N2,N1에 접속된다. 엔모오스 트랜지스터들 58, 60는 소오스들이 노드 N3, N4에 각각 접속되고, 드레인들이 상기 노드 N1, N2과 각각 접속되며, 게이트들은 노드 N2, N1에 접속된다. 상기 트랜지스터들 50, 54, 58, 60들은 유기적으로 접속되어 래치형의 플립플롭(flip-flop)회로가 된다. 노드 N3와 노드 N5사이에는 제3 및 제4트랜지스터들 즉, 엔모오스 트랜지스터들 66, 68의 채널들이 직렬로 접속된다. 노드 N3와 노드 N5사이에는 제7 및 제8트랜지스터들 즉, 엔모오스 트랜지스터들 70, 72의 채널들이 직렬로 접속되는 동시에 상기 트랜지스터들 66, 68과는 병렬접속된다. 노드 N4와 노드 N5사이에는 제5 및 제6트랜지스터들 즉, 엔모오스 트랜지스터들 78, 80의 채널들이 직렬로 접속된다. 노드 N4와 노드 N5사이에는 제9 및 제10트랜지스터들 즉, 엔모오스트랜지스터들 74, 76의 채널들이 직렬로 접속되는 동시에 상기 트랜지스터즐 78, 80과는 병렬접속된다. 상기 트랜지스터들 66, 78의 게이트들에는 제어신호 NORAE가 공통으로 접속된다. 상기 트랜지스터들 68, 80의 게이트들에는 기준전압 Vref와 외부어드레스신호 Ai가 각각 접속된다. 상기 트랜지스터들 70, 74의 게이트들에는 제어신호 RFRAE가 공통으로 접속된다. 트랜지스터 76의 게이트와 인버터 81의 입력단에는 리프레시카운터의 출력신호 CNTi가 공통으로 접속된다. 상기 인버터 81의 출력단은 트랜지스터 72의 게이트와 접속된다. 노드 N5와 접지전압단자 VSS사이에는 인에이블신호 PXAE가 게이트 접속되는 제11트랜지스터 즉, 엔모오스 트랜지스터 100의 채널양단이 접속된다. 상기 노드 N1에는 래치회로 82의 입력단이 접속되고 상기 래치회로 82의 출력단에서는 반전된 로우어드레스신호가 출력된다. 상기 노드 N2에는 래치회로 88의 입력단이 접속되고 상기 래치회로 88의 출력단에서는 로우어드레스신호 RAi가 출력된다. 피모오스 트랜지스터들 52, 56은 전원전압단자 VCC와 노드들 N1, N2사이에 채널들이 접속되고, 게이트들에는 인에이블신호 PXAE가 공통으로 접속된다.
제6도는 제4도 및 제5도에 따른 동작타이밍도이다.
초기상태 즉, 비활성화태에서 로우어드레스 스트로브신호는 '하이'상태이고, 인에이블신호 PXAE는 '로우'상태이다. 따라서 비활성화 상태에서 피모오스 트랜지스터들 52, 56은 턴온되고 이에 따라 노드 N1, N2는 전원전압레벨로 프리차아지된다. 제5도에 도시된 것과 같이 컬럼어드레스 스트로브신호는 비활성화상태에서 '하이'상태를 유지하개 된다. 이 상태에서 제6도에 나타난 것과 같이 상기 컬럼어드레스 스트로브신호에 동기되는 제어신호들 RFRAE와 NORAE는 각각 '로우' 및 '하이'이다. 외부어드레스신호 Ai의 입력에 따라 엔모오스 트랜지스터 80의 턴온여부가 결정되는에, 트랜지스터 68의 게이트와 접속된 기준전압 Vref의 전압레벨과 비교되어 노드 N1, N2의 전압레벨이 결정된다. 즉, 외부어드레스신호 Ai가 '하이'일 경우, 트랜지스터 80가 트랜지스터 68보다 더 강하게 턴온되어 노드 N1과 노드N2의 전압레벨은 각각 '하이' 및 '로우'가 된다. 이렇게 되면 로우어드레스신호 RAi와는 각각 '하이' 및 '로우'가 된다. 외부어드레스신호 Ai가 '로우'일 경우에는 상기한 것과 반대의 과정을 거쳐 로우드레스신호 RAi와는 각각 '로우' 및 '하이'가된다. 이로써 노멀모드에서 외부어드레스신호 Ai에 대응하는 상보적인 한쌍의 로우어드레스신호 RAi와를 출력하는 로우어드레스버퍼의 동작이 완료된다.
리프레시모드에서 컬럼어드레스 스트로브신호는 로우어드레스 스트로브신호보다 빨리 활성화된다. 즉, CBR(Before)방식이 사용되는 리프레시모드에서가 '로우'로 천이되는 시점이가 '로우'로 천이되는 시점보다 빠르다. 따라서 제어신호 RFRAE와 NORAE는 각각 '하이' 및 '로우' 상태가 된다. 따라서 트랜지스터들 66, 78은 턴오프되고, 트랜지스터들 70, 74는 턴온된다. 또, 리프레시카운터에서 출력되는 출력신호 CNTi의 입력에 따라 엔모오스 트랜지스터 72, 76의 턴온여부가 결정되는데, 상기 출력신호 CNTi의 논리상태에 따라 노드 N1, N2의 전압레벨이 결정된다. 즉, 출력신호 CNTi가 '하이'일 경우, 트랜지스터 76은 턴온되고, 트랜지스터 72는 턴오프된다. 따라서 노드 N1, N2의 전압레벨은 각각 '하이' 및 '로우'가 된다. 이렇게 되면 로우어드레스신호 RAi와는 각각 '하이' 및 '로우'가 된다. 어드레스카운터의 출력신호 CNTi가 '로우'일 경우에는 상기한 것과 반대의 과정을 거쳐 로우어드레스신호 RAi와는 각각 '로우' 및 '하이'가 된다. 이로써 리프레시모드에서 어드레스카운터의 출력신호 CNTi에 대응하는 상보적이 한쌍의 로우어드레스신호 RAi와를 출력하는 로우어드레스버퍼의 동작이 완료된다. 결국, 본 발명에서는 상술한 바와 같이 2개의 전류패스를 구비하는 회로를 구비하여 로우어드레스버퍼로 유입되는 제어신호들의 개수를 많이 줄일 수 있게 되있다. 또한 상기 로우어드레스버퍼의 제어회로를 간소하게 설계하여 상기 제어회로들의 레이아웃(layput)에 사용되는 칩내부의 면적이 줄어들고, 상기 제어신호들을 전송하는데 사용되는 전송라인들의 수도 줄어들어 반도체 메모리장치의 고집적에 유리하게 된다. 또한 제어신호들의 수가 줄어들어 간소(simple)하게 동작하는 로우어드레스버퍼가 구현되므로써 상기 로우어드레스버퍼의 동작속도가 개선되는 효과를 기대할 수 있을 것이다. 리프레시모드에서도 리프레시카운터의 출력만으로 로우어드레스버퍼의 동작이 구현되므로써 리프레시모드에서 별도의 제어신호가 필요하지 않게 된다.
제7도는 본 발명의 다른 실시예에 따른 로우어드레스버퍼의 회로도이다.
제7도의 구성원리는 제4도의 회로와 반대이다. 이른 바, 모든 트랜지스터의 타입(type)이 반대 즉, 엔모오스 트랜지스터들은 피모오스 트랜지스터들로 교체되고, 피모오스 트랜지스터들은 엔모오스 트랜지스터들로 교체하였다. 이에 따라, 전원압단자와 접지전압단자도 서로 바뀌었고, 모든 신호들의 상태가 반대위상으로 되고 있다. 이에 대한 동작은 제4도를 참조하면 쉽게 이해 될 수 있을 것이고, 궁극적인 동작특성은 상기 제4도의 실시예와 동일하다. 이와 같이 제어신호들과 전원단자들의 위상을 반대로 하므로써 트랜지스터들의 타입을 반대로 할 수 있게 되는데, 이와 같이 트랜지스터들의 타입을 반대로 하여 피모오스 트랜지스터들을 엔모오스 트랜지스터로 대체하게 되면 칩면적면에서 상당한 이득을 얻을 수 있게 된다.
이러한 구성은 회로배치 및 설계상의 문제들을 고려하여 적절하게 사용가능할 것이다. 또한, 듀얼 커런트패스를 구비하여 보다 간소한 제어경로를 가지는 로우어드레스버퍼를 구비한다는 본 발명의 기술적 사상의 요지를 변경하지 않는 범위내에서 본 발명은 다양하게 변경될 수 있을 것이다.
Claims (5)
- 반도체 메모리장치의 로우어드레스버퍼에 있어서, 전원전압단자와 소정의 제1감지노드사이에 접속되고 비활성화상태에서 상기 제1감지노드를 소정의 전압레벨로 프리차아지하는 제1트랜지스터와, 전원전압단자와 소정의 제2감지노드사이에 접속되고 비활성화상태에서 상기 제2감지노드를 소정의 전압레벨로 프리차아지하는 제2트랜지스터와, 전원전압단자와 소정의 제3 및 제4노드사이에 플립플롭형태로 접속되고 소정의 인에이블신호에 응답하여 상기 제1감지노드와 제2감지노드의 전압레벨을 감지증폭하는 래치수단과, 상기 제3노드와 제5노드사이에 채널들이 직렬접속되고 제어전극에 소정의 제1제어신호와 기준전압이 각각 접속되는 제3 및 제4트랜지스터와, 상기 제4노드와 제5노드사이에 채널들이 직렬접속되고 제어전극에 송정의 제1제어신호와 입력어드레스신호가 각각 접속되는 제5 및 제6트랜지스터와, 상기 제3노드와 제5노드사이에 채널들이 직렬접속되고 상기 제3 및 제4트랜지스터와 병렬로 접속되며 제어전극에 소정의 제2제어신호와 어드레스카운터의 반전된 출력신호가 각각 접속되는 제7 및 제8트랜지스터와, 상기 제4노드와 제5노드사이에 채널들이 직렬접속되고 상기 제5 및 제6트랜지스터와 병렬로 접속되며 제어전극에 소정의 제2제어신호와 어드레스카운터와 병렬로 접속되며 제어전극에 소정의 제2제어신호와 어드레스카운터의 출력신호가 각각 접속되는 제9 및 제10트랜지스터와, 상기 제5노드와 접지전압단자사이에 접속되고 소정의 인에이블신호에 응답하여 제1 및 제2감지노드의 전압방전패스를 형성하는 제11트랜지스터를 구비하며; 소정의 제1모드동작시 상기 제3 및 제4트랜지스터와 상기 제5 및 제6트랜지스터사이에 형성된 패스를 통하여 방전동작을 수행하므로써 상기 제1 및 제2감지노드의 전압레벨을 결정하고, 소정의 제2모드동작시 상기 제7 및 제8트랜지스터와 상기 제9 및 제10트랜지스터사이에 형성된 패스를 통하여 방전동작을 수행하므로써 상기 제1 및 제2감지노드의 전압레벨을 결정함을 특징으로 하는 반도체 메모리장치의 로우어드레스버퍼.
- 제1항에 있어서, 상기 제1모드동작 및 제2모드동작이 각각 노멀모드 및 리프레시 모드임을 특징으로 하는 반도체 메모리 장치의 로우어드레스버퍼.
- 제1항에 있어서, 상기 제1 및 제2트랜지스터가 피모오스 트랜지스터임을 특징으로 하는 반도체 메모리장치의 로우어드레스버퍼.
- 제1항에 있어서, 상기 제3에서 제11트랜지스터들이 피모오스 트랜지스터임을 특징으로 하는 반도체 메모리장치의 로우어드레스버퍼.
- 제1항에 있어서, 상기 제3에서 제11트랜지스터들이 엔모오스 트랜지스터임을 특징으로 하는 반도체 메모리장치의 로우어드레스버퍼.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950037062A KR0167679B1 (ko) | 1995-10-25 | 1995-10-25 | 듀얼 커런트패스를 구비하는 로우어드레스버퍼 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950037062A KR0167679B1 (ko) | 1995-10-25 | 1995-10-25 | 듀얼 커런트패스를 구비하는 로우어드레스버퍼 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970023386A KR970023386A (ko) | 1997-05-30 |
| KR0167679B1 true KR0167679B1 (ko) | 1999-02-01 |
Family
ID=19431255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950037062A KR0167679B1 (ko) | 1995-10-25 | 1995-10-25 | 듀얼 커런트패스를 구비하는 로우어드레스버퍼 |
Country Status (1)
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|---|---|
| KR (1) | KR0167679B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100881718B1 (ko) * | 2007-08-29 | 2009-02-06 | 주식회사 하이닉스반도체 | 코아전압 릴리즈 드라이버 |
-
1995
- 1995-10-25 KR KR1019950037062A patent/KR0167679B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970023386A (ko) | 1997-05-30 |
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