JPS6214107B2 - - Google Patents
Info
- Publication number
- JPS6214107B2 JPS6214107B2 JP54046898A JP4689879A JPS6214107B2 JP S6214107 B2 JPS6214107 B2 JP S6214107B2 JP 54046898 A JP54046898 A JP 54046898A JP 4689879 A JP4689879 A JP 4689879A JP S6214107 B2 JPS6214107 B2 JP S6214107B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- region
- silicon thin
- thin film
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000010408 film Substances 0.000 claims description 64
- 239000012535 impurity Substances 0.000 claims description 17
- 238000000034 method Methods 0.000 claims description 15
- 239000010409 thin film Substances 0.000 claims description 13
- 238000004519 manufacturing process Methods 0.000 claims description 11
- 238000000151 deposition Methods 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 230000008021 deposition Effects 0.000 claims description 5
- 230000003647 oxidation Effects 0.000 claims description 4
- 238000007254 oxidation reaction Methods 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 claims description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 11
- 229910052710 silicon Inorganic materials 0.000 claims 11
- 239000010703 silicon Substances 0.000 claims 11
- 150000004767 nitrides Chemical class 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 description 14
- 239000002184 metal Substances 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000013078 crystal Substances 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000006698 induction Effects 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 101000688930 Homo sapiens Signaling threshold-regulating transmembrane adapter 1 Proteins 0.000 description 1
- 101000740162 Homo sapiens Sodium- and chloride-dependent transporter XTRP3 Proteins 0.000 description 1
- 102100024453 Signaling threshold-regulating transmembrane adapter 1 Human genes 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 150000001805 chlorine compounds Chemical class 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 150000004820 halides Chemical class 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 150000002894 organic compounds Chemical class 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 239000011148 porous material Substances 0.000 description 1
- 229910021426 porous silicon Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
Classifications
-
- H01L29/66416—
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
- H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
- H01L21/2251—Diffusion into or out of group IV semiconductors
- H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
- H01L21/2257—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer being silicon or silicide or SIPOS, e.g. polysilicon, porous silicon
-
- H01L29/7722—
-
- H01L29/80—
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/911—Differential oxidation and etching
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置特に静電誘導トランジスタ
（SIT）及びそれを含む集積回路等の静電誘導型
半導体装置の製造方法に関するものである。
（SIT）及びそれを含む集積回路等の静電誘導型
半導体装置の製造方法に関するものである。
SITやその集積回路は、その高周波動作及び低
消費電力、高速動作によつて注目を浴びている
が、製造工程が非常に少ないこともこれを助長し
ている。しかしながら、性能をさらに向上するた
めに微細加工の必要性も生じている。第１図に従
来の平面型SITの製造法の例をとつて問題点を示
していく。第１図にはＮチヤンネルSITの１単位
を示し、集積回路中ではこの形で使用されること
が多いので、１単位について説明する。第１図ａ
ではN+SI基板（ソースまたはドレイン）１の上
にN-エピタキシヤル成長層３及び酸化膜６を形
成してp+ゲート領域４を選択拡散した断面図を
示す。p+ゲート領域４の内側間隔（ゲート・ス
ペーシング）は成長層３の不純物密度、ノーマリ
オフやオン等の設計によつて異なつてくる。論理
回路では、ノーマリ・オフ型が多く使われ、ゲー
ト・スペーシングは拡散電位の空乏層幅の２倍以
下に選ばれる。第１図ｂでは、ドレインN+領域
（またはソース領域）２をN+選択拡散によつて形
成する。容量や耐圧の点で、N+領域２とp+領域
４の間にはN-領域３が介在することが望ましい
が、N+選択拡散のための開孔は寸法的にも位置
的に精度が要求される。第１図ｃには、コンタク
ト用開孔を行なつた後、金属蒸着して、金属配線
を終了した様子を示す。ドレイン（またはソー
ス）N+領域２の開孔にはやはり微細加工が要求
される。第１図ｄには、完成したSIT1単位の平
面図を示すが、素子が小さくなればそれだけ金属
間例えばドレイン（またはソース）Dsとゲート
Ｇの間隔が狭くなる。このような製作工程の簡単
なSITを横型PNPバイポーラ・トランジスタ
（BJT）と組み合わせた注入型論理回路では、電
力・遅延時間積Ｐ・ｔ積が2fJ／gate程度の超低
エネルギーで動作しているが、さらに改善するた
めの一方向としては、第１図ｄからもかかるよう
に、ゲートP+領域４の不要部または面積を小さ
くすることであり、かつN+領域２のさらなる微
細化である。
消費電力、高速動作によつて注目を浴びている
が、製造工程が非常に少ないこともこれを助長し
ている。しかしながら、性能をさらに向上するた
めに微細加工の必要性も生じている。第１図に従
来の平面型SITの製造法の例をとつて問題点を示
していく。第１図にはＮチヤンネルSITの１単位
を示し、集積回路中ではこの形で使用されること
が多いので、１単位について説明する。第１図ａ
ではN+SI基板（ソースまたはドレイン）１の上
にN-エピタキシヤル成長層３及び酸化膜６を形
成してp+ゲート領域４を選択拡散した断面図を
示す。p+ゲート領域４の内側間隔（ゲート・ス
ペーシング）は成長層３の不純物密度、ノーマリ
オフやオン等の設計によつて異なつてくる。論理
回路では、ノーマリ・オフ型が多く使われ、ゲー
ト・スペーシングは拡散電位の空乏層幅の２倍以
下に選ばれる。第１図ｂでは、ドレインN+領域
（またはソース領域）２をN+選択拡散によつて形
成する。容量や耐圧の点で、N+領域２とp+領域
４の間にはN-領域３が介在することが望ましい
が、N+選択拡散のための開孔は寸法的にも位置
的に精度が要求される。第１図ｃには、コンタク
ト用開孔を行なつた後、金属蒸着して、金属配線
を終了した様子を示す。ドレイン（またはソー
ス）N+領域２の開孔にはやはり微細加工が要求
される。第１図ｄには、完成したSIT1単位の平
面図を示すが、素子が小さくなればそれだけ金属
間例えばドレイン（またはソース）Dsとゲート
Ｇの間隔が狭くなる。このような製作工程の簡単
なSITを横型PNPバイポーラ・トランジスタ
（BJT）と組み合わせた注入型論理回路では、電
力・遅延時間積Ｐ・ｔ積が2fJ／gate程度の超低
エネルギーで動作しているが、さらに改善するた
めの一方向としては、第１図ｄからもかかるよう
に、ゲートP+領域４の不要部または面積を小さ
くすることであり、かつN+領域２のさらなる微
細化である。
第２図には、上記改善のための従来構造例でス
テツプ・カツト型と呼ばれるものであり、ゲート
P+領域４を段差底部に形成し、N+領域２との距
離をとつて容量の低下と共に、倒立型（段差上部
がドレイン）の場合にはソース直列抵抗を低下し
ている。しかしながら、段差の存在のため段差上
部のN+領域２形成用の加工や、底部のP+領域４
の加工、金属配線等が、レジスト膜厚分布やマス
ク密着の点で必ずしも充分ではない。
テツプ・カツト型と呼ばれるものであり、ゲート
P+領域４を段差底部に形成し、N+領域２との距
離をとつて容量の低下と共に、倒立型（段差上部
がドレイン）の場合にはソース直列抵抗を低下し
ている。しかしながら、段差の存在のため段差上
部のN+領域２形成用の加工や、底部のP+領域４
の加工、金属配線等が、レジスト膜厚分布やマス
ク密着の点で必ずしも充分ではない。
本発明は叙上の従来法の欠点及び改善点をかん
がみてなされたものであり、低不純物密度もしく
はノンドープのSi多結晶薄膜を用いてSITのさら
なる微細化を容易に実現し、特性をさらに高性能
化しようとするものである。以下に図面に沿つて
本発明について詳述する。第３図は第１図の縦型
平面構造ＮチヤンネルSITの製造例に対応する本
発明の製造工程例である。
がみてなされたものであり、低不純物密度もしく
はノンドープのSi多結晶薄膜を用いてSITのさら
なる微細化を容易に実現し、特性をさらに高性能
化しようとするものである。以下に図面に沿つて
本発明について詳述する。第３図は第１図の縦型
平面構造ＮチヤンネルSITの製造例に対応する本
発明の製造工程例である。
ドレインを表面とした倒立型について説明する
が、正立型も同様である。第３図ａには、第２主
電極領域となるN+SI基板１にN-成長層３を形成
した後低不純物密度のSI多結晶１０を直接成長層
３の表面に堆積しさらにSI3N4膜１６で被つたも
のである。多結晶層１０の不純物密度は、N-成
長層３のそれより低いことが望まれ、ノン・ドー
プのものが良い。単結晶基板１上への多結晶膜１
０の堆積は、例えばSIH4の熱分解CVDによつて
低温例えば800℃以下によつて行なえるが、他の
SICl4，SIHCl3等の塩化物やハロゲン化物、SI有
機化合物を用いたCVDやプラズマ堆積等を低温
で行なうことができる。多結晶層１０の厚みは必
要に応じて異なるが例えば0.2〜２μｍ程度であ
る。SI3N4膜１６の堆積は例えばNH3と共に上記
と同様なCVDによつて行なえる。多結晶SI膜１
０とSI3N4膜１６との間に緩衡膜として例えば500
〜2000Å程度のSIO2膜を用いることも有効であ
り、Si3N4膜１６は酸素を含むものであつてもよ
い。SI3N4膜１６の厚みの１例は1000〜2000Åで
ある。第３図ｂでは通常のフオトリソグラフイを
用い、将来ゲート領域及び第１主電極であるドレ
イン領域となるべき位置にそれぞれ多結晶SI膜１
０とSI3N4膜１６から成る島１４及び１２を残
す。SI3N4膜１６のエツチはプラズマ・エツチン
グやスパツタ・エツチ等のドライエツチ、りん酸
等による湿式エツチによつて行なえSI多結晶も上
記ドライエツチやHFを用いた湿式エツチで選択
的に除去できる。単結晶と多結晶とではエツチ速
度が後者の方が速いのでほぼ単結晶表面でのエツ
チ終了制御が容易であるし、多結晶SI膜が一部残
つても後工程での問題はないが後述するように拡
散孔縮小のためには完全除去またはオーバーエツ
チが望ましい。
が、正立型も同様である。第３図ａには、第２主
電極領域となるN+SI基板１にN-成長層３を形成
した後低不純物密度のSI多結晶１０を直接成長層
３の表面に堆積しさらにSI3N4膜１６で被つたも
のである。多結晶層１０の不純物密度は、N-成
長層３のそれより低いことが望まれ、ノン・ドー
プのものが良い。単結晶基板１上への多結晶膜１
０の堆積は、例えばSIH4の熱分解CVDによつて
低温例えば800℃以下によつて行なえるが、他の
SICl4，SIHCl3等の塩化物やハロゲン化物、SI有
機化合物を用いたCVDやプラズマ堆積等を低温
で行なうことができる。多結晶層１０の厚みは必
要に応じて異なるが例えば0.2〜２μｍ程度であ
る。SI3N4膜１６の堆積は例えばNH3と共に上記
と同様なCVDによつて行なえる。多結晶SI膜１
０とSI3N4膜１６との間に緩衡膜として例えば500
〜2000Å程度のSIO2膜を用いることも有効であ
り、Si3N4膜１６は酸素を含むものであつてもよ
い。SI3N4膜１６の厚みの１例は1000〜2000Åで
ある。第３図ｂでは通常のフオトリソグラフイを
用い、将来ゲート領域及び第１主電極であるドレ
イン領域となるべき位置にそれぞれ多結晶SI膜１
０とSI3N4膜１６から成る島１４及び１２を残
す。SI3N4膜１６のエツチはプラズマ・エツチン
グやスパツタ・エツチ等のドライエツチ、りん酸
等による湿式エツチによつて行なえSI多結晶も上
記ドライエツチやHFを用いた湿式エツチで選択
的に除去できる。単結晶と多結晶とではエツチ速
度が後者の方が速いのでほぼ単結晶表面でのエツ
チ終了制御が容易であるし、多結晶SI膜が一部残
つても後工程での問題はないが後述するように拡
散孔縮小のためには完全除去またはオーバーエツ
チが望ましい。
次に第３図ｃのようにSI3N4膜１６をマスクと
して選択酸化を行ないSIO2膜６を形成する。
SIO2膜６の厚みは0.3〜２μ程度であり、かつ
SI3N4膜１６の下に緩衡SIO2膜があるときは少な
くともそれ以上の厚みが望ましい。この第３図ｃ
の工程で、多結晶の方が単結晶より酸化速度が速
いので酸化膜６はSI3N4膜１６の下に有効にくい
こみ後工程のゲートやドレイン拡散孔の幅をより
狭くできる。第３図ｄでは、高精度を必要としな
いフオトリングラフイによつてゲート領域となる
べき島１４のSI3N4膜を除去し、多結晶膜１０を
通してN-成長層３内にＰ型不純物を通常の拡散
技術やイオン注入等を用いて添加し、ゲートP+
領域４を形成する。多結晶中の拡散速度は速いの
で、拡散時間は従来工程とそれ程違わない。拡散
中またはその後SI多結晶膜１０が残る程度、また
次工程のN+拡散のマスクとなる程度酸化する。
さらに第３図ｅの如く、島１２上のSI3N4膜等を
同様に開孔し、N+拡散を行ないドレイン領域２
を形成する。この後、コンタクト開孔して金属配
線をすることができる。各拡散領域上にはSI多結
晶膜１０があるため、微細化しても金属がスパイ
ク現象を起こすことが少なくできる利点も有す
る。以上の工程によれば、ゲート領域とドレイン
領域の位置及び寸法が一度のフオトリングラフイ
の工程できめられ、さらに選択酸化の工程で拡散
孔の幅をより狭くできる利点を有する。さらに、
その後の拡散孔の開孔は、精度をそれ程必要とし
ないフオトリングラフイによつて可能となる。マ
スク枚数を従来工程に比し１枚多くするだけで上
記利点を得られることになる。
して選択酸化を行ないSIO2膜６を形成する。
SIO2膜６の厚みは0.3〜２μ程度であり、かつ
SI3N4膜１６の下に緩衡SIO2膜があるときは少な
くともそれ以上の厚みが望ましい。この第３図ｃ
の工程で、多結晶の方が単結晶より酸化速度が速
いので酸化膜６はSI3N4膜１６の下に有効にくい
こみ後工程のゲートやドレイン拡散孔の幅をより
狭くできる。第３図ｄでは、高精度を必要としな
いフオトリングラフイによつてゲート領域となる
べき島１４のSI3N4膜を除去し、多結晶膜１０を
通してN-成長層３内にＰ型不純物を通常の拡散
技術やイオン注入等を用いて添加し、ゲートP+
領域４を形成する。多結晶中の拡散速度は速いの
で、拡散時間は従来工程とそれ程違わない。拡散
中またはその後SI多結晶膜１０が残る程度、また
次工程のN+拡散のマスクとなる程度酸化する。
さらに第３図ｅの如く、島１２上のSI3N4膜等を
同様に開孔し、N+拡散を行ないドレイン領域２
を形成する。この後、コンタクト開孔して金属配
線をすることができる。各拡散領域上にはSI多結
晶膜１０があるため、微細化しても金属がスパイ
ク現象を起こすことが少なくできる利点も有す
る。以上の工程によれば、ゲート領域とドレイン
領域の位置及び寸法が一度のフオトリングラフイ
の工程できめられ、さらに選択酸化の工程で拡散
孔の幅をより狭くできる利点を有する。さらに、
その後の拡散孔の開孔は、精度をそれ程必要とし
ないフオトリングラフイによつて可能となる。マ
スク枚数を従来工程に比し１枚多くするだけで上
記利点を得られることになる。
第４図には、本発明をステツプ・カツト型SIT
に応用した例を示す。第４図ａの如くN+基板１
にN-成長層３を形成した後。プラズマ・エツチ
や湿式エツチ等の所定の方法で表面に段差を形成
し、第３図と同様に多結晶膜１０及びSI3N4膜１
６をつける。後は、平面図と同様な工程で行なえ
るが、この場合SI3N4膜の堆積を方向性蒸着やス
パツタ等によつて行なうとより効果的となる。即
ち、段差側面にはほとんど堆積しないので、短時
間のSI3N4エツチによつて段差の上面と底面を分
離できて微細パターンのマスクが不要となる。次
に第４図ｂの如く凸部全体と底部の一部を残し
て、多結晶１０とSI3N4膜１６を除去すればよ
く、加工精度をあまり必要としない。
に応用した例を示す。第４図ａの如くN+基板１
にN-成長層３を形成した後。プラズマ・エツチ
や湿式エツチ等の所定の方法で表面に段差を形成
し、第３図と同様に多結晶膜１０及びSI3N4膜１
６をつける。後は、平面図と同様な工程で行なえ
るが、この場合SI3N4膜の堆積を方向性蒸着やス
パツタ等によつて行なうとより効果的となる。即
ち、段差側面にはほとんど堆積しないので、短時
間のSI3N4エツチによつて段差の上面と底面を分
離できて微細パターンのマスクが不要となる。次
に第４図ｂの如く凸部全体と底部の一部を残し
て、多結晶１０とSI3N4膜１６を除去すればよ
く、加工精度をあまり必要としない。
さらに、本発明の方法は次の様な応用も可能で
ある。第５図ａに示すように、N-成長層３上に
多結晶層１０とSI3N4膜１６を堆積し、所定の部
分にレジスト１７を残す。次に第５図ｂのように
SI3N4膜を一部除去し、SI3N4膜１６またはレジス
ト１７をマスクとして多結晶膜１０を選択エツチ
する。前述のように多結晶膜１０はエツチ速度が
速いので、成長層３をあまりエツチしないで多結
晶膜１０を膜厚以上横方向に意識的にサイドエツ
チして細くすることができる。その後第５図ｃの
如く、選択酸化すれば多結晶膜１０は効果的によ
り細くすることができ、拡散開孔部の微細化が達
成できる。
ある。第５図ａに示すように、N-成長層３上に
多結晶層１０とSI3N4膜１６を堆積し、所定の部
分にレジスト１７を残す。次に第５図ｂのように
SI3N4膜を一部除去し、SI3N4膜１６またはレジス
ト１７をマスクとして多結晶膜１０を選択エツチ
する。前述のように多結晶膜１０はエツチ速度が
速いので、成長層３をあまりエツチしないで多結
晶膜１０を膜厚以上横方向に意識的にサイドエツ
チして細くすることができる。その後第５図ｃの
如く、選択酸化すれば多結晶膜１０は効果的によ
り細くすることができ、拡散開孔部の微細化が達
成できる。
第６図には、本発明の他の応用例を示す。この
応用では、多結晶膜を配線の一部もしくはコンタ
クト開孔部の下地に用いる例であり、例えばゲー
トP+領域の内大きな割合を占めるコンタクト部
を多結晶層でつくることにより、実質的なゲート
面積を減少できるし、また段差がある場合には底
部と上面の間の配線の一部を多結晶で行なうこと
ができる。第６図には段差がある場合の例を示
し、まず第６図ａのように、表面を絶縁膜
（SIO2×SI3N4膜など）６で被つた後、ゲート
部、ドレイン部及びその周辺を開孔する。このと
き、厳しい線幅や位置の制限は不要である。次に
前例と同様第６図ｂのように、多結晶膜１０及び
SI3N4膜１６を堆積する。第６図ｃでは、ゲート
領域やドレイン領域となるべき表面で、成長層３
が露出している部分の一部及び絶縁膜６上の部分
の多結晶膜１０とSI3N4膜１６を残す。次には前
述の工程と同様に行なえば、多結晶膜には不純物
が添加され低抵抗となる。このようにすれば、成
長層３と絶縁物６を介して多結晶膜１０による配
線が可能であるし、容量が小さい形で金属配線用
コンタクト部が形成できる。
応用では、多結晶膜を配線の一部もしくはコンタ
クト開孔部の下地に用いる例であり、例えばゲー
トP+領域の内大きな割合を占めるコンタクト部
を多結晶層でつくることにより、実質的なゲート
面積を減少できるし、また段差がある場合には底
部と上面の間の配線の一部を多結晶で行なうこと
ができる。第６図には段差がある場合の例を示
し、まず第６図ａのように、表面を絶縁膜
（SIO2×SI3N4膜など）６で被つた後、ゲート
部、ドレイン部及びその周辺を開孔する。このと
き、厳しい線幅や位置の制限は不要である。次に
前例と同様第６図ｂのように、多結晶膜１０及び
SI3N4膜１６を堆積する。第６図ｃでは、ゲート
領域やドレイン領域となるべき表面で、成長層３
が露出している部分の一部及び絶縁膜６上の部分
の多結晶膜１０とSI3N4膜１６を残す。次には前
述の工程と同様に行なえば、多結晶膜には不純物
が添加され低抵抗となる。このようにすれば、成
長層３と絶縁物６を介して多結晶膜１０による配
線が可能であるし、容量が小さい形で金属配線用
コンタクト部が形成できる。
以上の如く、本発明によれば低不純物密度多結
晶膜を用いることによりＰ，Ｎ両領域の開孔、不
純物添加等が容易に微細に行なえる利点を有する
と共に、トランジスタ動作に不要であるコンタク
ト部や余分な面積を減少でき、かつ製作が容易に
できる長所をもつ。以上、SI多結晶を用いる例を
述べてきたが、アモルフアス状SI薄膜、多孔質SI
膜もほぼ同様に扱え、同様な効果をもつ。
晶膜を用いることによりＰ，Ｎ両領域の開孔、不
純物添加等が容易に微細に行なえる利点を有する
と共に、トランジスタ動作に不要であるコンタク
ト部や余分な面積を減少でき、かつ製作が容易に
できる長所をもつ。以上、SI多結晶を用いる例を
述べてきたが、アモルフアス状SI薄膜、多孔質SI
膜もほぼ同様に扱え、同様な効果をもつ。
具体的には、ＮチヤンネルSITについて説明し
たが各領域の導電型を逆にすることや縦型だけで
なく横型にも、正立型や倒立型にも本発明は適用
できることは明らかである。またSITに必らず、
同様な電極構造をもつFETにも適用できるし、
微細化という点ではMOS―IC，BJT―ICにも応
用できる。本発明は、以上の様に微細加工が要求
される高周波素子や高速度論理IC、低消費電力
IC、等応用範囲が広く、工業的な価値が高いも
のである。
たが各領域の導電型を逆にすることや縦型だけで
なく横型にも、正立型や倒立型にも本発明は適用
できることは明らかである。またSITに必らず、
同様な電極構造をもつFETにも適用できるし、
微細化という点ではMOS―IC，BJT―ICにも応
用できる。本発明は、以上の様に微細加工が要求
される高周波素子や高速度論理IC、低消費電力
IC、等応用範囲が広く、工業的な価値が高いも
のである。
第１図はａ乃至ｄは従来の平面図SITの製造工
程を説明するための図で、第１図ｄが平面図、第
１図ａ〜ｃは各工程に沿つたＡ―A′線断面図で
ある。第２図は従来のステツプカツト型SITを説
明するための図、第３図ａ乃至ｅ、第４図ａ及び
ｂはそれぞれ本発明の製造方法を説明するための
SIT単位断面図、第５図ａ乃至ｃは本発明の応用
工程例を説明するための断面図、第６図ａ乃至ｃ
は他の応用例を説明するための断面図である。 １……N+SI単結晶基板、２……N+ドレイン
（またはソース）領域、３……N-成長層、４……
P+ゲート領域、６……SIO2膜、１０……多結晶
SI薄膜、１２，１４……SI多結晶―SI3N4多層膜
島状領域、１６……SI3N4膜。
程を説明するための図で、第１図ｄが平面図、第
１図ａ〜ｃは各工程に沿つたＡ―A′線断面図で
ある。第２図は従来のステツプカツト型SITを説
明するための図、第３図ａ乃至ｅ、第４図ａ及び
ｂはそれぞれ本発明の製造方法を説明するための
SIT単位断面図、第５図ａ乃至ｃは本発明の応用
工程例を説明するための断面図、第６図ａ乃至ｃ
は他の応用例を説明するための断面図である。 １……N+SI単結晶基板、２……N+ドレイン
（またはソース）領域、３……N-成長層、４……
P+ゲート領域、６……SIO2膜、１０……多結晶
SI薄膜、１２，１４……SI多結晶―SI3N4多層膜
島状領域、１６……SI3N4膜。
Claims (1)
- 【特許請求の範囲】 １ 一導電型高不純物密度第２主電極シリコン領
域上に一導電型低不純物密度シリコン領域を設け
る第１工程と、 前記低不純物密度領域上に該領域より低不純物
密度の非晶質または多結晶シリコン薄膜を直接堆
積する第２工程と、 前記シリコン薄膜上に少なくとも窒化膜を含む
絶縁膜を堆積する第３工程と、 前記絶縁膜を選択エツチして少なくとも将来ゲ
ート領域および第１主電極領域が形成さるべき位
置、形状に前記絶縁膜を残す第４工程と、 前記絶縁膜をマスクとして前記シリコン薄膜の
露出部分を除去する第５工程と、 前記絶縁膜をマスクとして選択酸化を行い、前
記低不純物密度領域の露出部分および前記シリコ
ン薄膜の側面に選択酸化膜を設け、前記絶縁膜下
の前記シリコン薄膜の幅を実質的に狭める第６工
程と、 少なくとも将来ゲート領域が形成さるべき部分
の前記絶縁膜を除去し、逆導電型不純物を前記シ
リコン薄膜を通して選択添加し逆導電型高不純物
密度ゲート領域を形成する第７工程と、 少なくとも将来第１主電極領域が形成さるべき
部分の前記絶縁膜を除去し、一導電型不純物を前
記シリコン薄膜を通して選択添加し一導電型高不
純物密度第１主電極領域を形成する第８工程とか
らなる半導体装置の製造方法。 ２ 前記第５工程において前記シリコン薄膜をそ
の厚み以上にサイドエツチして、前記絶縁膜下の
前記シリコン薄膜の幅を実質的に狭める工程を含
めることを特徴とする特許請求の範囲第１項記載
の半導体装置の製造方法。 ３ 前記第１工程において前記低不純物密度領域
を設けた後前記低不純物密度領域に段差を設け第
２工程を行い、前記第３工程における前記絶縁膜
の堆積を方向性堆積によつて行うことを特徴とす
る特許請求の範囲第１項または第２項記載の半導
体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4689879A JPS55138877A (en) | 1979-04-17 | 1979-04-17 | Method of fabricating semiconductor device |
| US06/139,754 US4352238A (en) | 1979-04-17 | 1980-04-14 | Process for fabricating a vertical static induction device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4689879A JPS55138877A (en) | 1979-04-17 | 1979-04-17 | Method of fabricating semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55138877A JPS55138877A (en) | 1980-10-30 |
| JPS6214107B2 true JPS6214107B2 (ja) | 1987-03-31 |
Family
ID=12760174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4689879A Granted JPS55138877A (en) | 1979-04-17 | 1979-04-17 | Method of fabricating semiconductor device |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4352238A (ja) |
| JP (1) | JPS55138877A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4477963A (en) * | 1980-12-23 | 1984-10-23 | Gte Laboratories Incorporated | Method of fabrication of a low capacitance self-aligned semiconductor electrode structure |
| US4625391A (en) * | 1981-06-23 | 1986-12-02 | Tokyo Shibaura Denki Kabushiki Kaisha | Semiconductor device and method for manufacturing the same |
| US4497107A (en) * | 1981-11-12 | 1985-02-05 | Gte Laboratories Incorporated | Method of making self-aligned high-frequency static induction transistor |
| US4532697A (en) * | 1983-12-02 | 1985-08-06 | At&T Bell Laboratories | Silicon gigabit metal-oxide-semiconductor device processing |
| JPS6362272A (ja) * | 1986-09-02 | 1988-03-18 | Seiko Instr & Electronics Ltd | 半導体装置の製造方法 |
| JP2741964B2 (ja) * | 1991-04-15 | 1998-04-22 | シャープ株式会社 | 半導体装置の製造方法 |
| US5340761A (en) * | 1991-10-31 | 1994-08-23 | Vlsi Technology, Inc. | Self-aligned contacts with gate overlapped lightly doped drain (goldd) structure |
| US6642552B2 (en) * | 2001-02-02 | 2003-11-04 | Grail Semiconductor | Inductive storage capacitor |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1053046A (ja) * | 1963-02-25 | 1900-01-01 | ||
| US3740835A (en) * | 1970-08-31 | 1973-06-26 | Fairchild Camera Instr Co | Method of forming semiconductor device contacts |
| US3676230A (en) * | 1971-02-16 | 1972-07-11 | Trw Inc | Method for fabricating semiconductor junctions |
| US3753807A (en) * | 1972-02-24 | 1973-08-21 | Bell Canada Northern Electric | Manufacture of bipolar semiconductor devices |
| US3940288A (en) * | 1973-05-16 | 1976-02-24 | Fujitsu Limited | Method of making a semiconductor device |
| US4127931A (en) * | 1974-10-04 | 1978-12-05 | Nippon Electric Co., Ltd. | Semiconductor device |
| DE2449688C3 (de) * | 1974-10-18 | 1980-07-10 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Verfahren zur Herstellung einer dotierten Zone eines Leitfähigkeitstyps in einem Halbleiterkörper |
| JPS533778A (en) * | 1976-06-30 | 1978-01-13 | Mitsubishi Electric Corp | Production of junction type field effect transistor |
| US4182023A (en) * | 1977-10-21 | 1980-01-08 | Ncr Corporation | Process for minimum overlap silicon gate devices |
| US4200878A (en) * | 1978-06-12 | 1980-04-29 | Rca Corporation | Method of fabricating a narrow base-width bipolar device and the product thereof |
-
1979
- 1979-04-17 JP JP4689879A patent/JPS55138877A/ja active Granted
-
1980
- 1980-04-14 US US06/139,754 patent/US4352238A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4352238A (en) | 1982-10-05 |
| JPS55138877A (en) | 1980-10-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6152595B2 (ja) | ||
| US4346513A (en) | Method of fabricating semiconductor integrated circuit device utilizing selective etching and epitaxial refill | |
| EP0078501A2 (en) | Transistor-like semiconductor device and method of producing the same | |
| JPS6214107B2 (ja) | ||
| JPH0235461B2 (ja) | ||
| US4658495A (en) | Method of forming a semiconductor structure | |
| US4775644A (en) | Zero bird-beak oxide isolation scheme for integrated circuits | |
| EP0127814B1 (en) | Process for forming a narrow mesa on a substrate and process for making a self-aligned gate field effect transistor | |
| US8497556B2 (en) | Semiconductor devices with active semiconductor height variation | |
| JPH03152954A (ja) | 集積ｍｉｓｆｅｔデバイス中に電界分離構造及びゲート構造を形成する方法 | |
| EP0066675B1 (en) | Processes for the fabrication of field effect transistors | |
| JPS62117329A (ja) | 半導体装置の製造方法 | |
| JPH05206292A (ja) | 半導体集積回路 | |
| JP2672596B2 (ja) | 半導体装置の製造方法 | |
| KR100469760B1 (ko) | 복합 반도체 소자의 게이트 산화막 형성 방법 | |
| JPH05343413A (ja) | バイポーラトランジスタとその製造方法 | |
| JPS6194367A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JPS6214103B2 (ja) | ||
| JPS6161539B2 (ja) | ||
| TW492105B (en) | Monitor method for bipolar transistor emitter opening etching process | |
| JPH0529624A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPS63296277A (ja) | 半導体集積回路装置 | |
| JP3329627B2 (ja) | 半導体素子 | |
| JPS6214108B2 (ja) | ||
| JPS60128633A (ja) | 半導体装置ならびにその製造方法 |