JPH05206292A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH05206292A JPH05206292A JP116292A JP116292A JPH05206292A JP H05206292 A JPH05206292 A JP H05206292A JP 116292 A JP116292 A JP 116292A JP 116292 A JP116292 A JP 116292A JP H05206292 A JPH05206292 A JP H05206292A
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- JP
- Japan
- Prior art keywords
- holes
- hole
- semiconductor integrated
- integrated circuit
- insulating film
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】サブミクロン領域の多層配線のコンタクト用ス
ルーホールの寸法制御を容易にする。 【構成】下層の配線３の上に設けた層間絶縁膜としての
酸化シリコン膜４に設けるコンタクト用のスルーホール
５の開孔面積をすべて同じ大きさにし、電流容量の大き
い部分には複数のスルーホール５を並べることにより、
実効的なコンタクト面積を増加させる。 【効果】スルーホールの開孔寸法を同じにすることによ
り、露光やエッチングの条件によるスルーホールの寸法
ずれを無くし、開孔精度を向上させる。
ルーホールの寸法制御を容易にする。 【構成】下層の配線３の上に設けた層間絶縁膜としての
酸化シリコン膜４に設けるコンタクト用のスルーホール
５の開孔面積をすべて同じ大きさにし、電流容量の大き
い部分には複数のスルーホール５を並べることにより、
実効的なコンタクト面積を増加させる。 【効果】スルーホールの開孔寸法を同じにすることによ
り、露光やエッチングの条件によるスルーホールの寸法
ずれを無くし、開孔精度を向上させる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に多層配線を有する半導体集積回路に関する。
特に多層配線を有する半導体集積回路に関する。
【０００２】
【従来の技術】従来の半導体集積回路は図２に示すよう
に、半導体基板上に設けた下層の配線３と、配線３上の
層間絶縁膜に設けたスルーホール７，７ａと、スルーホ
ール７，７ａを介して配線３と電気的に接続する上層の
配線６とを有して構成される。ここで、スルーホール
７，７ａは数種類の開孔面積を有して構成され一般的に
過大な電流が流れない部分では、デザインルールで決定
されている最小のサイズのスルーホール７ａが形成さ
れ、一方、過大な電流を必要とする部分では、その電流
値に見合った開孔面積のスルーホール７が形成され、ま
た、動作スピードが要求される部分では、寄生抵抗を減
少させれために、開孔面積を大きくしてスルーホール抵
抗を小さくしている。
に、半導体基板上に設けた下層の配線３と、配線３上の
層間絶縁膜に設けたスルーホール７，７ａと、スルーホ
ール７，７ａを介して配線３と電気的に接続する上層の
配線６とを有して構成される。ここで、スルーホール
７，７ａは数種類の開孔面積を有して構成され一般的に
過大な電流が流れない部分では、デザインルールで決定
されている最小のサイズのスルーホール７ａが形成さ
れ、一方、過大な電流を必要とする部分では、その電流
値に見合った開孔面積のスルーホール７が形成され、ま
た、動作スピードが要求される部分では、寄生抵抗を減
少させれために、開孔面積を大きくしてスルーホール抵
抗を小さくしている。
【０００３】
【発明が解決しようとする課題】上述した従来の半導体
集積回路では、１つの半導体集積回路チップ上に数種類
の開孔面積を有するスルーホールが混在しており、スル
ーホールを開孔するフォトリソグラフィ工程においてあ
る特定のスルーホールを所望のサイズに形成しようとす
るための露光量がその他のサイズを有するスルーホール
に対しては、最適な露光量にはなり得ず、所望するサイ
ズより大きいかあるいは小さく形成されてしまうという
問題がある。
集積回路では、１つの半導体集積回路チップ上に数種類
の開孔面積を有するスルーホールが混在しており、スル
ーホールを開孔するフォトリソグラフィ工程においてあ
る特定のスルーホールを所望のサイズに形成しようとす
るための露光量がその他のサイズを有するスルーホール
に対しては、最適な露光量にはなり得ず、所望するサイ
ズより大きいかあるいは小さく形成されてしまうという
問題がある。
【０００４】また、層間絶縁膜をプラズマエッチング法
を用いてエッチングする際に、被エッチング薄膜の面積
によって、そのエッチレートが変動する、いわゆるマイ
クロローデイング効果により、開孔面積の小さなスルー
ホールでは、そのエッチレートが大きく、逆に、開孔面
積の大きなスルーホールでは、そのエッチレートは小さ
くなる。従って、このマイクロローデイング効果によ
り、開孔面積の小さなスルーホールは、所望のサイズよ
りも大きく開孔してしまい、逆に開孔面積の大きなスル
ーホールでは、所望のサイズよりも小さく開孔してしま
うという問題点がある。
を用いてエッチングする際に、被エッチング薄膜の面積
によって、そのエッチレートが変動する、いわゆるマイ
クロローデイング効果により、開孔面積の小さなスルー
ホールでは、そのエッチレートが大きく、逆に、開孔面
積の大きなスルーホールでは、そのエッチレートは小さ
くなる。従って、このマイクロローデイング効果によ
り、開孔面積の小さなスルーホールは、所望のサイズよ
りも大きく開孔してしまい、逆に開孔面積の大きなスル
ーホールでは、所望のサイズよりも小さく開孔してしま
うという問題点がある。
【０００５】近年、半導体集積回路を形成するデバイス
の微細化が進行しており、現在では、スルーホールのサ
イズもサブミクロン領域にまで微細化されている。ま
た、多層配線のサイズを微細化するために、スルーホー
ル下部の配線のサイズも微細化が行われている。このた
めに、半導体集積回路の製造においては、これらの多層
配線構造を有する半導体集積回路を、所望する電気的特
性と高い歩留りとを維持しつつ生産するためには、すべ
てのスルーホールの開孔寸法を精度良く形成することが
その製造プロセスに要求される。
の微細化が進行しており、現在では、スルーホールのサ
イズもサブミクロン領域にまで微細化されている。ま
た、多層配線のサイズを微細化するために、スルーホー
ル下部の配線のサイズも微細化が行われている。このた
めに、半導体集積回路の製造においては、これらの多層
配線構造を有する半導体集積回路を、所望する電気的特
性と高い歩留りとを維持しつつ生産するためには、すべ
てのスルーホールの開孔寸法を精度良く形成することが
その製造プロセスに要求される。
【０００６】
【課題を解決するための手段】本発明の半導体集積回路
は、半導体基板上に設けた絶縁膜の上に設けた下層配線
と、前記下層配線を含む表面に設けた層間絶縁膜と、前
記層間絶縁膜に設け且つすべて同一の開孔寸法を有する
スルーホールと、前記スルーホールを介し且つスルーホ
ールの個数によりコンタクト面積を加減して下層の配線
と電気的に接続する上層の配線とを有する。
は、半導体基板上に設けた絶縁膜の上に設けた下層配線
と、前記下層配線を含む表面に設けた層間絶縁膜と、前
記層間絶縁膜に設け且つすべて同一の開孔寸法を有する
スルーホールと、前記スルーホールを介し且つスルーホ
ールの個数によりコンタクト面積を加減して下層の配線
と電気的に接続する上層の配線とを有する。
【０００７】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００８】図１は本発明の一実施例を示す半導体チッ
プの平面図及びＡ−Ａ′線断面図である。
プの平面図及びＡ−Ａ′線断面図である。
【０００９】図１に示すように、１×１０15〜２×１０
15ｃｍ-3のホウ素がドープされたＰ型シリコン基板１の
一主表面にＣＶＤ法により酸化シリコン膜２を０．６〜
１μｍの厚さに堆積し、窒素雰囲気中でアニールした
後、酸化シリコン膜２の上にアルミニウム膜をスパッタ
により０．５〜１μｍの厚さに堆積し、フォトリソグラ
フィー技術により所望の形状にパターニングして下層の
配線３を形成する。次に、配線３を含む表面に層間絶縁
膜として厚さ０．５〜１μｍの酸化シリコン膜４をＣＶ
Ｄ法により堆積する。次に、フォトリソグラィー技術に
より配線３上の酸化シリコン膜４の所望の位置に開孔面
積を同一にしたコンタクト用のスルーホール５を形成す
る。ここで、スルーホール５は電流容量の大きさに応じ
て複数個を等間隔に形成する。次に、スルーホール５を
含む表面にアルミニウム膜をスパッタ法により０．５〜
１μｍの厚さに堆積してフォトリングラフィー技術によ
り配線３上の酸化シリコン膜４の所望の位置に開孔面積
を同一にしたコンタクト用のスルーホール５を形成す
る。ここで、スルーホール５は電流容量の大きさに応じ
て複数個を等間隔に形成する。次に、スルーホール５を
含む表面にアルミニウム膜をスパッタ法により０．５〜
１μｍの厚さに堆積してフォトリソグラフィー技術によ
り所望の形状にパターニングし、スルーホール５を介し
て下層の配線３と接続する上層の配線６を形成する。
15ｃｍ-3のホウ素がドープされたＰ型シリコン基板１の
一主表面にＣＶＤ法により酸化シリコン膜２を０．６〜
１μｍの厚さに堆積し、窒素雰囲気中でアニールした
後、酸化シリコン膜２の上にアルミニウム膜をスパッタ
により０．５〜１μｍの厚さに堆積し、フォトリソグラ
フィー技術により所望の形状にパターニングして下層の
配線３を形成する。次に、配線３を含む表面に層間絶縁
膜として厚さ０．５〜１μｍの酸化シリコン膜４をＣＶ
Ｄ法により堆積する。次に、フォトリソグラィー技術に
より配線３上の酸化シリコン膜４の所望の位置に開孔面
積を同一にしたコンタクト用のスルーホール５を形成す
る。ここで、スルーホール５は電流容量の大きさに応じ
て複数個を等間隔に形成する。次に、スルーホール５を
含む表面にアルミニウム膜をスパッタ法により０．５〜
１μｍの厚さに堆積してフォトリングラフィー技術によ
り配線３上の酸化シリコン膜４の所望の位置に開孔面積
を同一にしたコンタクト用のスルーホール５を形成す
る。ここで、スルーホール５は電流容量の大きさに応じ
て複数個を等間隔に形成する。次に、スルーホール５を
含む表面にアルミニウム膜をスパッタ法により０．５〜
１μｍの厚さに堆積してフォトリソグラフィー技術によ
り所望の形状にパターニングし、スルーホール５を介し
て下層の配線３と接続する上層の配線６を形成する。
【００１０】
【発明の効果】以上説明したように本発明は、すべての
スルーホールの開孔面積を同一にすることにより、スル
ーホールを形成するフォトリソグラフィー工程におい
て、最適なプロセス条件を設定することができスルーホ
ールサイズの制御を容易にすることが可能である。さら
に、スルーホールの開孔面積を同一にすることによりす
べてのスルーホールがほぼ同一のエッチングレートでエ
ッチングされるため、マイクロローデイング効果を考慮
する必要がない。
スルーホールの開孔面積を同一にすることにより、スル
ーホールを形成するフォトリソグラフィー工程におい
て、最適なプロセス条件を設定することができスルーホ
ールサイズの制御を容易にすることが可能である。さら
に、スルーホールの開孔面積を同一にすることによりす
べてのスルーホールがほぼ同一のエッチングレートでエ
ッチングされるため、マイクロローデイング効果を考慮
する必要がない。
【００１１】従って、サブミクロン領域のスルーホール
を正確に形成することが可能になり、サブミクロン領域
の多層配線デバイスを実現することが可能である。
を正確に形成することが可能になり、サブミクロン領域
の多層配線デバイスを実現することが可能である。
【図１】本発明の一実施例を示す半導体チップの平面図
及びＡ−Ａ′線断面図。
及びＡ−Ａ′線断面図。
【図２】従来の半導体集積回路の一例を示す半導体チッ
プの平面図。
プの平面図。
１ Ｐ型シリコン基板 ２，４ 酸化シリコン膜 ３，６ 配線 ５，７，７ａ スルーホール
Claims (1)
- 【請求項１】 半導体基板上に設けた絶縁膜の上に設け
た下層配線と、前記下層配線を含む表面に設けた層間絶
縁膜と、前記層間絶縁膜に設け且つすべて同一の開孔寸
法を有するスルーホールと、前記スルーホールを介し且
つスルーホールの個数によりコンタクト面積を加減して
下層の配線と電気的に接続する上層の配線とを有するこ
とを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP116292A JPH05206292A (ja) | 1992-01-08 | 1992-01-08 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP116292A JPH05206292A (ja) | 1992-01-08 | 1992-01-08 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05206292A true JPH05206292A (ja) | 1993-08-13 |
Family
ID=11493746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP116292A Withdrawn JPH05206292A (ja) | 1992-01-08 | 1992-01-08 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05206292A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5821587A (en) * | 1996-06-24 | 1998-10-13 | Hyundai Electronics Industries Co., Ltd | Field effect transistors provided with ESD circuit |
| JP2009224813A (ja) * | 2000-09-26 | 2009-10-01 | Toshiba Corp | 半導体装置 |
| US8405139B2 (en) | 2000-09-26 | 2013-03-26 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device having element isolating region of trench type |
| US8421143B2 (en) | 2000-09-26 | 2013-04-16 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device having element isolating region of trench type |
| JP2013251391A (ja) * | 2012-05-31 | 2013-12-12 | Canon Inc | 半導体装置の製造方法 |
-
1992
- 1992-01-08 JP JP116292A patent/JPH05206292A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5821587A (en) * | 1996-06-24 | 1998-10-13 | Hyundai Electronics Industries Co., Ltd | Field effect transistors provided with ESD circuit |
| JP2009224813A (ja) * | 2000-09-26 | 2009-10-01 | Toshiba Corp | 半導体装置 |
| US8405139B2 (en) | 2000-09-26 | 2013-03-26 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device having element isolating region of trench type |
| US8421143B2 (en) | 2000-09-26 | 2013-04-16 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device having element isolating region of trench type |
| US9059300B2 (en) | 2000-09-26 | 2015-06-16 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device having element isolating region of trench type |
| JP2013251391A (ja) * | 2012-05-31 | 2013-12-12 | Canon Inc | 半導体装置の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |